JPS63279632A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPS63279632A JPS63279632A JP62115194A JP11519487A JPS63279632A JP S63279632 A JPS63279632 A JP S63279632A JP 62115194 A JP62115194 A JP 62115194A JP 11519487 A JP11519487 A JP 11519487A JP S63279632 A JPS63279632 A JP S63279632A
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- JP
- Japan
- Prior art keywords
- circuit
- bit
- coincidence
- detection circuit
- data
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 25
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Radar Systems Or Details Thereof (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（窒業上の利用分計）
本発明はシリアルデータの一致検出に関し、特にｍビッ
トのシリアルデータのそれぞれのビットに対してｎ段の
保護をかけるｎ連続−数構出回路に関する。
トのシリアルデータのそれぞれのビットに対してｎ段の
保護をかけるｎ連続−数構出回路に関する。
（従来の技術）
従来の一致検出回路は、第２図に示すように構成されて
いた。第２図において、１はｍ段りフトレジスタ、８は
＠１のｎ連続−数構出回路、１２はｌＥｍのｎ連続−数
構出回路、９はｎ段シフトレジスタ、１０はＲ８７リツ
プフロツプ、１１１゜１１２はそれぞれＮＡＮＤゲート
である。
いた。第２図において、１はｍ段りフトレジスタ、８は
＠１のｎ連続−数構出回路、１２はｌＥｍのｎ連続−数
構出回路、９はｎ段シフトレジスタ、１０はＲ８７リツ
プフロツプ、１１１゜１１２はそれぞれＮＡＮＤゲート
である。
ｍビットの周期で繰返されるシリアルデータダは信号線
１０１を介してｍ段シフトレジスタ１によってパラレル
に展開される。信号線１゛０１上のシリアルデータの第
１番目のビットＤ１には、第１のｎ連続−数構出回路８
によってｎ段の保護がかけられる。
１０１を介してｍ段シフトレジスタ１によってパラレル
に展開される。信号線１゛０１上のシリアルデータの第
１番目のビットＤ１には、第１のｎ連続−数構出回路８
によってｎ段の保護がかけられる。
信号線１０１はｍピッ８ｗ期のシリアルデータの信号線
、信号線１０２はクロック信号線、信号線１０３はフレ
ームパルス信号線である。第８図は、信号線１０１〜１
０３上の信号分示すタイミング図である。
、信号線１０２はクロック信号線、信号線１０３はフレ
ームパルス信号線である。第８図は、信号線１０１〜１
０３上の信号分示すタイミング図である。
第１のｎ連続−数構出回路８はｎ段りフトレジスタ９と
、ｎ入力ＮＡＮＤゲート１１１．１１２と、Ｒ８７リツ
プフロツブ１０とから構成される。
、ｎ入力ＮＡＮＤゲート１１１．１１２と、Ｒ８７リツ
プフロツブ１０とから構成される。
上記と同様に、ｆｆ１ｍ番目のビットＤｍには、第ｍの
ｎ連続−数構出回路１２によυｎ段の保護がかけられる
。
ｎ連続−数構出回路１２によυｎ段の保護がかけられる
。
このような構成は、ｎ連続−数構出回路をｍ回路設ける
ために、ビット数ｍに比例して回路規模が大きくなる。
ために、ビット数ｍに比例して回路規模が大きくなる。
（発明が解決しようとする問題点）
上述した従来の一致検出回路は、ｎ連続−数構出回路を
ビット数ｍに相当するｍ回路設けるために、ビット数ｍ
に比例して回路規模が増大するといり欠点がある。
ビット数ｍに相当するｍ回路設けるために、ビット数ｍ
に比例して回路規模が増大するといり欠点がある。
本発明の目的は、ｍビットのそれぞれに対するｎ連続−
数構出回路をＲＡＭおよび加算回路を使って実現するこ
とによ妙上記欠点を除去し、ビット数ｍが大きくン上っ
ても回路規模が増大することのないように構成し之−数
構出回路を提供するとと【ある。
数構出回路をＲＡＭおよび加算回路を使って実現するこ
とによ妙上記欠点を除去し、ビット数ｍが大きくン上っ
ても回路規模が増大することのないように構成し之−数
構出回路を提供するとと【ある。
（問題点を解決するための手段）
本発明による一致検出回路は、−数構出手段と、ＲＡＭ
と、加算回路と、アドレスカウンタと、ｎ検出回路と、
ラッチ回路とを具備してｉｌ成したものである。
と、加算回路と、アドレスカウンタと、ｎ検出回路と、
ラッチ回路とを具備してｉｌ成したものである。
一致検出手段は、ｍビット周期の７リアルデータのそれ
ぞれのビットに対して％１ｊをｎ回連続受信したときに
％ １１と判定し、％Ｑｌをｎ回連続受信したときに“
０”と判定するため、ｍ段シフトレジスタおよび排他的
ＯＲゲートを使用してｍビットのそれぞれに対して一周
期前のデータとの一致／不一致を検出するためのもので
ある。
ぞれのビットに対して％１ｊをｎ回連続受信したときに
％ １１と判定し、％Ｑｌをｎ回連続受信したときに“
０”と判定するため、ｍ段シフトレジスタおよび排他的
ＯＲゲートを使用してｍビットのそれぞれに対して一周
期前のデータとの一致／不一致を検出するためのもので
ある。
ＲＡＭは、ｍビットのそれぞれに対して一致回数を記憶
するためのものである。
するためのものである。
加算回路は、一致を検出するごとにＲＡＭに記憶されて
いる回数に１を加算し、不一致を検出したときには一致
回数を０にリセットするためのものである。
いる回数に１を加算し、不一致を検出したときには一致
回数を０にリセットするためのものである。
アドレスカウンタは、ＲＡＭおよび加算回路をｍビット
に対して時分割的に共有する六めのものである。
に対して時分割的に共有する六めのものである。
ｎ検出回路は、加算回路が一致回数ｎを力Ｉ；Ｐ／トし
た状態を検出するためのものである。
た状態を検出するためのものである。
ラッチ回路は、ｎ検出回路がｎを検出し九ときに入力デ
ータをラッチして出力するためのものである。
ータをラッチして出力するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による一致検出回路の一実施例を示す
ブロック図である。第１図において、１はｍ段シフトレ
ジスタ、２は排他的ＯＲゲート、３は加算回路、４はＲ
ＡＭ、Ｓはアドレスカラ／り、６はラッチ回路、７はｎ
検出回路である。信号線」０１はｍビット周期のシリア
ルデータの信号線、信号線１０２はクロック信号線、信
号線１０３はフレームパルス信号線、信号線１０４はＲ
ＡＭ４のデータバス、信号線１０ＳはＲＡＭ４のアドレ
スバス、信号線１０６は第１ビツトのｎ段保護出力の信
号線、信号線１０フは第ｍビットのｎ段保護出力の信号
線である。
ブロック図である。第１図において、１はｍ段シフトレ
ジスタ、２は排他的ＯＲゲート、３は加算回路、４はＲ
ＡＭ、Ｓはアドレスカラ／り、６はラッチ回路、７はｎ
検出回路である。信号線」０１はｍビット周期のシリア
ルデータの信号線、信号線１０２はクロック信号線、信
号線１０３はフレームパルス信号線、信号線１０４はＲ
ＡＭ４のデータバス、信号線１０ＳはＲＡＭ４のアドレ
スバス、信号線１０６は第１ビツトのｎ段保護出力の信
号線、信号線１０フは第ｍビットのｎ段保護出力の信号
線である。
ｍ段シフトレジスタ１と排他的ＯＲゲート２とにより構
成される一致検出回路の主要部は、ｍビットのそれぞれ
に対して一周期前のデータとの間の一致／不一致を検出
する。ｍビット周期のシリアルデータは信号線１０１か
らｍ段りフトレジスタ１に書込まれ、排他的ＯＲゲート
２によって一周期前のデータと比較されて一致／不一致
がｎビットに対して順次判定される。
成される一致検出回路の主要部は、ｍビットのそれぞれ
に対して一周期前のデータとの間の一致／不一致を検出
する。ｍビット周期のシリアルデータは信号線１０１か
らｍ段りフトレジスタ１に書込まれ、排他的ＯＲゲート
２によって一周期前のデータと比較されて一致／不一致
がｎビットに対して順次判定される。
ＲＡＭ４は加算回路３をｍビットに対して時分割的に共
有するため、ｍビットのそれぞれに対して一致回数を記
憶する。加算回路３は一致を検出するたびにＲＡ Ｍ
４に記憶されている回数に１を加算し、不一致が検出さ
れた場合には一致回数を０にリセットする。アドレスカ
ウンタ５は、ＲＡＭ４のｍビットのそれぞれのアドレス
を指定するカウンタである。ｎ検出回路フはデコーダで
あり、加算回路３が一致回数ｎをカラントした状態を検
出する。ラッチ回路６はｎ検出回路７がｎ連続一致を検
出したときに入力データをラッチして、現在受信されて
いるビットに対応する出力端子に上記データを出力する
。
有するため、ｍビットのそれぞれに対して一致回数を記
憶する。加算回路３は一致を検出するたびにＲＡ Ｍ
４に記憶されている回数に１を加算し、不一致が検出さ
れた場合には一致回数を０にリセットする。アドレスカ
ウンタ５は、ＲＡＭ４のｍビットのそれぞれのアドレス
を指定するカウンタである。ｎ検出回路フはデコーダで
あり、加算回路３が一致回数ｎをカラントした状態を検
出する。ラッチ回路６はｎ検出回路７がｎ連続一致を検
出したときに入力データをラッチして、現在受信されて
いるビットに対応する出力端子に上記データを出力する
。
（発明の効果）
以上説明したように本発明は、ｍビットに対して一致回
数のカラ／り回路を時分割的だ共有して使用することに
より、ビット数ｍが大きくなって回路規模の増大を抑圧
することができるという効果がある。
数のカラ／り回路を時分割的だ共有して使用することに
より、ビット数ｍが大きくなって回路規模の増大を抑圧
することができるという効果がある。
第１図は、本発明による一致検出回路の一実施例を示す
ブロック図である。 第２図は、従来の一致検出回路の一例を示すブロック図
である。 第８図は、第２図の一致検出回路の動作を示す信号のタ
イミング図である。 １・・・ｍ段シフトレジスタ ２・・・排他的ＯＲゲート ３・・・加算回路 ４・・−ＲＡＭ ５１１ ＠・アドレスカウンタ ６・・・ラッチ回路 フ・・・ｎ検出回路 ８．１２・・・ｎ連続−数構出回路 ９１１・・１段シフトレジスタ １０・・・Ｒ８７リツプフロツプ １１１．１１２・・・ＮＡＮＤゲート １０１〜１０７・・・信号線
ブロック図である。 第２図は、従来の一致検出回路の一例を示すブロック図
である。 第８図は、第２図の一致検出回路の動作を示す信号のタ
イミング図である。 １・・・ｍ段シフトレジスタ ２・・・排他的ＯＲゲート ３・・・加算回路 ４・・−ＲＡＭ ５１１ ＠・アドレスカウンタ ６・・・ラッチ回路 フ・・・ｎ検出回路 ８．１２・・・ｎ連続−数構出回路 ９１１・・１段シフトレジスタ １０・・・Ｒ８７リツプフロツプ １１１．１１２・・・ＮＡＮＤゲート １０１〜１０７・・・信号線
Claims (1)
- ｍビット周期のシリアルデータのそれぞれのビットに対
して“１”をｎ回連続受信したときに“１”と判定し、
“０”をｎ回連続受信したときに“０”と判定するため
、ｍ段シフトレジスタおよび排他的ＯＲゲートを使用し
てｍビットのそれぞれに対して一周期前のデータとの一
致／不一致を検出するための一致検出手段と、前記ｍビ
ットのそれぞれに対して一致回数を記憶するためのＲＡ
Ｍと、前記一致を検出するごとに前記ＲＡＭに記憶され
ている回数に１を加算し、前記不一致を検出したときに
は一致回数を０にリセットするための加算回路と、前記
ＲＡＭおよび前記加算回路をｍビットに対して時分割的
に共有するためのアドレスカウンタと、前記加算回路が
一致回数ｎをカウントした状態を検出するためのｎ検出
回路と、前記ｎ検出回路がｎを検出したときに入力デー
タをラッチして出力するためのラッチ回路とを具備して
構成したことを特徴とする一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115194A JPS63279632A (ja) | 1987-05-12 | 1987-05-12 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115194A JPS63279632A (ja) | 1987-05-12 | 1987-05-12 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63279632A true JPS63279632A (ja) | 1988-11-16 |
Family
ID=14656682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115194A Pending JPS63279632A (ja) | 1987-05-12 | 1987-05-12 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63279632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226434A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 多数決判定回路 |
| FR2729519A1 (fr) * | 1995-01-13 | 1996-07-19 | Nec Corp | Circuit numerique pour detecter la coincidence entre deux mots successifs de donnees arrivant en serie, et procede pour cette detection |
-
1987
- 1987-05-12 JP JP62115194A patent/JPS63279632A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226434A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 多数決判定回路 |
| FR2729519A1 (fr) * | 1995-01-13 | 1996-07-19 | Nec Corp | Circuit numerique pour detecter la coincidence entre deux mots successifs de donnees arrivant en serie, et procede pour cette detection |
| US5684849A (en) * | 1995-01-13 | 1997-11-04 | Nec Corporation | Digital circuit for detecting coincidence of two successive words of incoming serial data and a method thereof |
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