JP3434149B2

JP3434149B2 - フレーム同期信号検出装置

Info

Publication number: JP3434149B2
Application number: JP28436096A
Authority: JP
Inventors: 永會金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-10-25
Filing date: 1996-10-25
Publication date: 2003-08-04
Anticipated expiration: 2016-10-25
Also published as: US5708685A; KR0154852B1; JPH09181714A; KR970024704A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフレーム同期信号検
出装置、より詳細にはデータの開始点を示すフレーム同
期信号を確実に検出可能なフレーム同期信号検出装置に
関する。

【０００２】

【従来の技術】データを送受信する伝送システムでは、
受信側でデータの開始点を検出できないと、送られてき
たデータから有効な情報を抽出することができない。し
たがって、例えば特開平８−１０２７３２号公報や特開
平７−２０２８７５号公報に記載されているように、送
信側からはデータの開始点を表わすフレーム同期信号が
送信される。

【０００３】このようなフレーム同期信号を伝送するた
めに、一般的にはデータを伝送するデータラインとは別
にフレーム同期ラインを設ける場合もある。しかし、こ
の場合にはフレーム同期のための別のラインが必要とな
り、データ伝送の時、２つのラインの間の伝送時間が一
致しないと読取誤差が発生することもある。

【０００４】このため、通常は、送信側は送ろうとする
有効なデータにデータの開始点を表わすフレーム同期信
号を挿入して送信し、受信側はこのフレーム同期信号を
検出することでデータの開始点を検出している。このよ
うにフレーム同期信号による伝送方式では、フレーム同
期信号のデータは、送信側と受信側で予め決められたデ
ータパターンでなければならない。

【０００５】国際電気通信連合（ＩＴＵ：Internationa
l telecommunication Union ）の規約によると、同期デ
ジタルハイアラーキ（ＳＤＨ: Synchronous Digital Hi
erarchy ）からのＳＤＨフレーム送受信の場合、フレー
ム同期信号のデータは次の通り予め決められたパターン
をもつ。 A1A1A1A2A2A2[A1:F6H(='1110110'),A2:28H(='0010100
0')] ここで、８ビットの 'A1','A2'は１つの数字を表わし、
その各々は16進数にすると‘F6' と‘28' となる。

【０００６】このような同期式ハイアラーキでは、種々
の伝送速度 (51Mbps,155Mbps,622Mbpsなど）があり、各
々の伝送速度に従ってフレーム同期信号のデータは異な
る。上記同期データは、デジタルハイアラーキの伝送速
度の中で、155Mbps(STC-3C)の場合のフレーム同期信号
のデータを表わすもので、各々のA1,A2 は１バイトで構
成されている。

【０００７】受信側に伝送されてきたデータからフレー
ム同期信号を抽出する既存の方法では、直列に入力され
たデータから少なくても６バイト(byte)が格納され、こ
の入力データが予め決められたフレーム同期信号のパタ
ーン(A1A1A1A2A2A2)と比較される。そして、これらが一
致すれば、これが有効なデータの開始点として検出さ
れ、送信側から送信された実際のデータが抽出される。

【０００８】現在、世界的に最もよく使われている同期
ディジタルハイアラーキの伝送速度は155Mbps(STS-3C)
である。しかし、現時点において、この速度で伝送され
たデータを直列で処理できるモノリシック集積回路(Mon
olithic IC) を現在の半導体技術で開発することは非常
に困難である。

【０００９】したがって、155Mbps の速度で直列に入力
されるデータを並列に変換して、データの速度を1/8(約
20Mbps)に減速した後、この並列に変換されたデータを
モノリシック集積回路で処理するようにしている。

【００１０】図３はフレーム同期信号の正常的なデータ
フォーマット(Data Format) を示したものであり、図４
は同期信号が非正常的なデータフォーマットを図示した
ものである。

【００１１】

【発明が解決しようとする課題】しかしながら、図４に
示すようにこのような従来技術では、直列に伝送された
データを並列に変換する過程で図４に示した非正常的な
データフォーマットが発生することがあった。このよう
な非正常的なフォーマットをもつデータが受信側に入力
されると、フレーム同期信号のデータが送信側の値と異
なってしまうため、正確なフレーム同期信号を検出する
ことができなくなるため、フレーム同期信号に続いて送
られてくる有効なデータを受信側で取り出すことができ
なくなるという問題があった。

【００１２】本発明はこのような従来技術の課題を解決
し、非正常的なフォーマットのデータが入力されても、
有効なデータの開始点を検出可能なフレーム同期信号検
出装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は上述の課題を解
決するために、本発明は並列変換器と検出部とバッファ
部とを有する。並列変換器は、クロックに同期して所定
ビットの並列データを連続的に受信し、並列データが入
力される度に現在の並列データと１クロック以前の並列
データとを組み合わせて所定ビットの組合データを生成
し、現在の組合データと１クロック以前の組合データと
を制御データとして供給するとともに、所定クロックの
間遅延させた組合データを中間データとして供給する。
検出部は、並列変換器から制御データとして供給された
現在の組合データと１クロック以前の組合データとを入
力し、すべての組合データを並列変換器の入力ビットの
数と同一なビット数単位で最小有効ビットから初めて１
ビットずつ増加させながら所定の個数に分配し、各分配
されたデータをマッピングされたフレーム同期信号の値
と比較し、比較結果によって決定される各分配されたデ
ータに対応する開始信号と選択信号を出力する。バッフ
ァ部は、並列変換器から供給された中間データを検出部
の分配パターンと同一に分配して受信し、中間データの
各分配されたデータに対応する検出部の選択信号を受け
入れて、選択信号がハイレベルの場合には、これに対応
して分配されたデータを出力する。

【００１４】本発明によると、クロックに同期して所定
ビットの並列データが並列変換器に入力され、並列変換
器によって現在の並列データと１クロック以前の並列デ
ータが組合されて組合データを生成される。この組合デ
ータは、フレーム同期信号の値が一致するか否かを判別
するための制御データとして検出部に供給される一方、
検出部からの時間遅延を考慮して所定クロックが遅延さ
れた後、バッファ部に供給される。このとき、検出部と
バッファ部には制御データが並列変換器の入力ビット数
と同じビット数単位で最小有効ビット（ＬＳＢ：Least
Significant Bit)で１ビットずつ増加しながら分配され
入力される。

【００１５】検出部では、所定の数のビット単位と分配
されたデータの其々はハードウェア的にマッピングされ
たフレーム同期信号の値と比較され、この比較結果によ
って各分配されたデータに対応する開始信号と選択信号
が生成される。もし、任意で分配されたデータがフレー
ム同期信号の値と一致すると、ハイレベルの開始信号と
選択信号が生成される。こうして生成された開始信号は
外部に供給され、選択信号はバッファ部に入力される。
バッファ部では入力された選択信号がハイレベルの場合
これに対応する分配されたデータを出力する。結果的
に、入力された並列データが非正常的なフォーマットを
持っていても、連続続的に入力される二つの並列データ
の中には、正常的なビットが全て含まれているので、前
述のように組合データを分配し、これをフレーム同期信
号の値と比較することによってフレーム同期信号が正確
に検出可能となる。

【００１６】

【発明の実施の形態】次に添付図面を参照して本発明に
おけるフレーム同期信号検出装置の実施の形態を詳細に
説明する。図１は本発明によるフレーム同期信号検出装
置の実施の形態の概念を示す構成ブロック図であり、図
２は本実施の形態の内容を説明するデータフォーマット
である。まず、図１及び図２を用いて本実施の形態の原
理を説明する。

【００１７】図１を参照すると、並列変換器にはクロッ
ク(clock) 毎に８ビットの並列データ (RIN<7:0>) が入
力され、並列変換器によって現在の並列データ (RIN<7:
0>)と１クロック以前の並列データとを組み合わせた１
５ビットの組合データが生成される。この組み合わせの
データの生成原理を示したものが図２である。なお、本
実施の形態において、“< ”, “> ”で示した例えば<
7:0> の記載は、７ビット目のビットデータから０ビッ
ト目のビットデータの合計８ビットのデータを示してい
る。

【００１８】並列変換器で生成された組合せデータは、
それぞれA1A2検出器に入力され、A1A2検出器によりハー
ドウェア的にマッピング(mapping) されたフレーム同期
信号の値と比較される。このとき、組合せデータを最小
有効ビットから１ビットずつ増加しながら８ビット単位
で分配したデータがA1A2検出器に入力される。すなわ
ち、例えば１５ビットの組合せデータが<14:0>であると
したら、各分配されたデータは、<7:0> 、<8:1> 、<9:2
> 、．．．、<13:6>、<14:7>である。このように分配さ
れた各々のデータは、A1A2検出器でフレーム同期信号の
値と比較される。そして、フレーム同期信号の値と一致
する分配されたデータは、出力データ(ROUT<7:0>) とし
て外部へ供給される。

【００１９】図２には、並列変換器で１５ビットの組合
せデータが生成される原理を説明するデータ・フォーマ
ットが図示されている。クロック入力によって、図２の
データ・フォーマットで左側から８ビット単位で並列デ
ータが並列変換器に入力される。すなわち、任意のクロ
ックによってｎ番目の８ビットが入力されると、次のク
ロック入力によりｎ＋１番目の８ビットが入力され、以
後連続されるクロック入力に従って対応する８ビットの
データが入力される。

【００２０】もし、ｎ＋１番目のデータが並列変換器に
入力されると、現在の８ビットの中の最小有効ビットを
除く７ビットと１クロック以前のｎ番目の８ビットデー
タとが結合された１５ビットの組合せデータが生成され
る。また、ｎ＋２番目のデータが入力されると、ｎ＋２
番目の８ビットの中に最小有効ビットを除く７ビットと
１クロック以前のｎ＋１番目の８ビットが結合された15
ビットの組合せデータが生成される。

【００２１】次に、図５〜図１１を参照して、本発明に
よるフレーム同期信号検出信号装置の実施の形態を説明
する。図５及び図６はフレーム同期信号検出装置の実施
の形態を示す構成ブロック図であり、これら２つの図に
示された構成要素によりフレーム同期信号検出装置が形
成される。また、図７は図５に図示された並列変換器の
詳細構成図、図８は図５に図示された検出器の詳細構成
図、図９は図６に図示されたバッファ部の詳細構成図で
ある。さらに、図１０は図７に図示された８−フリップ
フロップ（ＦＦ＿８）の詳細構成図であり、図１１は図
７に図示された15−フリップフロップ（ＦＦ＿１５）の
詳細構成図である。

【００２２】図５及び図６に示すように、本実施の形態
におけるフレーム同期信号検出装置は、並列変換器１、
検出部２及びバッファ部３により構成される。並列変換
器１は、クロック信号(CLK) 、リセット信号(RESET) 及
び８ビットの並列データ(RIN<7:0>)を入力し、15ビット
の第１組合せデータ(A1<14:0>)、第２組合せデータ(A2<
14:0>), 中間データ(DOUT<14:0>)を出力する。検出部２
は、並列変換器１より出力された第１組合せデータ及び
第２組合せデータと、並列変換器１に入力されたクロッ
ク信号(CLK) とリセット信号(RESET)を入力して、８ビ
ットの開始信号(START) と８ビットの選択信号(SELECT)
を出力する。バッファ部３は、並列変換器１の中間デー
タ(DOUT<14:0>)と、８ビットの選択信号(SELECT)を入力
して８ビットの出力データ(OUT<7:0>)を出力する。

【００２３】検出部２は８個の検出器２１−１〜２１−
８で構成されている。各検出器２１は、第１組合せデー
タ(A1<14:0>)と第２組合せデータ(A2<14:0>)から分配さ
れた８ビットの各々のデータと、並列変換器１に入力さ
れたクロック信号(CLK) と、リセット信号(RESET) とを
入力して、１ビットの開始信号(START) と選択信号(SEL
ECT)を出力する。

【００２４】バッファ部３は８個のバッファ３１−１〜
３１−８により構成されている。各バッファ３１は並列
変換器１から出力される中間データ(DOUT<14:0>)から分
配された８ビットと、各検出器２１−１〜２１−８から
出力された選択信号(SELECT)をそれぞれ入力し、８ビッ
トのデータ(ROUT<7:0>) を出力する。

【００２５】図７は並列変換器１の詳細な構成を示す機
能ブロック図である。図７に示すように、本実施の形態
によるフレーム同期信号検出装置の並列変換器１は、８
−フリップフロップ１１−１及び１１−２と、１５−フ
リップフロップ１３−１〜１３−７により構成されてい
る。

【００２６】８−フリップフロップ１１−１は、８ビッ
トの並列データ(RIN<7:0>)を入力して８ビットのデータ
を出力するフリップフロップである。８−フリップフロ
ップ１１−２は、８−フリップフロップ１１−１から出
力されたデータを入力して８ビットのデータを出力する
フリップフロップである。

【００２７】15−フリップフロップ１３−１は、８−フ
リップフロップ１１−１の８ビット出力データ<7:0> の
中で最小有効ビットを除く７ビット<7:1> を下位７ビッ
ト<6:0> にするとともに、８−フリップフロップ１１−
２の８ビットを上位８ビット<14:7>とすることで、１５
ビットのデータ(DO2<14:0>) とする。そして、15−フリ
ップフロップ１３−１は、入力した１５ビットのデータ
(<14:0>)を第２組合せデータ(A2<14:0>)として出力す
る。

【００２８】15−フリップフロップ１３−２は、15ーフ
リップフロップ１３−１の出力データを入力し、１５ビ
ットのデータを第１組合せデータ(A1<14:0>)として出力
する。15−フリップフロップ１３−３〜１３−７は、15
−フリップフロップ１３−２の出力段に縱続接続された
フリップフロップである。すなわち、15−フリップフロ
ップ１３−ｎ（ｎ＝３〜７）はそれぞれ、入力端子ＤＩ
Ｎ(<14:0>)が15−フリップフロップ１３−（ｎ−１）の
出力端子ＤＯＵＴ(<14:0>)に接続され、出力端子ＤＯＵ
Ｔ(<14:0>)が15−フリップフロップ１３−（ｎ＋１）の
入力端子ＤＩＮ(<14:0>)に接続される。但し、15−フリ
ップフロップ１３−７のみ、出力端子ＤＯＵＴ(<14:0>)
に接続される。

【００２９】並列変換器１において、各８−フリップフ
ロップ１１は並列接続された８個のフリップフロップで
構成され、各15−フリップフロップ１３は並列接続され
た１５個のフリップフロップで構成される。また、並列
変換器１の各構成要素にはクロック信号(CLK) とリセッ
ト信号(RESET) が共通に印可される。

【００３０】８−フリップフロップ１１−１，１１−２
と、１５−フリップフロップ１３−１〜１３−７は各
々、８ビットと１５ビットの入力データを１クロックの
間遅延させた後に出力する。電源が印可されて回路の動
作が始まると、８−フリップフロップ１１−１にはクロ
ック信号(CLK) のクロック毎に８ビット並列データ(RIN
<7:0>)が入力される。

【００３１】８−フリップフロップ１１−１ではクロッ
ク入力がある度に入力データが出力段に伝達され、８−
フリップフロップ１１−１の８ビットの出力データは８
−フリップフロップ１１−２の入力段に出力される。ま
た、８−フリップフロップ１１−１の８ビットの出力デ
ータの中で最小有効ビットを除く７ビットのデータ<7:1
> は、15−フリップフロップ１３−１の入力段に下位７
ビット<6:0> として供給される。

【００３２】８−フリップフロップ１１−２は、クロッ
ク入力がある度に、入力段に供給された８−フリップフ
ロップ１１−１の出力データを出力段に出力する。これ
により、８−フリップフロップ１１−２の８ビットの出
力データは、15−フリップフロップ１３−１の入力段に
上位８ビット<14:7>として供給される。

【００３３】15−フリップフロップ１３−１は、入力段
の15ビットのデータ(DO2〈14:0〉）をクロック入力があ
る度に出力段に出力する。これにより、15−フリップフ
ロップ１３−１の出力データは、15−フリップフロップ
１３−２に出力されると同時に、第２組合せデータ(A2<
14:0>)として検出部２に送られる。

【００３４】15ーフリップフロップ１３−２は、クロッ
ク入力がある度に15−フリップフロップ１３−１から供
給されたデータを出力段に出力する。これにより、15−
フリップフロップ１３−２の出力データは、15−フリッ
プフロップ１３−３の入力段に供給されると同時に、第
１組合せデータ(A1<14:0>)として検出部２に送られる。

【００３５】15−フリップフロップ１３−３の入力段に
供給されたデータは、クロックが入力される度に、後段
である15−フリップフロップ１３−４に送られる。同様
に、15−フリップフロップ１３−４に入力されたデータ
は、15−フリップフロップ１３−５および１３−６を経
て、最後の15−フリップフロップ１３−７の出力段から
出力される。このように、15−フリップフロップ１３−
３〜１３−７が縱続接続されることにより、15−フリッ
プフロップ１３−７から出力されるデータは、15−フリ
ップフロップ１３−３の入力段に供給されたデータと比
較すると、５クロック前のデータとなる。15−フリップ
フロップ部１３−３の出力データは、中間データ(DOUT<
14:0>)としてバッファ部３に供給される。

【００３６】このように、５個の15−フリップフロップ
１３−３〜１３−７によって、15−フリップフロップ１
３−２の出力データを遅延させたのは、15−フリップフ
ロップ１３−２から出力されたデータが検出部２で処理
される間の時間遅延を考慮したためである。すなわち、
15−フリップフロップ１３−２の出力データが検出部２
で処理される間、５個の15−フリップフロップ１３−３
〜１３−７によって遅延することで、検出部２で選択信
号(SELECT)がバッファ部３に出力される時、この選択信
号に対応するデータが15−フリップフロップ１３−７か
らバッファ部３に入力される。

【００３７】次に、図５、図６及び図８を参照して検出
部２を説明する。並列変換器１から出力される第１組合
せデータ(A1<14:0>)と第２組合データ(A2<14:0>)は、制
御データとして検出部２に供給される。すなわち、検出
部２は、第１組合せデータと第２組合せデータの各々を
８ビットずつに分配した後、８個の検出器２１−１〜２
１−８の各々に入力する。各検出器２１−１〜２１−８
に入力される分配ビットの内容を以下の表１に示す。

【００３８】

【表１】

【００３９】図８は検出器２１の構成を示したものであ
る。検出器２１では第１組合せデータ(A1<7:0>) と第２
組合せデータ(A2<7:0>) が入力される。図８を参照する
と、検出器２１は、第１論理回路２１６、第２論理回路
２１７、４個のＤーフリップフロップ２１１〜２１４、
アンドゲートＡＤ２１１、ＪＫ−フリップフロップ２１
５及びインバータＩＮ２１９により構成される。

【００４０】第１論理回路２１６と第２論理回路２１７
は、フレーム同期信号の値と入力された組合せデータと
が一致するか否かをハードウェアにより検出するための
回路である。すなわち、これら論理回路は、所定の論理
ゲートによって入力された組合せデータが特定の値の場
合だけハイ・レベルの信号を出力する。

【００４１】すなわち、第１論理回路２１６の出力信号
は第１組合せデータ(A1<7:0>) が'11110110'の場合だけ
ハイ・レベルで、第２論理回路２１７の出力信号は第２
組合せデータ(A2<7:0>) が '00101000' の場合だけハイ
・レベルである。

【００４２】第１論理回路２１６と第２論理回路２１７
によってマッピングされた値は、前述したように、同期
デジタルハイアラーキ（ＳＤＨ）で通常的に使用されて
いるフレーム同期信号の値である。このマッピング値の
変更は論理ゲートの設計変更によって簡単に行なうこと
ができる。

【００４３】各論理回路２１６と２１７の出力信号は、
後段に接続されたＤ−フリップフロップ２１２とＤ−フ
リップフロップ２１１によって１クロックの間遅延され
た後、アンドゲートＡＤ２１１に入力されて論理積が行
われる。

【００４４】もし、第１組合せデータ(A1<7:0>) と第２
組合せデータ(A2<7:0>) がすべて各論理回路２１６と２
１７のマッピング値と一致すると、これら論理回路２１
６と２１７からハイレベルの信号が出力され、アンドゲ
ートＡＤ２１１よりハイレベルが出力される。

【００４５】アンドゲートＡＤ２１１のハイレベル出力
は、Ｄ−フリップフロップ２１３に入力され、これによ
って１クロック遅延された後、Ｄ−フリップフロップ２
１４とＪＫ−フリップフロップ２１５に入力される。Ｄ
−フリップフロップ２１４では入力信号が１クロック遅
延された後、開始信号(START) として出力される。

【００４６】ＪＫ−フリップフロップ２１５は入力端子
Ｊにハイレベルの信号が入力されると、ハイレベルの選
択信号(SELECT)が出力端子Ｑより出力される。

【００４７】このとき、Ｄ−フリップフロップ２１４と
ＪＫ−フリップフロップ２１５からそれぞれ出力される
開始信号(START) と選択信号(SELECT)との違いは、開始
信号(START) は１クロックの間ハイレベルで、選択信号
(SELECT)はＪＫ−フリップフロップ２１５の入力端子Ｋ
にハイレベルが入力されるまでハイレベルを維持するこ
とである。

【００４８】従って、検出器２１−１〜２１−８に入力
される第１組合せデータ(A1<14:0>)と第２組合せデータ
(A2<14:0>)の各８ビットのなかのある一つがフレーム同
期信号の値と一致すると、該当する検出器２１では１ク
ロックの間、ハイ・レベルである開始信号(START) と一
定期間ハイレベルの選択信号(SELECT)が出力される。

【００４９】各検出器２１−１〜２１−８の開始信号(S
TART) は全部合わせて８ビットの開始信号(START<7:0>)
として外部に出力され、選択信号(SELECT)はバッファ部
３の対応する参照符号の各バッファ３１に入力される。
すなわち、８個の検出器２１−１〜２１−８と８個のバ
ッファ３１−１〜３１−８はお互いに１対１で対応する
ように接続されている。

【００５０】次に、図５、図６及び図９を参照してバッ
ファ部３を説明する。バッファ部３は８個のバッファ３
１−１〜３１−８により構成されている。バッファ３１
−１〜３１−８にはそれぞれ、対応する検出器２１−１
〜２１−８から出力された選択信号(SELECT)と並列変換
器１から出力される中間データ(DOUT<14:0>)の中の８ビ
ットが入力される。

【００５１】前述したように、並列変換器１から出力さ
れる中間データ(DOUT<14:0>)は、バッファ部３に入力さ
れる選択信号(SELECT)に対応するものである。中間デー
タ(DOUT<14:0>)は各バッファ３１−１〜３１−８に８ビ
ットずつ分配されて入力されるが、この分配方式は検出
器２１−１〜２１−８の入力データ分配方式と同様であ
る。

【００５２】図９はバッファ３１の内部構成を示した回
路図である。図９を参照すると、バッファ３１は各々８
ビットの入力データを入力する８個の反転器ＩＮＶ３１
１〜ＩＮＶ３１８と、反転器ＩＮＶ３１１〜ＩＮＶ３１
８の出力端子に接続されて選択信号(SELECT)が制御端子
に共通接続された８個の伝送ゲートＩＴ３１１〜ＩＴ３
１８により構成されている。

【００５３】中間データ(DOUT<14:0>)の中の８ビットの
データは８個の反転器ＩＮＶ３１１〜ＩＮＶ３１８で入
力されてビット別に反転され、各反転器ＩＮＶ３１１〜
ＩＮＶ３１８の出力は８個の伝送ゲートＩＴ３１１〜Ｉ
Ｔ３１８に入力される。

【００５４】各伝送ゲートＩＴ３１１〜ＩＴ３１８の制
御端子には選択信号(SELECT)が入力され、この選択信号
(SELECT)がハイレベルの場合に各伝送ゲートＩＴ３１１
〜ＩＴ３１８の入力データが反転された後に出力端子に
出力される。もし、選択信号(SELECT)がローレベルの場
合には、各伝送ゲートＩＴ３１１〜ＩＴ３１８の入力デ
ータは遮断されるので出力端子より出力されることは無
い。

【００５５】このような回路構成にすることで、バッフ
ァ部３から出力されるデータ(Y<7:0>)はフレーム同期信
号の値と一致するデータとなる。このデータはフレーム
同期信号検出装置の出力データ(ROUT<7:0>) として外部
に出力される。

【００５６】図１０と図１１には、図７の並列変換器１
に適用された８−フリップフロップ１１と１５−フリッ
プフロップ１３の回路構成が図示されている。図１０に
図示された８−フリップフロップ１１は、８ビットの入
力を処理するためのもので、クロック入力によって入力
端子Ｄのビットデータを出力端子Ｑに伝達する８個のＤ
−フリップフロップ１１１〜１１８により構成されてい
る。

【００５７】各Ｄ−フリップフロップ１１１〜１１８
は、データ入力端子Ｄに８ビット入力の中の１ビットが
それぞれ入力され、クロック端子ＣＫとリセット端子Ｒ
Ｎにはクロック信号(CLK) とリセット信号(RESET) が共
通入力される。

【００５８】図１１に示された15−フリップフロップ１
３は、１５ビット入力を処理するためのフリップフロッ
プであり、クロック入力によって入力端子Ｄのビットデ
ータを出力端子Ｑに伝達する１５個のＤ−フリップフロ
ップ１３１１〜１３２５により構成されている。

【００５９】各Ｄ−フリップフロップ１３１１〜１３２
５は、データ入力端子Ｄに１５ビット入力の中の１ビッ
トがそれぞれ入力され、クロック端子ＣＫとリセット端
子ＲＮにクロック信号(CLK) とリセット信号(RESET) が
共通入力される。

【００６０】なお、本実施の形態では遅延処理を行うた
めにＤ−フリップフロップを用いたが、特にＤ−フリッ
プフロップに限定されるものではなく、例えば他の形態
のフリップフロップであってもよい。

【００６１】

【発明の効果】以上、詳細に説明したように本発明によ
れば、入力データの連続する２バイトから任意の１５ビ
ットを生成し、これによって抽出された所定の８ビット
がハードウェア的にマッピングされているフレーム同期
信号のデータと一致すると、この時点を有効なデータの
開始点として認知する。したがって、非正常的なフォー
マットをもつデータが入力されてもフレーム同期信号の
データを正確に検出できるフレーム同期信号検出装置を
提供することが可能となる。

【図面の簡単な説明】

【図１】本発明によるフレーム同期信号検出装置の実施
の形態の概念を示した機能ブロック図。

【図２】図１に示したフレーム同期信号検出装置の原理
を説明するデータフォーマット。

【図３】フレーム同期信号の正常的な場合のデータフォ
ーマット。

【図４】フレーム同期信号の非正常的なデータフォーマ
ット。

【図５】本発明によるフレーム同期信号検出装置の実施
の形態を示す機能ブロックの一部を示した図。

【図６】本発明によるフレーム同期信号検出装置の実施
の形態を示す機能ブロックの図５以外の部分を示した
図。

【図７】図５に図示された並列変換器の詳細構成図。

【図８】図５に図示された検出器の詳細構成図。

【図９】図６に図示されたバッファ部の詳細構成図。

【図１０】図７に図示された８−フリップフロップ部の
詳細構成図。

【図１１】図７に図示された15−フリップフロップ部の
詳細構成図。

【符号の説明】

１並列変換器２検出部３バッファ部１１−１、１１−２８−フリップフロップ１３−１〜１３−７ 15−フリップフロップ２１−１〜２１−８検出器３１−１〜３１−８バッファ１１１〜１１８，２１１〜２１４，１３１１〜１３２５
Ｄフリップフロップ２１５ＪＫ−フリップフロップ２１６第１論理回路２１７第２論理回路ＡＤ２１１ＡＮＤゲート（論理積素子）ＩＮＶ３１１〜ＩＮＶ３１８反転器ＩＴ３１１〜ＩＴ３１８伝送ゲート

Claims

(57)【特許請求の範囲】

【請求項１】クロックに同期して所定ビットの並列デ
ータを連続的に受信し、前記並列データが入力される度
に現在の並列データと１クロック以前の並列データとを
組み合わせて所定ビットの組合データを生成し、現在の
組合データと１クロック以前の組合データとを制御デー
タとして供給するとともに、所定クロックの間遅延させ
た組合データを中間データとして供給する並列変換器
と、前記並列変換器から制御データとして供給された現在の
組合データと１クロック以前の組合データとを入力し、
前記すべての組合データを前記並列変換器の入力ビット
の数と同一なビット数単位で最小有効ビットから初めて
１ビットずつ増加させながら所定の個数に分配し、各分
配されたデータをマッピングされたフレーム同期信号の
値と比較し、比較結果によって決定される各分配された
データに対応する開始信号と選択信号を出力する検出部
と、前記並列変換器から供給された中間データを前記検出部
の分配パターンと同一に分配して受信し、前記中間デー
タの各分配されたデータに対応する前記検出部の選択信
号を受け入れて、前記選択信号がハイレベルの場合に
は、これに対応して分配されたデータを出力するバッフ
ァ部とを有することを特徴とするフレーム同期信号検出
装置。
【請求項２】請求項１に記載のフレーム同期信号検出
装置において、前記並列変換器は、並列データを入力して出力段に送る第１フリップフロッ
プ部と、前記第１フリップフロップ部の出力データを入力して出
力段に送る第２フリップフロップ部と、前記第１フリップフロップ部の出力データの中で最小有
効ビットを除いたデータを下位ビットとして入力し、前
記第２フリップフロップ部の出力データを上位ビットと
して入力して出力段に送り、この出力段のデータを現在
の組合データとして供給する第３フリップフロップ部
と、前記第３フリッフロップ部の出力データを入力して出力
段に送り、出力段のデータを１クロック以前の組合デー
タとして供給する第４フリップフロップ部と、前記第４フリップフロップ部の出力データを入力して所
定クロックの間遅延させた後中間データとして供給する
第５フリップフロップ部とを有することを特徴とするフ
レーム同期検出装置。
【請求項３】請求項２に記載のフレーム同期信号検出
装置において、前記各フリップフロップ部は、クロック
入力があるタイミング毎に入力段のデータを出力段に伝
達することを特徴とするフレーム同期信号検出装置。
【請求項４】請求項２に記載のフレーム同期信号検出
装置において、前記各フリップフロップ部は、入力デー
タとビット数が同一な数のフリップフロップが並列に接
続され、各フリップフロップにはクロック信号とリセッ
ト信号が共通に入力されることを特徴とするフレーム同
期信号検出装置。
【請求項５】請求項４に記載のフレーム同期信号検出
装置において、前記フリップフロップは、Ｄーフリップ
フロップであることを特徴とするフレーム同期信号検出
装置。
【請求項６】請求項１または２に記載のフレーム同期
信号検出装置において、前記検出部は、前記各組合デー
タの分配の数と同じ数の検出器を具備することを特徴と
するフレーム同期信号検出装置。
【請求項７】請求項６に記載のフレーム同期信号検出
装置において、前記検出器は、前記並列変換器から所定のビット数で分配された現在の
組合データを入力し、この入力した組合データがハード
ウェア的にマッピングされたフレーム同期信号の値と一
致するかどうかを比較して、比較結果を出力する第１論
理回路と、前記並列変換器から所定のビット数で分配された１クロ
ック以前の組合データを入力し、この入力した組合デー
タがハードウェア的にマッピングされたフレーム同期信
号の値と一致するかどうか比較して、比較結果を出力す
る第２論理回路と、前記第１論理回路と第２論理回路の出力信号を入力し、
これら入力に対する論理積演算を実行する論理積手段
と、前記論理積手段の出力信号を入力し、１クロックの間遅
延させた後に開始信号として出力する第１フリップフロ
ップと、前記論理積演算の出力信号を入力し、リセット信号が入
力されるまでに前記論理積手段の出力信号状態を維持し
た信号を選択信号として出力する第２フリップフロップ
とを有することを特徴とするフレーム同期信号検出装
置。
【請求項８】請求項７に記載のフレーム同期信号検出
装置において、前記第１フリップフロップはＤ−フリッ
プフロップであり、前記第２フリップフロップはＪＫ−
フリップフロップであることを特徴とするフレーム同期
信号検出装置。
【請求項９】請求項６に記載のフレーム同期信号検出
装置において、前記バッファ部は、前記中間データの分
配の数と同一な数のバッファを持ち、各バッファは所定
のビット数に分配された中間データを受け入れる一方、
前記検出部に対応する検出器から選択信号を受け入れる
ように接続されることを特徴とするフレーム同期信号検
出装置。
【請求項１０】請求項９に記載のフレーム同期信号検
出装置において、前記各バッファは、入力データをビット別に反転させる各ビット毎に設けら
れた反転器と、前記各反転器の出力段に接続され、この各反転器の出力
信号を反転させた後、入力された選択信号によって反転
された信号を通過または遮断させる前記各反転器と同数
の伝送ゲートとを有することを特徴とするフレーム同期
信号検出装置。