JP2000324077A - バイト整列およびフレーム同期装置 - Google Patents
バイト整列およびフレーム同期装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
Abstract
(57)【要約】
【課題】 迅速にフレーム同期を行うことのできるバイ
ト整列およびフレーム同期回路を実現することを目的と
する。 【解決手段】 本発明は、バイト単位の並列データに対
してフレーム同期を得るためにバイト整列及びフレーム
同期回路に対して次のような回路を設けた。バイト整列
回路の内部でデータ幅拡張回路の出力信号Ｅ［１：１
６］からＥ［１：８］，Ｅ［２：９］，…，Ｅ［８：１
５］のバイト信号に分けられている。このバイト信号を
取り出しバイト信号毎にＡ１Ａ１パターン検出及びＡ２
Ａ２パターン検出を行ない連続するパターンを見つけた
Ｅ［ｍ：ｍ＋７］バイトに対応してバイト整列制御回路
の出力信号Ｂｍがハイレベルとなり、バイト整列回路の
出力信号Ｇ［１：８］が出力されることを特徴としてい
る（ｍ＝１〜８の整数、Ｇ［１：８］はＥ［ｍ：ｍ＋
７］のｍクロック（ＣＫ１）遅れと同じ）。
ト整列およびフレーム同期回路を実現することを目的と
する。 【解決手段】 本発明は、バイト単位の並列データに対
してフレーム同期を得るためにバイト整列及びフレーム
同期回路に対して次のような回路を設けた。バイト整列
回路の内部でデータ幅拡張回路の出力信号Ｅ［１：１
６］からＥ［１：８］，Ｅ［２：９］，…，Ｅ［８：１
５］のバイト信号に分けられている。このバイト信号を
取り出しバイト信号毎にＡ１Ａ１パターン検出及びＡ２
Ａ２パターン検出を行ない連続するパターンを見つけた
Ｅ［ｍ：ｍ＋７］バイトに対応してバイト整列制御回路
の出力信号Ｂｍがハイレベルとなり、バイト整列回路の
出力信号Ｇ［１：８］が出力されることを特徴としてい
る（ｍ＝１〜８の整数、Ｇ［１：８］はＥ［ｍ：ｍ＋
７］のｍクロック（ＣＫ１）遅れと同じ）。
Description
【０００１】
【発明の属する技術分野】本発明は、バイト整列および
フレーム同期回路に関し、特に、高速データの取扱いに
好適なバイト整列およびフレーム同期回路に関する。
フレーム同期回路に関し、特に、高速データの取扱いに
好適なバイト整列およびフレーム同期回路に関する。
【０００２】
【従来の技術】広帯域超高速情報通信網から情報を伝送
する際、６２２Ｍｂｉｔ／ｓ程度の速度で直列データを
直接処理する回路を構成することが考えられるが、この
ような回路は、製造工程が複雑であり、また、高速デー
タ処理による雑音が多いことから実現することが困難で
ある。このため、一般に、高速の直列受信データを、低
速のバイト単位の並列データへと変換する方式が用いら
れる。このときに、任意の区間設定による直−並列変換
機能では、送信装置から送られたバイト単位のデータに
おける正しいＭＳＢ、ＬＳＢが把握され得ないので、受
信部にはバイト整列機能が必要となる。
する際、６２２Ｍｂｉｔ／ｓ程度の速度で直列データを
直接処理する回路を構成することが考えられるが、この
ような回路は、製造工程が複雑であり、また、高速デー
タ処理による雑音が多いことから実現することが困難で
ある。このため、一般に、高速の直列受信データを、低
速のバイト単位の並列データへと変換する方式が用いら
れる。このときに、任意の区間設定による直−並列変換
機能では、送信装置から送られたバイト単位のデータに
おける正しいＭＳＢ、ＬＳＢが把握され得ないので、受
信部にはバイト整列機能が必要となる。
【０００３】６２２Ｍｂｉｔ／ｓ伝送装置では、基本的
に１２５μｓの周期を有するフレームを一つの単位とし
て情報を集めて伝送が行なわれる。このとき、送信回路
においてはフレーム同期を挿入し、受信回路においては
フレーム同期を抽出することによって、受信されたデー
タに対してバイト整列が行なわれ、整列されたデータか
らフレーム同期が得られる。
に１２５μｓの周期を有するフレームを一つの単位とし
て情報を集めて伝送が行なわれる。このとき、送信回路
においてはフレーム同期を挿入し、受信回路においては
フレーム同期を抽出することによって、受信されたデー
タに対してバイト整列が行なわれ、整列されたデータか
らフレーム同期が得られる。
【０００４】図３は、特開平９−１８１６９７号公報に
記載されている６２２Ｍｂｉｔ／ｓの伝送装置に用いら
れ、バイト整列、フレーム同期検出、およびフレーム同
期エラー検出を行う回路の構成を示すブロック図であ
る。
記載されている６２２Ｍｂｉｔ／ｓの伝送装置に用いら
れ、バイト整列、フレーム同期検出、およびフレーム同
期エラー検出を行う回路の構成を示すブロック図であ
る。
【０００５】６２２Ｍｂｉｔ／ｓ伝送装置においては、
基本的に１２５μｓｅｃの周期を有するフレームの中
で、連続する１２個のＡ１バイトと、次いで連続する１
２個のＡ２バイトとによって、フレームバイトが構成さ
れる。
基本的に１２５μｓｅｃの周期を有するフレームの中
で、連続する１２個のＡ１バイトと、次いで連続する１
２個のＡ２バイトとによって、フレームバイトが構成さ
れる。
【０００６】図３に示すデータ幅拡張回路２１０は、ク
ロック（第１クロック）ＣＫ１に応答して、８個の並列
ビットＤ１〜Ｄ８を、１６個の並列ビット（第１〜第１
６並列データ）Ｅ１〜Ｅ１６へと変換して出力する。
ロック（第１クロック）ＣＫ１に応答して、８個の並列
ビットＤ１〜Ｄ８を、１６個の並列ビット（第１〜第１
６並列データ）Ｅ１〜Ｅ１６へと変換して出力する。
【０００７】バイト整列制御回路３１０は、これらの１
６個の並列ビットＥ１〜Ｅ１６から、バイト整列のため
に必要な制御信号であるバイト整列制御信号Ｂ１〜Ｂ８
をクロックＣＫ１に同期して生成し、バイト整列回路２
２０へと送出する。
６個の並列ビットＥ１〜Ｅ１６から、バイト整列のため
に必要な制御信号であるバイト整列制御信号Ｂ１〜Ｂ８
をクロックＣＫ１に同期して生成し、バイト整列回路２
２０へと送出する。
【０００８】バイト整列回路２２０は、バイト整列制御
信号Ｂ１〜Ｂ８にもとづいて、１６個の並列ビットＥ１
〜Ｅ１６に対して、バイト整列を実行する。Ａ１Ａ１パ
ターン検出回路３１９は、バイト整列回路２２０より出
力される１６個のバイト整列された信号Ｇ１〜Ｇ１６か
ら、連続する２個のＡ１バイトを検出する。また、Ａ２
Ａ２パターン検出回路３２９は、１６個のバイト整列さ
れた信号Ｇ１〜Ｇ１６から、連続する２個のＡ２バイト
を検出する。
信号Ｂ１〜Ｂ８にもとづいて、１６個の並列ビットＥ１
〜Ｅ１６に対して、バイト整列を実行する。Ａ１Ａ１パ
ターン検出回路３１９は、バイト整列回路２２０より出
力される１６個のバイト整列された信号Ｇ１〜Ｇ１６か
ら、連続する２個のＡ１バイトを検出する。また、Ａ２
Ａ２パターン検出回路３２９は、１６個のバイト整列さ
れた信号Ｇ１〜Ｇ１６から、連続する２個のＡ２バイト
を検出する。
【０００９】パターン選択回路３４０は、Ａ１Ａ１パタ
ーン検出回路３１９の出力、またはＡ２Ａ２パターン検
出回路３２９の出力のいずれかを選択し、信号ＳＥＬＯ
ＵＴとして出力する。
ーン検出回路３１９の出力、またはＡ２Ａ２パターン検
出回路３２９の出力のいずれかを選択し、信号ＳＥＬＯ
ＵＴとして出力する。
【００１０】連続パターン検出回路３５０は、信号ＳＥ
ＬＯＵＴから、連続する６個のＡ１Ａ１パターンまたは
連続する６個のＡ２Ａ２パターンが受信されるかどうか
を検出し、Ａ１／Ａ２連続パターン信号１２Ａ１／Ａ２
を出力する。
ＬＯＵＴから、連続する６個のＡ１Ａ１パターンまたは
連続する６個のＡ２Ａ２パターンが受信されるかどうか
を検出し、Ａ１／Ａ２連続パターン信号１２Ａ１／Ａ２
を出力する。
【００１１】フレームパルス発生回路３６０は、Ａ１／
Ａ２連続パターン信号１２Ａ１／Ａ２にもとづいて、連
続する６個のＡ１Ａ１パターンにおいて連続する６個の
Ａ２Ａ２パターンが受信されるかどうかを検出し、フレ
ームパルス信号ＦＲＰを出力する。
Ａ２連続パターン信号１２Ａ１／Ａ２にもとづいて、連
続する６個のＡ１Ａ１パターンにおいて連続する６個の
Ａ２Ａ２パターンが受信されるかどうかを検出し、フレ
ームパルス信号ＦＲＰを出力する。
【００１２】フレーム同期検出回路３７０は、フレーム
パルス信号ＦＲＰが連続して２度受信されるかどうかを
検出して、フレーム同期信号ＦＲＳＹＮＣを生成する。
パルス信号ＦＲＰが連続して２度受信されるかどうかを
検出して、フレーム同期信号ＦＲＳＹＮＣを生成する。
【００１３】フレーム同期喪失検出回路３９０は、フレ
ーム同期信号ＦＲＳＹＮＣが連続して４度受信されない
かどうかを検出して、フレーム同期喪失信号００Ｆを生
成する。また、フレーム同期エラー検出回路３８０は、
フレーム同期喪失信号００Ｆが、３ｍｓｅｃの間にわた
って、連続するかどうかを検出して、フレーム同期エラ
ー信号ＬＯＦを生成する。さらに、分周回路４００は、
クロックＣＫ１を２分周して、パターン選択回路３４
０、連続パターン検出回路３５０、フレームパルス発生
回路３６０、フレーム同期検出回路３７０、フレーム同
期エラー検出回路３８０およびフレーム同期喪失検出回
路３８０の動作クロックとなるクロック（第２クロッ
ク）ＣＫ２を生成する。
ーム同期信号ＦＲＳＹＮＣが連続して４度受信されない
かどうかを検出して、フレーム同期喪失信号００Ｆを生
成する。また、フレーム同期エラー検出回路３８０は、
フレーム同期喪失信号００Ｆが、３ｍｓｅｃの間にわた
って、連続するかどうかを検出して、フレーム同期エラ
ー信号ＬＯＦを生成する。さらに、分周回路４００は、
クロックＣＫ１を２分周して、パターン選択回路３４
０、連続パターン検出回路３５０、フレームパルス発生
回路３６０、フレーム同期検出回路３７０、フレーム同
期エラー検出回路３８０およびフレーム同期喪失検出回
路３８０の動作クロックとなるクロック（第２クロッ
ク）ＣＫ２を生成する。
【００１４】
【発明が解決しようとする課題】上述した特開平９−１
８１６９７号公報に開示されるバイト整列制御回路３１
０は、フレーム同期喪失検出回路３９０からフレーム同
期喪失信号００Ｆが発生するか否かを検出し、連続パタ
ーン検出回路３５０から出力されるＡ１／Ａ２連続パタ
ーン信号１２Ａ１／Ａ２、フレームパルス発生回路３６
０から出力されるフレームパルス信号ＦＲＰ、および、
フレーム同期検出回路３７０から出力されるフレーム同
期信号ＦＲＳＹＮＣが発生するごとに、１６個の並列ビ
ットＥ１〜Ｅ１６から、バイト整列のために必要な制御
信号であるバイト整列制御信号Ｂ１〜Ｂ８をクロックＣ
Ｋ１に同期して生成し、内蔵するフリップフロップにそ
の値を維持させるものであり、このように動作する回路
が開示されている。
８１６９７号公報に開示されるバイト整列制御回路３１
０は、フレーム同期喪失検出回路３９０からフレーム同
期喪失信号００Ｆが発生するか否かを検出し、連続パタ
ーン検出回路３５０から出力されるＡ１／Ａ２連続パタ
ーン信号１２Ａ１／Ａ２、フレームパルス発生回路３６
０から出力されるフレームパルス信号ＦＲＰ、および、
フレーム同期検出回路３７０から出力されるフレーム同
期信号ＦＲＳＹＮＣが発生するごとに、１６個の並列ビ
ットＥ１〜Ｅ１６から、バイト整列のために必要な制御
信号であるバイト整列制御信号Ｂ１〜Ｂ８をクロックＣ
Ｋ１に同期して生成し、内蔵するフリップフロップにそ
の値を維持させるものであり、このように動作する回路
が開示されている。
【００１５】ここで、Ａ１／Ａ２連続パターン信号１２
Ａ１／Ａ２、フレームパルス信号ＦＲＰ及びフレーム同
期信号ＦＲＳＹＮＣはＡ１、Ａ２バイトが検出されない
と発生しない。最初に連続して入力されるフレームがＡ
１、Ａ２バイトが検出されるフレーム（有効フレーム）
である場合には速やかにフレーム同期が得られるが、有
効フレームでないフレームである場合にはフレーム同期
が得られない。このため、特開平９−１８１６９７号公
報に開示されるバイト整列制御回路では、Ａ１，Ａ２が
一致するまでに１フレームから８フレームかかる可能性
がある。つまり必要なフレームの前にダミーのフレーム
データを最大７フレーム分受ける可能性があるという問
題があった。
Ａ１／Ａ２、フレームパルス信号ＦＲＰ及びフレーム同
期信号ＦＲＳＹＮＣはＡ１、Ａ２バイトが検出されない
と発生しない。最初に連続して入力されるフレームがＡ
１、Ａ２バイトが検出されるフレーム（有効フレーム）
である場合には速やかにフレーム同期が得られるが、有
効フレームでないフレームである場合にはフレーム同期
が得られない。このため、特開平９−１８１６９７号公
報に開示されるバイト整列制御回路では、Ａ１，Ａ２が
一致するまでに１フレームから８フレームかかる可能性
がある。つまり必要なフレームの前にダミーのフレーム
データを最大７フレーム分受ける可能性があるという問
題があった。
【００１６】図４は、特開平９−１８１６９７号公報に
開示されるバイト整列制御回路により、最初に入力され
るフレームがダミーフレームである場合に、フレーム同
期が得られるまでの各状態を示す図である。
開示されるバイト整列制御回路により、最初に入力され
るフレームがダミーフレームである場合に、フレーム同
期が得られるまでの各状態を示す図である。
【００１７】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、迅速にフレー
ム同期を行うことのできるバイト整列およびフレーム同
期回路を実現することを目的とする。
る問題点に鑑みてなされたものであって、迅速にフレー
ム同期を行うことのできるバイト整列およびフレーム同
期回路を実現することを目的とする。
【００１８】
【課題を解決するための手段】本発明のバイト整列およ
びフレーム同期装置は、伝送されるデータの受信時に、
バイト整列およびフレーム同期を行う、バイト整列およ
びフレーム同期装置において、第１クロックを分周して
第２クロックを生成する分周手段と、前記第１クロック
により８個の入力データを１６個の出力データＥ［１：
１６］に拡張させるデータ幅拡張手段と、前記データ幅
拡張回路の出力信号Ｅ［１：１６］からＥ［ｍ：ｍ＋
７］（ｍ＝１〜８の整数）のバイト毎の信号を生成する
バイト整列回路と、前記バイト整列回路により生成され
たバイト毎の信号のそれぞれに対して設けられた、２個
連続するＡ１フレームバイトを検出して出力信号を出力
するＡ１Ａ１パターン検出手段、２個連続するＡ２フレ
ームバイトを検出して出力信号を出力するＡ２Ａ２パタ
ーン検出手段、および、Ａ１Ａ１パターン検出手段出力
およびＡ２Ａ２パターン検出手段出力より、連続する２
個のＡ１Ａ１パターン、または連続する２個のＡ２Ａ２
パターンが受信されたかどうかを検出する連続パターン
検出回路と、前記連続パターン検出回路出力を受けて、
連続するパターンが見つけられたＥ［ｍ：ｍ＋７］バイ
トに対応する信号Ｂｍを前記バイト整列回路へ出力する
とともに前記Ａ２フレームパターンが前記Ａ１フレーム
パターンに続いて連続的に受信されたかを示すＡ１／Ａ
２連続パターン信号を出力するバイト整列制御回路と、
前記第２クロックに同期し、前記Ａ１／Ａ２連続パタ
ーン信号により前記Ａ２フレームパターンが前記Ａ１フ
レームパターンに続いて連続的に受信されたか否かを検
出してフレームパルス信号を生成するフレームパルス発
生手段と、前記第２クロックに同期し、前記フレームパ
ルス発生手段から出力される前記フレームパルス信号が
連続して２度受信されるか否かを検出してフレーム同期
信号を生成するフレーム同期検出手段と、前記第２クロ
ックにより、前記フレーム同期検出手段から出力される
前記フレーム同期信号が連続して４度検出されないのか
否かを検出してフレーム同期喪失信号を出力するフレー
ム同期喪失検出手段と、前記第２クロックに同期し、前
記フレーム同期喪失検出手段から出力される前記フレー
ム同期喪失信号が３ｍｓｅｃの間、持続するか否かを検
出するフレーム同期エラー検出手段と、を備え、前記バ
イト整列回路は、前記バイト整列制御回路が出力する信
号Ｂｍに応じてバイト整列を実行することを特徴とす
る。
びフレーム同期装置は、伝送されるデータの受信時に、
バイト整列およびフレーム同期を行う、バイト整列およ
びフレーム同期装置において、第１クロックを分周して
第２クロックを生成する分周手段と、前記第１クロック
により８個の入力データを１６個の出力データＥ［１：
１６］に拡張させるデータ幅拡張手段と、前記データ幅
拡張回路の出力信号Ｅ［１：１６］からＥ［ｍ：ｍ＋
７］（ｍ＝１〜８の整数）のバイト毎の信号を生成する
バイト整列回路と、前記バイト整列回路により生成され
たバイト毎の信号のそれぞれに対して設けられた、２個
連続するＡ１フレームバイトを検出して出力信号を出力
するＡ１Ａ１パターン検出手段、２個連続するＡ２フレ
ームバイトを検出して出力信号を出力するＡ２Ａ２パタ
ーン検出手段、および、Ａ１Ａ１パターン検出手段出力
およびＡ２Ａ２パターン検出手段出力より、連続する２
個のＡ１Ａ１パターン、または連続する２個のＡ２Ａ２
パターンが受信されたかどうかを検出する連続パターン
検出回路と、前記連続パターン検出回路出力を受けて、
連続するパターンが見つけられたＥ［ｍ：ｍ＋７］バイ
トに対応する信号Ｂｍを前記バイト整列回路へ出力する
とともに前記Ａ２フレームパターンが前記Ａ１フレーム
パターンに続いて連続的に受信されたかを示すＡ１／Ａ
２連続パターン信号を出力するバイト整列制御回路と、
前記第２クロックに同期し、前記Ａ１／Ａ２連続パタ
ーン信号により前記Ａ２フレームパターンが前記Ａ１フ
レームパターンに続いて連続的に受信されたか否かを検
出してフレームパルス信号を生成するフレームパルス発
生手段と、前記第２クロックに同期し、前記フレームパ
ルス発生手段から出力される前記フレームパルス信号が
連続して２度受信されるか否かを検出してフレーム同期
信号を生成するフレーム同期検出手段と、前記第２クロ
ックにより、前記フレーム同期検出手段から出力される
前記フレーム同期信号が連続して４度検出されないのか
否かを検出してフレーム同期喪失信号を出力するフレー
ム同期喪失検出手段と、前記第２クロックに同期し、前
記フレーム同期喪失検出手段から出力される前記フレー
ム同期喪失信号が３ｍｓｅｃの間、持続するか否かを検
出するフレーム同期エラー検出手段と、を備え、前記バ
イト整列回路は、前記バイト整列制御回路が出力する信
号Ｂｍに応じてバイト整列を実行することを特徴とす
る。
【００１９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２０】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【００２１】上述したように６２２Ｍｂｉｔ／ｓ伝送装
置においては、基本的に１２５μｓの周期を有するフレ
ームの中で、連続する１２個のＡ１バイトと、次いで連
続する１２個のＡ２バイトとによって、フレームバイト
が構成される。本実施例は、図３に示した従来例と同様
にこのようなフレームバイトによりフレーム同期が図ら
れる６２２Ｍｂｉｔ／ｓ伝送装置に用いられるものであ
り、図１に示されるブロック図は、バイト整列、フレー
ム同期検出、及びフレーム同期エラー検出を行なう回路
の構成を示すブロック図である。
置においては、基本的に１２５μｓの周期を有するフレ
ームの中で、連続する１２個のＡ１バイトと、次いで連
続する１２個のＡ２バイトとによって、フレームバイト
が構成される。本実施例は、図３に示した従来例と同様
にこのようなフレームバイトによりフレーム同期が図ら
れる６２２Ｍｂｉｔ／ｓ伝送装置に用いられるものであ
り、図１に示されるブロック図は、バイト整列、フレー
ム同期検出、及びフレーム同期エラー検出を行なう回路
の構成を示すブロック図である。
【００２２】本実施例は、データ幅拡張回路１０、バイ
ト整列回路２０、バイト整列制御回路１１０、Ａ１Ａ１
パターン検出回路１１９、Ａ２Ａ２パターン検出回路１
２９、連続パターン検出回路１５０、フレームパルス発
生回路１６０、フレーム同期検出回路１７０、フレーム
同期エラー検出回路１８０、フレーム同期喪失検出回路
１９０、および、ＲＳＢ分周回路２００から構成されて
いる。
ト整列回路２０、バイト整列制御回路１１０、Ａ１Ａ１
パターン検出回路１１９、Ａ２Ａ２パターン検出回路１
２９、連続パターン検出回路１５０、フレームパルス発
生回路１６０、フレーム同期検出回路１７０、フレーム
同期エラー検出回路１８０、フレーム同期喪失検出回路
１９０、および、ＲＳＢ分周回路２００から構成されて
いる。
【００２３】データ幅拡張回路１０、フレームパルス発
生回路１６０、フレーム同期検出回路１７０、フレーム
同期エラー検出回路１８０、フレーム同期喪失検出回路
１９０、および、ＲＳＢ分周回路２００のそれぞれは、
図３に示した従来例におけるデータ幅拡張回路２１０、
フレームパルス発生回路３６０、フレーム同期検出回路
３７０、フレーム同期エラー検出回路３８０、フレーム
同期喪失検出回路３９０、および、ＲＳＢ分周回路４０
０と同様に構成されたものである。
生回路１６０、フレーム同期検出回路１７０、フレーム
同期エラー検出回路１８０、フレーム同期喪失検出回路
１９０、および、ＲＳＢ分周回路２００のそれぞれは、
図３に示した従来例におけるデータ幅拡張回路２１０、
フレームパルス発生回路３６０、フレーム同期検出回路
３７０、フレーム同期エラー検出回路３８０、フレーム
同期喪失検出回路３９０、および、ＲＳＢ分周回路４０
０と同様に構成されたものである。
【００２４】データ幅拡張回路１０はＣＫ１に応答し
て、８個の並列ビットＤ１〜Ｄ８を、１６個の並列ビッ
トＥ１〜Ｅ１６へと変換して出力する。
て、８個の並列ビットＤ１〜Ｄ８を、１６個の並列ビッ
トＥ１〜Ｅ１６へと変換して出力する。
【００２５】バイト整列回路２０はバイト整列制御回路
１１０からのバイト整列制御信号Ｂ１〜Ｂ８にもとづい
て、１６個の並列ビットＥ１〜Ｅ１６に対してバイト整
列を実行する。またバイト整列回路２０からは、バイト
毎にまとめられたＥ［１：８］，Ｅ［２：９］〜Ｅ
［８：１５］が送出されている。
１１０からのバイト整列制御信号Ｂ１〜Ｂ８にもとづい
て、１６個の並列ビットＥ１〜Ｅ１６に対してバイト整
列を実行する。またバイト整列回路２０からは、バイト
毎にまとめられたＥ［１：８］，Ｅ［２：９］〜Ｅ
［８：１５］が送出されている。
【００２６】本実施例においては、上記のバイト毎にま
とめられたＥ［１：８］，Ｅ［２：９］〜Ｅ［８：１
５］のそれぞれについて、Ａ１Ａ１パターン検出回路１
１９、Ａ２Ａ２パターン検出回路１２９および連続パタ
ーン検出回路１５０が設けられている。
とめられたＥ［１：８］，Ｅ［２：９］〜Ｅ［８：１
５］のそれぞれについて、Ａ１Ａ１パターン検出回路１
１９、Ａ２Ａ２パターン検出回路１２９および連続パタ
ーン検出回路１５０が設けられている。
【００２７】Ａ１Ａ１パターン検出回路１１９では連続
する２個のＡ１バイトを検出するとその旨を示す一致信
号を出力する。また、Ａ２Ａ２パターン検出回路１２９
では連続する２個のＡ２バイトを検出するとその旨を示
す一致信号を出力する。連続パターン検出回路１５０は
Ａ１Ａ１パターン検出回路１１９の一致信号及びＡ２Ａ
２パターン検出回路１２９の一致信号より、連続する２
個のＡ１Ａ１パターン、または連続する２個のＡ２Ａ２
パターンが受信されたかどうかを検出し、バイト整列制
御回路１１０に出力する。
する２個のＡ１バイトを検出するとその旨を示す一致信
号を出力する。また、Ａ２Ａ２パターン検出回路１２９
では連続する２個のＡ２バイトを検出するとその旨を示
す一致信号を出力する。連続パターン検出回路１５０は
Ａ１Ａ１パターン検出回路１１９の一致信号及びＡ２Ａ
２パターン検出回路１２９の一致信号より、連続する２
個のＡ１Ａ１パターン、または連続する２個のＡ２Ａ２
パターンが受信されたかどうかを検出し、バイト整列制
御回路１１０に出力する。
【００２８】上記の動作について詳述すると、バイト整
列回路２０はデータ幅拡張回路の出力信号Ｅ［１：１
６］からＥ［ｍ：ｍ＋７］（ｍ＝１〜８の整数）バイト
に対応するバイト毎のデータを生成する。これらのバイ
ト毎のデータのそれぞれに設けたＡ１Ａ１パターン検出
回路１１９、Ａ２Ａ２パターン検出回路１２９および連
続パターン検出回路１５０によりＡ１Ａ１パターン検出
及びＡ２Ａ２パターン検出を行ない、その検出信号を受
けたバイト整列制御回路１１０は、連続するパターンを
見つけたＥ［ｍ：ｍ＋７］バイトに対応してバイト整列
制御回路の出力信号Ｂｍをハイレベルとし、バイト整列
回路の出力信号Ｇ［１：８］が出力される。ここで、Ｇ
［１：８］はＥ［ｍ：ｍ＋７］のｍクロック（ＣＫ１）
遅れと同じである。
列回路２０はデータ幅拡張回路の出力信号Ｅ［１：１
６］からＥ［ｍ：ｍ＋７］（ｍ＝１〜８の整数）バイト
に対応するバイト毎のデータを生成する。これらのバイ
ト毎のデータのそれぞれに設けたＡ１Ａ１パターン検出
回路１１９、Ａ２Ａ２パターン検出回路１２９および連
続パターン検出回路１５０によりＡ１Ａ１パターン検出
及びＡ２Ａ２パターン検出を行ない、その検出信号を受
けたバイト整列制御回路１１０は、連続するパターンを
見つけたＥ［ｍ：ｍ＋７］バイトに対応してバイト整列
制御回路の出力信号Ｂｍをハイレベルとし、バイト整列
回路の出力信号Ｇ［１：８］が出力される。ここで、Ｇ
［１：８］はＥ［ｍ：ｍ＋７］のｍクロック（ＣＫ１）
遅れと同じである。
【００２９】本実施例においては、上述したようにバイ
ト毎にまとめられたＥ［１：８］，Ｅ［２：９］〜Ｅ
［８：１５］のそれぞれについて、Ａ１Ａ１パターン検
出回路１１９、Ａ２Ａ２パターン検出回路１２９および
連続パターン検出回路１５０が設けられているため、バ
イト整列回路２０からバイト毎にまとめられたＥ［１：
８］，Ｅ［２：９］〜Ｅ［８：１５］が送出されると直
ちにいずれかのＡ１Ａ１パターン検出回路１１９および
Ａ２Ａ２パターン検出回路１２９から一致信号が出力さ
れる。
ト毎にまとめられたＥ［１：８］，Ｅ［２：９］〜Ｅ
［８：１５］のそれぞれについて、Ａ１Ａ１パターン検
出回路１１９、Ａ２Ａ２パターン検出回路１２９および
連続パターン検出回路１５０が設けられているため、バ
イト整列回路２０からバイト毎にまとめられたＥ［１：
８］，Ｅ［２：９］〜Ｅ［８：１５］が送出されると直
ちにいずれかのＡ１Ａ１パターン検出回路１１９および
Ａ２Ａ２パターン検出回路１２９から一致信号が出力さ
れる。
【００３０】バイト整列制御回路１１０は各バイトの連
続パターン検出回路１５０の出力により、バイト整列の
為に必要な制御信号であるバイト整列制御信号Ｂ１〜Ｂ
８をクロックＣＫ１に同期して生成し、バイト整列回路
２０へと送出する。また、Ａ１／Ａ２連続パターン信号
１２Ａ１／Ａ２を出力する。
続パターン検出回路１５０の出力により、バイト整列の
為に必要な制御信号であるバイト整列制御信号Ｂ１〜Ｂ
８をクロックＣＫ１に同期して生成し、バイト整列回路
２０へと送出する。また、Ａ１／Ａ２連続パターン信号
１２Ａ１／Ａ２を出力する。
【００３１】フレームパルス発生回路１６０はＡ１／Ａ
２連続パターン信号１２Ａ１／Ａ２にもとづいてフレー
ムパルス信号ＦＲＰを出力する。
２連続パターン信号１２Ａ１／Ａ２にもとづいてフレー
ムパルス信号ＦＲＰを出力する。
【００３２】フレーム同期検出回路１７０はフレームパ
ルス信号ＦＲＰが連続して２度受信されるかどうかを検
出して、フレーム同期信号ＦＲＳＹＮＣを生成する。
ルス信号ＦＲＰが連続して２度受信されるかどうかを検
出して、フレーム同期信号ＦＲＳＹＮＣを生成する。
【００３３】フレーム同期喪失検出回路１９０はフレー
ム同期信号ＦＲＳＹＮＣが連続して４度受信されないか
どうかを検出してフレーム同期喪失信号００Ｆを生成す
る。フレーム同期エラー検出回路１８０はフレーム同期
喪失信号００Ｆが、３ｍｓｅｃの間にわたって、連続す
るかどうかを検出して、フレーム同期エラー信号ＬＯＦ
を生成する。さらに、分周回路２００は、クロックＣＫ
１を２分周してクロックＣＫ２を生成する。
ム同期信号ＦＲＳＹＮＣが連続して４度受信されないか
どうかを検出してフレーム同期喪失信号００Ｆを生成す
る。フレーム同期エラー検出回路１８０はフレーム同期
喪失信号００Ｆが、３ｍｓｅｃの間にわたって、連続す
るかどうかを検出して、フレーム同期エラー信号ＬＯＦ
を生成する。さらに、分周回路２００は、クロックＣＫ
１を２分周してクロックＣＫ２を生成する。
【００３４】図２は、本実施例によるフレーム同期まで
のデータの遷移状態を示す図である。本実施例の場合フ
レーム同期信号が含まれる２フレーム（有効フレーム
１，２）がＤ１〜Ｄ８に入力されるとデータ幅拡張回路
１０により１６個の並列ビットＥ１〜Ｅ１６が生成さ
れ、バイト整列回路２０によりバイト毎にまとめられた
Ｅ［１：８］，Ｅ［２：９］〜Ｅ［８：１５］が生成さ
れる。これらのそれぞれについて、Ａ１Ａ１パターン検
出回路１１９、Ａ２Ａ２パターン検出回路１２９および
連続パターン検出回路１５０が設けられているため、バ
イト整列回路２０からバイト毎にまとめられたＥ［１：
８］，Ｅ［２：９］〜Ｅ［８：１５］が送出されると直
ちにいずれかのＡ１Ａ１パターン検出回路１１９および
Ａ２Ａ２パターン検出回路１２９から一致信号が出力さ
れ、確実にフレーム同期が取れた状態になる。
のデータの遷移状態を示す図である。本実施例の場合フ
レーム同期信号が含まれる２フレーム（有効フレーム
１，２）がＤ１〜Ｄ８に入力されるとデータ幅拡張回路
１０により１６個の並列ビットＥ１〜Ｅ１６が生成さ
れ、バイト整列回路２０によりバイト毎にまとめられた
Ｅ［１：８］，Ｅ［２：９］〜Ｅ［８：１５］が生成さ
れる。これらのそれぞれについて、Ａ１Ａ１パターン検
出回路１１９、Ａ２Ａ２パターン検出回路１２９および
連続パターン検出回路１５０が設けられているため、バ
イト整列回路２０からバイト毎にまとめられたＥ［１：
８］，Ｅ［２：９］〜Ｅ［８：１５］が送出されると直
ちにいずれかのＡ１Ａ１パターン検出回路１１９および
Ａ２Ａ２パターン検出回路１２９から一致信号が出力さ
れ、確実にフレーム同期が取れた状態になる。
【００３５】バイト単位のデータにおける正しいＭＳ
Ｂ、ＬＳＢが把握され得ない状態においてもバイト整列
回路２０によりフレーム同期信号が含まれる２フレーム
（有効フレーム１，２）がＤ１〜Ｄ８に入力されると確
実にフレーム同期が取れた状態となる。
Ｂ、ＬＳＢが把握され得ない状態においてもバイト整列
回路２０によりフレーム同期信号が含まれる２フレーム
（有効フレーム１，２）がＤ１〜Ｄ８に入力されると確
実にフレーム同期が取れた状態となる。
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
のＡＴＭ−ＬＡＮ（ＷＡＮ）・ＰＨＹ回路のバイト整列
及びフレーム同期回路によれば、データ幅拡張回路の出
力信号Ｅ［１：１６］からＥ［１：８］，Ｅ［２：９］
…Ｅ［８：１５］のバイト信号に分け、これらの各バイ
トに対して並行してＡ１Ａ１パターン検出回路、Ａ２Ａ
２パターン検出回路及び連続パターン検出回路を設ける
ことにより必要なフレームの前にダミーのフレームデー
タを受ける必要がなくなるといった効果がある。また、
フレーム同期が取れている状態から何らかの理由で、フ
レーム同期がはずれ、直ぐにフレーム同期が取れた状態
に戻したい場合など確実に２フレーム（後方保護段数分
に相当）で復帰することができる。
のＡＴＭ−ＬＡＮ（ＷＡＮ）・ＰＨＹ回路のバイト整列
及びフレーム同期回路によれば、データ幅拡張回路の出
力信号Ｅ［１：１６］からＥ［１：８］，Ｅ［２：９］
…Ｅ［８：１５］のバイト信号に分け、これらの各バイ
トに対して並行してＡ１Ａ１パターン検出回路、Ａ２Ａ
２パターン検出回路及び連続パターン検出回路を設ける
ことにより必要なフレームの前にダミーのフレームデー
タを受ける必要がなくなるといった効果がある。また、
フレーム同期が取れている状態から何らかの理由で、フ
レーム同期がはずれ、直ぐにフレーム同期が取れた状態
に戻したい場合など確実に２フレーム（後方保護段数分
に相当）で復帰することができる。
【００３７】この結果、ＡＴＭ−ＬＡＮ（ＷＡＮ）・Ｐ
ＨＹ回路、例えば、ＰＨＹ用ＬＳＩを装備した実機での
動作においてフレーム同期信号が含まれるダミーのフレ
ームを余分に準備する必要がなく制御が容易にできると
いった効果があり、また、ＡＴＭ通信装置のコスト低減
が可能となる。
ＨＹ回路、例えば、ＰＨＹ用ＬＳＩを装備した実機での
動作においてフレーム同期信号が含まれるダミーのフレ
ームを余分に準備する必要がなく制御が容易にできると
いった効果があり、また、ＡＴＭ通信装置のコスト低減
が可能となる。
【図１】本発明のＡＴＭ−ＬＡＮ（ＷＡＮ）・ＰＨＹ回
路のバイト整列及びフレーム同期回路の構成を示すブロ
ック図である。
路のバイト整列及びフレーム同期回路の構成を示すブロ
ック図である。
【図２】本発明の実施例によるフレーム同期までのデー
タの遷移状態を示す図である。
タの遷移状態を示す図である。
【図３】従来のＡＴＭ−ＬＡＮ（ＷＡＮ）・ＰＨＹ回路
のバイト整列及びフレーム同期回路の構成を示すブロッ
ク図である。
のバイト整列及びフレーム同期回路の構成を示すブロッ
ク図である。
【図４】従来例によるフレーム同期までのデータの遷移
状態を示す図である。
状態を示す図である。
１０ データ幅拡張回路 ２０ バイト整列回路 １１０ バイト整列制御回路 １１９ Ａ１Ａ１パターン検出回路 １２９ Ａ２Ａ２パターン検出回路 １５０ 連続パターン検出回路 １６０ フレームパルス発生回路 １７０ フレーム同期検出回路 １８０ フレーム同期エラー検出回路 １９０ フレーム同期喪失検出回路 １８０ フレーム同期エラー検出回路 ２００ ＲＳＢ分周回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K028 AA11 CC05 MM16 NN01 NN13 NN14 NN32 5K030 GA02 HA10 HB15 HC15 KA21 LA15 LE04 5K047 AA02 BB16 HH01 HH12 HH22 HH23 KK04 MM11 MM55
Claims (1)
- 【請求項１】 伝送されるデータの受信時に、バイト整
列およびフレーム同期を行う、バイト整列およびフレー
ム同期装置において、 第１クロックを分周して第２クロックを生成する分周手
段と、 前記第１クロックにより８個の入力データを１６個の出
力データＥ［１：１６］に拡張させるデータ幅拡張手段
と、 前記データ幅拡張回路の出力信号Ｅ［１：１６］からＥ
［ｍ：ｍ＋７］（ｍ＝１〜８の整数）のバイト毎の信号
を生成するバイト整列回路と、 前記バイト整列回路により生成されたバイト毎の信号の
それぞれに対して設けられた、２個連続するＡ１フレー
ムバイトを検出して出力信号を出力するＡ１Ａ１パター
ン検出手段、２個連続するＡ２フレームバイトを検出し
て出力信号を出力するＡ２Ａ２パターン検出手段、およ
び、Ａ１Ａ１パターン検出手段出力およびＡ２Ａ２パタ
ーン検出手段出力より、連続する２個のＡ１Ａ１パター
ン、または連続する２個のＡ２Ａ２パターンが受信され
たかどうかを検出する連続パターン検出回路と、 前記連続パターン検出回路出力を受けて、連続するパタ
ーンが見つけられたＥ［ｍ：ｍ＋７］バイトに対応する
信号Ｂｍを前記バイト整列回路へ出力するとともに前記
Ａ２フレームパターンが前記Ａ１フレームパターンに続
いて連続的に受信されたかを示すＡ１／Ａ２連続パター
ン信号を出力するバイト整列制御回路と、 前記第２ク
ロックに同期し、前記Ａ１／Ａ２連続パターン信号によ
り前記Ａ２フレームパターンが前記Ａ１フレームパター
ンに続いて連続的に受信されたか否かを検出してフレー
ムパルス信号を生成するフレームパルス発生手段と、 前記第２クロックに同期し、前記フレームパルス発生手
段から出力される前記フレームパルス信号が連続して２
度受信されるか否かを検出してフレーム同期信号を生成
するフレーム同期検出手段と、 前記第２クロックにより、前記フレーム同期検出手段か
ら出力される前記フレーム同期信号が連続して４度検出
されないのか否かを検出してフレーム同期喪失信号を出
力するフレーム同期喪失検出手段と、 前記第２クロックに同期し、前記フレーム同期喪失検出
手段から出力される前記フレーム同期喪失信号が３ｍｓ
ｅｃの間、持続するか否かを検出するフレーム同期エラ
ー検出手段と、を備え、 前記バイト整列回路は、前記バイト整列制御回路が出力
する信号Ｂｍに応じてバイト整列を実行することを特徴
とするバイト整列およびフレーム同期装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11127352A JP2000324077A (ja) | 1999-05-07 | 1999-05-07 | バイト整列およびフレーム同期装置 |
| US09/562,941 US6625240B1 (en) | 1999-05-07 | 2000-05-02 | Byte alignment/frame synchronization apparatus |
| EP00109530A EP1050985A3 (en) | 1999-05-07 | 2000-05-04 | Byte Alignment/Frame synchronization apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11127352A JP2000324077A (ja) | 1999-05-07 | 1999-05-07 | バイト整列およびフレーム同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000324077A true JP2000324077A (ja) | 2000-11-24 |
Family
ID=14957816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11127352A Pending JP2000324077A (ja) | 1999-05-07 | 1999-05-07 | バイト整列およびフレーム同期装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6625240B1 (ja) |
| EP (1) | EP1050985A3 (ja) |
| JP (1) | JP2000324077A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6694392B1 (en) * | 2000-06-30 | 2004-02-17 | Intel Corporation | Transaction partitioning |
| US6934304B2 (en) * | 2001-01-24 | 2005-08-23 | Infineon Technologies, North America Corp. | T1/E1 framer array |
| US7372928B1 (en) * | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
| US6970115B1 (en) * | 2003-06-27 | 2005-11-29 | Cypress Semiconductor Corp. | Cycle slip framing system and method for selectively increasing a frame clock cycle to maintain related bits within the same parallel-output frame of a deserializer |
| US7804723B2 (en) * | 2005-09-28 | 2010-09-28 | Hynix Semiconductor Inc. | Semiconductor memory device with signal aligning circuit |
| US8872970B2 (en) | 2011-10-31 | 2014-10-28 | Google Technology Holdings LLC | System and method for transport stream sync byte detection with transport stream having multiple emulated sync bytes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0549152A3 (en) * | 1991-12-24 | 1993-12-08 | Advanced Micro Devices Inc | Single chip controller for optical data disk drives |
| JP2732759B2 (ja) * | 1992-07-15 | 1998-03-30 | 沖電気工業株式会社 | フレーム同期制御方式 |
| KR0133423B1 (ko) | 1994-12-09 | 1998-04-27 | 양승택 | 프레임 동기 장치(frame synchronizng device) |
| KR0154852B1 (ko) | 1995-10-25 | 1998-11-16 | 김광호 | 프레임 동기신호 검출장치 |
| KR0152708B1 (ko) | 1995-12-06 | 1998-11-02 | 양승택 | 622 메가 비트의 고속 데이터용 바이트 정렬 및 프레임 동기장치 |
-
1999
- 1999-05-07 JP JP11127352A patent/JP2000324077A/ja active Pending
-
2000
- 2000-05-02 US US09/562,941 patent/US6625240B1/en not_active Expired - Fee Related
- 2000-05-04 EP EP00109530A patent/EP1050985A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1050985A2 (en) | 2000-11-08 |
| EP1050985A3 (en) | 2005-05-11 |
| US6625240B1 (en) | 2003-09-23 |
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