JPS6014556A - 直列デ−タ受信装置 - Google Patents
直列デ−タ受信装置Info
- Publication number
- JPS6014556A JPS6014556A JP58121652A JP12165283A JPS6014556A JP S6014556 A JPS6014556 A JP S6014556A JP 58121652 A JP58121652 A JP 58121652A JP 12165283 A JP12165283 A JP 12165283A JP S6014556 A JPS6014556 A JP S6014556A
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial data
- channels
- fifo memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、複数の局（チャネル）から送られてくる直
列データを並列データに釣換して受信する直列データ受
信装置に関する。
列データを並列データに釣換して受信する直列データ受
信装置に関する。
第１図はかかる受信装置の従来例を示すブロック図、第
２図は第１図の動作を説明′？るためのタイミング波形
図である。第１図において、１は発振回路、２は分周回
路、３は波形整形回路、４はシフトレジスタ、５はバッ
ファレジスタ、６は８進カウンタ、７はデータ処理部で
ある。
２図は第１図の動作を説明′？るためのタイミング波形
図である。第１図において、１は発振回路、２は分周回
路、３は波形整形回路、４はシフトレジスタ、５はバッ
ファレジスタ、６は８進カウンタ、７はデータ処理部で
ある。
発振回路１からのクロックパルスは、データ処理部７の
システムクロック信号として使用される一方、分周回路
２にて所定の周波数に分周され、入力直列データをサン
プリングするためのサンプリングクロックとして使用さ
れる。なお、サンプリングクロック波形は、第２図（イ
）の如く示される。
システムクロック信号として使用される一方、分周回路
２にて所定の周波数に分周され、入力直列データをサン
プリングするためのサンプリングクロックとして使用さ
れる。なお、サンプリングクロック波形は、第２図（イ
）の如く示される。
したがって、波形整形回路３を介して入力される第２図
（ロ）の如き直列データは、このサンプリングクロック
により順次シフトされながら、第２図（ハ）の如く１ビ
ツトずつシフトレジスタ４にて受信される。一方、サン
プリングクロックは、例えば８進カウンタ６にて計数さ
れ、該カウンタ６は８つのクロック信号をカウントする
毎に第２図に）の如き信号ＢＦＦ（シフト完了信号）を
出すので、これによりシフトレジスタ４にて受信される
データは８ビツト毎に並列データに変換され、バッファ
レジスタ５に転送される。また、信号ＢＦＦはデータ処
理部７にも与えられるので、該データ処理部７ではこれ
を割込み処理し、端子几りを介してバッファレジスタ５
に読出し指令を出すことにより、その内容を読出すこと
ができる。つまり、この装置は、受信データのサンプリ
ングクロックと、データ処理部のクロックとの同期化に
バッフアレ、、 ジスタを用いるものと云うことができ
る。なお、データ処理部では、直／並列変換して受信さ
れたデータのチェックおよび回期検定を行なう。また、
データ処理部にはマイクロプロセツサを用いることがで
きるので、データは第１図のｍｒ＜ｓビット、または１
６ビツト単位で受信すると都合がいいが、必ずしもこの
数に限定されるもので４１ない。
（ロ）の如き直列データは、このサンプリングクロック
により順次シフトされながら、第２図（ハ）の如く１ビ
ツトずつシフトレジスタ４にて受信される。一方、サン
プリングクロックは、例えば８進カウンタ６にて計数さ
れ、該カウンタ６は８つのクロック信号をカウントする
毎に第２図に）の如き信号ＢＦＦ（シフト完了信号）を
出すので、これによりシフトレジスタ４にて受信される
データは８ビツト毎に並列データに変換され、バッファ
レジスタ５に転送される。また、信号ＢＦＦはデータ処
理部７にも与えられるので、該データ処理部７ではこれ
を割込み処理し、端子几りを介してバッファレジスタ５
に読出し指令を出すことにより、その内容を読出すこと
ができる。つまり、この装置は、受信データのサンプリ
ングクロックと、データ処理部のクロックとの同期化に
バッフアレ、、 ジスタを用いるものと云うことができ
る。なお、データ処理部では、直／並列変換して受信さ
れたデータのチェックおよび回期検定を行なう。また、
データ処理部にはマイクロプロセツサを用いることがで
きるので、データは第１図のｍｒ＜ｓビット、または１
６ビツト単位で受信すると都合がいいが、必ずしもこの
数に限定されるもので４１ない。
しかしながら、かかる装置においてｎ多重回線（ｎ局、
ｎチャネル）を扱うことにすると、シフトレジスタおよ
びバッファレジスタまたは分周回路等がｎ１１分だけ必
要となり、それに応じてバッファレジスタのボートアド
レスもｎ回線分必要となり、ハードウェアが複雑かっぽ
う大なものになるという欠点がある。また、シフト完了
を知らせる割込み信号もｎｌ１ｌｌ！Ｉ線分だけ上がる
ことになるため、データ処理部の占有率が高くなり、そ
の分だけ処理能力が低下するという欠点もある。
ｎチャネル）を扱うことにすると、シフトレジスタおよ
びバッファレジスタまたは分周回路等がｎ１１分だけ必
要となり、それに応じてバッファレジスタのボートアド
レスもｎ回線分必要となり、ハードウェアが複雑かっぽ
う大なものになるという欠点がある。また、シフト完了
を知らせる割込み信号もｎｌ１ｌｌ！Ｉ線分だけ上がる
ことになるため、データ処理部の占有率が高くなり、そ
の分だけ処理能力が低下するという欠点もある。
この発明はかかる点に鑑みでなされたもので、多重画線
であっても、またはその同期方式（ｆ−１不同期、フレ
ーム同期等）、伝送フォーマットあるいは伝送速度が異
なっていても、同一のハードウェアで、しかも高速に対
処することが可能な直列データ受信装置を提供すること
を目的とする。
であっても、またはその同期方式（ｆ−１不同期、フレ
ーム同期等）、伝送フォーマットあるいは伝送速度が異
なっていても、同一のハードウェアで、しかも高速に対
処することが可能な直列データ受信装置を提供すること
を目的とする。
その要点は、受信データのサンプリングクロックと、デ
ータ処理部のシステムクロックとの同期化に先入れ、先
出し形のメモリ（ファーストイン・ファーストアウトメ
モリ；ＦＩＦＯメモリ）を使用し、これに入力直列ｆ−
夕をサンプリングして取込み、このデータが所定ビット
数に達したらＤＭＡ（ダイレクトメモリアクセス）転送
によってランダムアクセスメモリ（几ＡＭ）へ格納し、
この格納されたデータをチャネル毎にシステムクロック
にて読出し、シフトレジスタにて直−並列変換するよう
にした点にある。つまり、入力直列データをＦＩＦＯメ
モリへ入れるときはサンプリングクロックを使用するが
、その後の処理はシステムクロックにて行なうことによ
り、直−並列変換に要する時間を短縮させた点、さらに
、変換されたデータは、データ処理部によってチェック
または同期検定等を行なうことにより、同期方式。
ータ処理部のシステムクロックとの同期化に先入れ、先
出し形のメモリ（ファーストイン・ファーストアウトメ
モリ；ＦＩＦＯメモリ）を使用し、これに入力直列ｆ−
夕をサンプリングして取込み、このデータが所定ビット
数に達したらＤＭＡ（ダイレクトメモリアクセス）転送
によってランダムアクセスメモリ（几ＡＭ）へ格納し、
この格納されたデータをチャネル毎にシステムクロック
にて読出し、シフトレジスタにて直−並列変換するよう
にした点にある。つまり、入力直列データをＦＩＦＯメ
モリへ入れるときはサンプリングクロックを使用するが
、その後の処理はシステムクロックにて行なうことによ
り、直−並列変換に要する時間を短縮させた点、さらに
、変換されたデータは、データ処理部によってチェック
または同期検定等を行なうことにより、同期方式。
伝送フォーマットまたは伝送速度が異なっていても、こ
れに対処することができるよう圧した点にある。
れに対処することができるよう圧した点にある。
第３図はこの発明の実施日を示ず構成図、第４図番ま第
３図の動作を説明するためのタイミング波彫図である。
３図の動作を説明するためのタイミング波彫図である。
第３図において、１１は先入れ、先出し形（７アストイ
ン、７アースＦアウ）；ＦＩＦＯ）メモリ、１２′はラ
ングＪ、アクセスメモリ（ＩＬＡへ−［）、１３はマル
ヂブレク・す、ＣＴＩ〜ＣＴ３は７進カウンタ、ＦＦＩ
、ＦＦ２はフリップフロップ、ＧＩ ＨＧ２はゲートで
、その他は第１Ｎと同様である。
ン、７アースＦアウ）；ＦＩＦＯ）メモリ、１２′はラ
ングＪ、アクセスメモリ（ＩＬＡへ−［）、１３はマル
ヂブレク・す、ＣＴＩ〜ＣＴ３は７進カウンタ、ＦＦＩ
、ＦＦ２はフリップフロップ、ＧＩ ＨＧ２はゲートで
、その他は第１Ｎと同様である。
各チャネルＣｌ１１〜Ｃｆｌ ８からの入力直列データ
は、第１図と同材のサンプリングクロックにより、各チ
ャネル毎に１ビツトずつ並列に１４ＦＯメモリＩＩＫ入
力される。ＦＩＦＯメモリ１１ｕ１この例では８ビット
並列形式のものが使用されているので、８チャネル分の
データを格納することができる。また、各チャネルの直
列データは、ここでは１６ビツト構成にすることが可能
であるが、この例では７ビツトを想定している。したが
って、ＦＩＦＯメモリ１１における各チャネルＣＨＩ〜
ＣＨ８からのデータが所定ビット数、例えば７ビツトに
達すると、カウンタＣＴＩから格納完了例年えられる。
は、第１図と同材のサンプリングクロックにより、各チ
ャネル毎に１ビツトずつ並列に１４ＦＯメモリＩＩＫ入
力される。ＦＩＦＯメモリ１１ｕ１この例では８ビット
並列形式のものが使用されているので、８チャネル分の
データを格納することができる。また、各チャネルの直
列データは、ここでは１６ビツト構成にすることが可能
であるが、この例では７ビツトを想定している。したが
って、ＦＩＦＯメモリ１１における各チャネルＣＨＩ〜
ＣＨ８からのデータが所定ビット数、例えば７ビツトに
達すると、カウンタＣＴＩから格納完了例年えられる。
このＦＦｉは、第４図Ｕ）に示されるシステムクシツク
と同期して動作しており、これにより、信号ＢＦＦ も
第４図←）の如く、該システムクロックに同期して出力
される。ＦＦ１からの信号は、ゲー）Ｇｌを介してＦＩ
ＦＯメモリ１１およびＲＡＭ１２に与えられ、これによ
ってＦＩＦＯメモリ１１の内容がＲＡＭ１２へＤＭＡ（
ダイレクトメモリアクセス）転送される。このＤＭＡ転
送のために几ＡＭ１２に与えられる信号、すなわちＤＭ
Ａライト信号は、第４図（ハ）の如く、７リツブフロツ
プＦＦＩが７進カウンタＣＴｚからのキャリイ（桁上げ
）信号によってリセットされる迄送出されるので、この
間に、７ビツトスつの８チャネル分のデータがＲＡＭ１
２に転送される。
と同期して動作しており、これにより、信号ＢＦＦ も
第４図←）の如く、該システムクロックに同期して出力
される。ＦＦ１からの信号は、ゲー）Ｇｌを介してＦＩ
ＦＯメモリ１１およびＲＡＭ１２に与えられ、これによ
ってＦＩＦＯメモリ１１の内容がＲＡＭ１２へＤＭＡ（
ダイレクトメモリアクセス）転送される。このＤＭＡ転
送のために几ＡＭ１２に与えられる信号、すなわちＤＭ
Ａライト信号は、第４図（ハ）の如く、７リツブフロツ
プＦＦＩが７進カウンタＣＴｚからのキャリイ（桁上げ
）信号によってリセットされる迄送出されるので、この
間に、７ビツトスつの８チャネル分のデータがＲＡＭ１
２に転送される。
なお、几ＡＭ１２のアドレス指定は、カウンタＣＴ２か
らの３ビツトの出力Ａｏ 、ＡＩ 、Ａ２によって行な
われる。一方、カウンタＣＴ２のギャリイ信号は、デー
タ処理部７へ割込み信号として与えられるので（第４図
に）参照）、データ処理部７は、該信号にもとづいて所
望のチャネルのデータを読出すべく、第４図（ホ）の如
き局（チャネル）指定信号を送出する。この局指定信号
はマルチプレクサ１３へ与えられるとともに７リツプフ
ロツプＦＦ２に与えられるので、ＦＦ２では７リツブ７
ｐツブＦＦｌと同様に動作して、第４図（へ）の如く、
ＲＡＭ１２に対ツるＤＭＡリードパルスおよびシフトレ
ジスタ４に対するシフトクロックを作成する。このとき
、カウンタＣＴ３は、カウンタＣＴ２と同じくシステム
クシツクをカウントし、そのカウント出力ＡＯＮＡ３に
て几ＡＭ１２の読出しアドレスを指定するとともに、そ
のキャリイ出力によりＦＦ２のリセットを行なう。した
がって、指定されたチャネルのデータは、カラン）ＣＴ
３にて指定されるアドレスと、ゲー）Ｇ２を介して与え
られるＤＭＡリードパルスとによって１ビツトずつＲＡ
Ｍ１ｚから順次読出され、マＡ・チプレクサ１３を介し
てシフトレジスタ４へ順次与えられる。該シフトレジス
タ４は、第１図の場合と同様にしてマルチプレクサ１３
からの直列データを、第４図（ト）の如く並列データに
変換し、データ処理部７へ与える。なお、このとき、シ
フトレジスタ４のシフト動作は、ゲー）Ｇ２を介して与
えられるシフトクロックにより行なわれる。また、沁４
図に示される時間ｔ１は、８チヤネル分のデータ読込み
時間であり、ｔ２はＩｆ！ｌｆｉ！当たりの直−並列変
換時間である。したがって、全変換時間Ｔは、Ｔ＝ ｔ
ｌ ＋ｓ ｔ２ の如く表わされる。例えは、システムクロックの周波数
を３ＭＨ２とし、７ピツＦ単位のデータを変換するもの
とすると、１回線分の直列、並列変換時間は、 ＝３４．６μｓ となる。なお、２０７ｔ３，１０μｓはデータ処理部の
割込み処理等に要する時間である。したがって、８回線
分では３’４．６ Ｘ ８＝２７６．８ｚえＳとなる。
らの３ビツトの出力Ａｏ 、ＡＩ 、Ａ２によって行な
われる。一方、カウンタＣＴ２のギャリイ信号は、デー
タ処理部７へ割込み信号として与えられるので（第４図
に）参照）、データ処理部７は、該信号にもとづいて所
望のチャネルのデータを読出すべく、第４図（ホ）の如
き局（チャネル）指定信号を送出する。この局指定信号
はマルチプレクサ１３へ与えられるとともに７リツプフ
ロツプＦＦ２に与えられるので、ＦＦ２では７リツブ７
ｐツブＦＦｌと同様に動作して、第４図（へ）の如く、
ＲＡＭ１２に対ツるＤＭＡリードパルスおよびシフトレ
ジスタ４に対するシフトクロックを作成する。このとき
、カウンタＣＴ３は、カウンタＣＴ２と同じくシステム
クシツクをカウントし、そのカウント出力ＡＯＮＡ３に
て几ＡＭ１２の読出しアドレスを指定するとともに、そ
のキャリイ出力によりＦＦ２のリセットを行なう。した
がって、指定されたチャネルのデータは、カラン）ＣＴ
３にて指定されるアドレスと、ゲー）Ｇ２を介して与え
られるＤＭＡリードパルスとによって１ビツトずつＲＡ
Ｍ１ｚから順次読出され、マＡ・チプレクサ１３を介し
てシフトレジスタ４へ順次与えられる。該シフトレジス
タ４は、第１図の場合と同様にしてマルチプレクサ１３
からの直列データを、第４図（ト）の如く並列データに
変換し、データ処理部７へ与える。なお、このとき、シ
フトレジスタ４のシフト動作は、ゲー）Ｇ２を介して与
えられるシフトクロックにより行なわれる。また、沁４
図に示される時間ｔ１は、８チヤネル分のデータ読込み
時間であり、ｔ２はＩｆ！ｌｆｉ！当たりの直−並列変
換時間である。したがって、全変換時間Ｔは、Ｔ＝ ｔ
ｌ ＋ｓ ｔ２ の如く表わされる。例えは、システムクロックの周波数
を３ＭＨ２とし、７ピツＦ単位のデータを変換するもの
とすると、１回線分の直列、並列変換時間は、 ＝３４．６μｓ となる。なお、２０７ｔ３，１０μｓはデータ処理部の
割込み処理等に要する時間である。したがって、８回線
分では３’４．６ Ｘ ８＝２７６．８ｚえＳとなる。
一方、伝送速度を１２００ボーとすると、その占鳴時聞
は、１／ １２００−０．８３３ｍｓとなるので、その
割合は０．２７６８（ｍｓ）７０．８３３（ｍｓ）＝３
３．２％となる。つまり、この発明によれは、データの
直列。
は、１／ １２００−０．８３３ｍｓとなるので、その
割合は０．２７６８（ｍｓ）７０．８３３（ｍｓ）＝３
３．２％となる。つまり、この発明によれは、データの
直列。
並列変換に要する時間を大幅に減少できることがわかる
。
。
以上のように、この発明によれば、サンプリングクリッ
クとデータ処理部のシステムクロックとの同期化に所定
ビット数のｌ；” Ｉ ｌ” ０メモリを用いているた
め、多重回線についても同一のハードウェア°で動始す
ることが可能になるはかりでなく、これをデータ処理部
と組合わせて用いることにより同期方式、伝送フォーマ
ットまたは伝送速度の相違に関係なく処理をすることが
できる利点を有するものである。
クとデータ処理部のシステムクロックとの同期化に所定
ビット数のｌ；” Ｉ ｌ” ０メモリを用いているた
め、多重回線についても同一のハードウェア°で動始す
ることが可能になるはかりでなく、これをデータ処理部
と組合わせて用いることにより同期方式、伝送フォーマ
ットまたは伝送速度の相違に関係なく処理をすることが
できる利点を有するものである。
第１図はデータ受信装置の従来例を示すプルツク図、第
２図は第１図の動作を説明するためのタイミング波形図
、第３図はこの発明の実施例を示す構成図、第４図は第
３図の動作を説明するためのタイミング波形図である。 符号説明 １・・・・・・発振回路、２・・・・・・分周回路、３
・・開披形整形回路、４・・曲シフトレジスタ、５・・
・・・・バッファレジスタ、６・・・・・・８進カウン
タ、７・・・・・・データ処理ｍ、１１・・・・・・７
アースシイン０７アースシアウトメモリ（Ｆ Ｉ ＦＯ
メモリ）、１２・・・・・・ランダムアクセスメモリ（
几ＡＭ）、１３・・・・・・マルチプレクサ、ＦＦｔ
、ＦＦ２・・・・・・７リツプ７０ツブ、ＣＴＩ〜ｃ’
ｒ３・・曲７進カウンタ、Ｇｌ、Ｇ２・・・・・・ゲー
ト、ＢＦＦ・・曲シフト完了信号、ＢＦＦ・・・・・・
格納完了信号 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
２図は第１図の動作を説明するためのタイミング波形図
、第３図はこの発明の実施例を示す構成図、第４図は第
３図の動作を説明するためのタイミング波形図である。 符号説明 １・・・・・・発振回路、２・・・・・・分周回路、３
・・開披形整形回路、４・・曲シフトレジスタ、５・・
・・・・バッファレジスタ、６・・・・・・８進カウン
タ、７・・・・・・データ処理ｍ、１１・・・・・・７
アースシイン０７アースシアウトメモリ（Ｆ Ｉ ＦＯ
メモリ）、１２・・・・・・ランダムアクセスメモリ（
几ＡＭ）、１３・・・・・・マルチプレクサ、ＦＦｔ
、ＦＦ２・・・・・・７リツプ７０ツブ、ＣＴＩ〜ｃ’
ｒ３・・曲７進カウンタ、Ｇｌ、Ｇ２・・・・・・ゲー
ト、ＢＦＦ・・曲シフト完了信号、ＢＦＦ・・・・・・
格納完了信号 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- 【特許請求の範囲】 複数のチャネルから送られてくる直列データの全チャネ
ル分を１ビツトずつ所定のサンプリンタ。 クロックにより受信しこれを受信した順番に出力するフ
ァーストイン・７ア一ストアウト形式のメモリ（ＦＩＦ
Ｏメモリ）と、該ＦＩＦＯメモリの全チャネル分のデー
タが所定ビット数に達する毎に前記サンプリングクロッ
クよりも高速なシステムクロックによりその内容を読出
して記憶するランダムアクセス形式のメモリ（ＲＡＭ）
と、該ＲＡＭの内容からチャネル毎の直列データを抽出
するデータ抽出手段と、該抽出された直列データを並列
データに変換するシフトレジスタと、システムクリック
により動作して前記几ＡＭメモリへのデータの書込み、
読出しを制御するとともに該シフトレジスタからの並列
データを受信してそのチェックおよび同期検定を行なう
データ処理手段とを有してなることを特徴とする直列デ
ータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121652A JPS6014556A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121652A JPS6014556A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014556A true JPS6014556A (ja) | 1985-01-25 |
| JPH0115214B2 JPH0115214B2 (ja) | 1989-03-16 |
Family
ID=14816546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121652A Granted JPS6014556A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202126A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | ラジオ受信機 |
-
1983
- 1983-07-06 JP JP58121652A patent/JPS6014556A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202126A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | ラジオ受信機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115214B2 (ja) | 1989-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5134702A (en) | Serial-to-parallel and parallel-to-serial converter | |
| US5398241A (en) | High speed asynchronous multiplexer demultiplexer | |
| US4701913A (en) | Circuit and method for extracting signalling information embedded in channelized serial data streams | |
| JPS639694B2 (ja) | ||
| US3652802A (en) | Method of transmitting data over a pcm communication system | |
| JPS6014556A (ja) | 直列デ−タ受信装置 | |
| JPH09153922A (ja) | フレームデータ変換回路 | |
| EP0301934B1 (fr) | Système de commutation temporel de paquets de différentes longueurs | |
| JP2770375B2 (ja) | 伝送遅延位相補償回路 | |
| JPH04270521A (ja) | 多重化チャネル受信装置 | |
| JPH01118951A (ja) | シリアルインターフェイス回路 | |
| JP3109165B2 (ja) | データ伝送方法 | |
| KR0154490B1 (ko) | 광대역 통신의 에이티엠 셀 변환 장치 | |
| JPH0561827B2 (ja) | ||
| KR100200736B1 (ko) | 마이콤 인터페이스 장치 | |
| JPH01226236A (ja) | 調歩データ伝送方式 | |
| JP2969233B2 (ja) | ディジタル伝送システムのフレームフォーマットのテスト方法及びそれに使用されるフレームカウンタ | |
| JPH0448839A (ja) | 受信データ同期回路 | |
| JPH01170249A (ja) | 送受信速度変換方式 | |
| JPH09172424A (ja) | データハイウェイ用信号速度変換回路 | |
| JPH0637847A (ja) | シリアルデータ送信機及び受信機 | |
| JPH04308983A (ja) | 衛星に搭載されるデジタルデータ収集装置 | |
| JPH0758753A (ja) | インタフェース回路 | |
| JPH0654907B2 (ja) | 調歩同期データの多重化回路 | |
| JPH11136195A (ja) | 光バースト通信における距離測定方法及び距離測定装置 |