JPH0115214B2 - - Google Patents
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- Publication number
- JPH0115214B2 JPH0115214B2 JP58121652A JP12165283A JPH0115214B2 JP H0115214 B2 JPH0115214 B2 JP H0115214B2 JP 58121652 A JP58121652 A JP 58121652A JP 12165283 A JP12165283 A JP 12165283A JP H0115214 B2 JPH0115214 B2 JP H0115214B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- shift register
- serial data
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005070 sampling Methods 0.000 claims description 10
- 238000013075 data extraction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- FDDDEECHVMSUSB-UHFFFAOYSA-N sulfanilamide Chemical compound NC1=CC=C(S(N)(=O)=O)C=C1 FDDDEECHVMSUSB-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、複数の局（チヤネル）から送られ
てくる直列データを並列データに変換して受信す
る直列データ受信装置に関する。
てくる直列データを並列データに変換して受信す
る直列データ受信装置に関する。
第１図はかかる受信装置の従来例を示すブロツ
ク図、第２図は第１図の動作を説明するためのタ
イミング波形図である。第１図において、１は発
振回路、２は分周回路、３は波形整形回路、４は
シフトレジスタ、５はバツフアレジスタ、６は８
進カウンタ、７はデータ処理部である。
ク図、第２図は第１図の動作を説明するためのタ
イミング波形図である。第１図において、１は発
振回路、２は分周回路、３は波形整形回路、４は
シフトレジスタ、５はバツフアレジスタ、６は８
進カウンタ、７はデータ処理部である。
発振回路１からのクロツクパルスは、データ処
理部７のシステムクロツク信号として使用される
一方、分周回路２にて所定の周波数に分周され、
入力直列データをサンプリングするためのサンプ
リングクロツクとして使用される。なお、サンプ
リングクロツク波形は、第２図イの如く示され
る。したがつて、波形整形回路３を介して入力さ
れる第２図ロの如き直列データは、このサンプリ
ングクロツクにより順次シフトされながら、第２
図ハの如く１ビツトずつシフトレジスタ４にて受
信される。一方、サンプリングクロツクは、例え
ば８進カウンタ６にて計数され、該カウンタ６は
８つのクロツク信号をカウントする毎に第２図ニ
の如き信号BFF（シフト完了信号）を出すので、
これによりシフトレジスタ４にて受信されるデー
タは８ビツト毎に並列データに変換され、バツフ
アレジスタ５に転送される。また、信号BFFは
データ処理部７にも与えられるので、該データ処
理部７ではこれを割込み処理し、端子RDを介し
てバツフアレジスタ５に読出し指令を出すことに
より、その内容を読出すことができる。つまり、
この装置は、受信データのサンプリングクロツク
と、データ処理部のクロツクとの同期化にバツフ
アレジスタを用いるものと云うことができる。な
お、データ処理部では、直／並列変換して受信さ
れたデータのチエツクおよび同期検定を行なう。
また、データ処理部にはマイクロプロセツサを用
いることができるので、データは第１図の如く８
ビツト、または16ビツト単位で受信すると都合が
いいが、必ずしもこの数に限定されるものではな
い。
理部７のシステムクロツク信号として使用される
一方、分周回路２にて所定の周波数に分周され、
入力直列データをサンプリングするためのサンプ
リングクロツクとして使用される。なお、サンプ
リングクロツク波形は、第２図イの如く示され
る。したがつて、波形整形回路３を介して入力さ
れる第２図ロの如き直列データは、このサンプリ
ングクロツクにより順次シフトされながら、第２
図ハの如く１ビツトずつシフトレジスタ４にて受
信される。一方、サンプリングクロツクは、例え
ば８進カウンタ６にて計数され、該カウンタ６は
８つのクロツク信号をカウントする毎に第２図ニ
の如き信号BFF（シフト完了信号）を出すので、
これによりシフトレジスタ４にて受信されるデー
タは８ビツト毎に並列データに変換され、バツフ
アレジスタ５に転送される。また、信号BFFは
データ処理部７にも与えられるので、該データ処
理部７ではこれを割込み処理し、端子RDを介し
てバツフアレジスタ５に読出し指令を出すことに
より、その内容を読出すことができる。つまり、
この装置は、受信データのサンプリングクロツク
と、データ処理部のクロツクとの同期化にバツフ
アレジスタを用いるものと云うことができる。な
お、データ処理部では、直／並列変換して受信さ
れたデータのチエツクおよび同期検定を行なう。
また、データ処理部にはマイクロプロセツサを用
いることができるので、データは第１図の如く８
ビツト、または16ビツト単位で受信すると都合が
いいが、必ずしもこの数に限定されるものではな
い。
しかしながら、かかる装置においてｎ多重回線
（ｎ局、ｎチヤネル）を扱うことにすると、シフ
トレジスタおよびバツフアレジスタまたは分周回
路等がｎ回線分だけ必要となり、それに応じてバ
ツフアレジスタのポートアドレスもｎ回線分必要
となり、ハードウエアが複雑かつぼう大なものに
なるという欠点がある。また、シフト完了を知ら
せる割込み信号もｎ回線分だけ上がることになる
ため、データ処理部の占有率が高くなり、その分
だけ処理能力が低下するという欠点もある。
（ｎ局、ｎチヤネル）を扱うことにすると、シフ
トレジスタおよびバツフアレジスタまたは分周回
路等がｎ回線分だけ必要となり、それに応じてバ
ツフアレジスタのポートアドレスもｎ回線分必要
となり、ハードウエアが複雑かつぼう大なものに
なるという欠点がある。また、シフト完了を知ら
せる割込み信号もｎ回線分だけ上がることになる
ため、データ処理部の占有率が高くなり、その分
だけ処理能力が低下するという欠点もある。
この発明はかかる点に鑑みてなされたもので、
多重回線であつても、またはその同期方式（調歩
同期、フレーム同期等）、伝送フオーマツトある
いは伝送速度が異なつていても、同一のハードウ
エアで、しかも高速に対処することが可能な直列
データ受信装置を提供することを目的とする。
多重回線であつても、またはその同期方式（調歩
同期、フレーム同期等）、伝送フオーマツトある
いは伝送速度が異なつていても、同一のハードウ
エアで、しかも高速に対処することが可能な直列
データ受信装置を提供することを目的とする。
その要点は、受信データのサンプリングクロツ
クと、データ処理部のシステムクロツクとの同期
化に先入れ、先出し形のメモリ（フアーストイ
ン・フアーストアウトメモリ；FIFOメモリ）を
使用し、これを入力直列データをサンプリングし
て取込み、このデータが所定ビツト数に達したら
DMA（ダイレクトメモリアクセス）転送によつ
てランダムアクセスメモリ（RAM）へ格納し、
この格納されたデータをチヤネル毎にシステムク
ロツクにて読出し、シフトレジスタにて直−並列
変換するようにした点にある。つまり、入力直列
データをFIFOメモリへ入れるときはサンプリン
グクロツクを使用するが、その後の処理はシステ
ムクロツクにて行なうことにより、直−並列変換
に要する時間を短縮させた点、さらに、変換され
たデータは、データ処理部によつてチエツクまた
は同期検定等を行なうことにより、同期方式、伝
送フオーマツトまたは伝送速度が異なつていて
も、これに対処することができるようにした点に
ある。
クと、データ処理部のシステムクロツクとの同期
化に先入れ、先出し形のメモリ（フアーストイ
ン・フアーストアウトメモリ；FIFOメモリ）を
使用し、これを入力直列データをサンプリングし
て取込み、このデータが所定ビツト数に達したら
DMA（ダイレクトメモリアクセス）転送によつ
てランダムアクセスメモリ（RAM）へ格納し、
この格納されたデータをチヤネル毎にシステムク
ロツクにて読出し、シフトレジスタにて直−並列
変換するようにした点にある。つまり、入力直列
データをFIFOメモリへ入れるときはサンプリン
グクロツクを使用するが、その後の処理はシステ
ムクロツクにて行なうことにより、直−並列変換
に要する時間を短縮させた点、さらに、変換され
たデータは、データ処理部によつてチエツクまた
は同期検定等を行なうことにより、同期方式、伝
送フオーマツトまたは伝送速度が異なつていて
も、これに対処することができるようにした点に
ある。
第３図はこの発明の実施例を示す構成図、第４
図は第３図の動作を説明するためのタイミング波
形図である。第３図において、１１は先入れ、先
出し形（フアストイン・フアーストアウト；
FIFO）メモリ、１２はランダムアクセスメモリ
（RAM）、１３はマルチプレクサ、CT１〜CT３
は７進カウンタ、FF１，FF２はフリツプフロツ
プ、Ｇ１，Ｇ２はゲートで、その他は第１図と同
様である。
図は第３図の動作を説明するためのタイミング波
形図である。第３図において、１１は先入れ、先
出し形（フアストイン・フアーストアウト；
FIFO）メモリ、１２はランダムアクセスメモリ
（RAM）、１３はマルチプレクサ、CT１〜CT３
は７進カウンタ、FF１，FF２はフリツプフロツ
プ、Ｇ１，Ｇ２はゲートで、その他は第１図と同
様である。
各チヤネルCH１〜CH８からの入力直列デー
タは、第１図と同様のサンプリングクロツクによ
り、各チヤネル毎に１ビツトずつ並列にFIFOメ
モリ１１に入力される。FIFOメモリ１１は、こ
の例では８ビツト並列形式のものが使用されてい
るので、８チヤネル分のデータを格納することが
できる。また、各チヤネルの直列データは、ここ
では16ビツト構成にすることが可能であるが、こ
の例では７ビツトを想定している。したがつて、
FIFOメモリ１１における各チヤネルCH１〜CH
８からのデータが所定ビツト数、例えば７ビツト
に達すると、カウンタCT１から格納完了信号
BFF′が出され、フリツプフロツプFF１に与えら
れる。このFF１は、第４図イに示されるシステ
ムクロツクと同期して動作しており、これによ
り、信号BFF′も第４図ロの如く、該システムク
ロツクに同期して出力される。FF１からの信号
は、ゲートＧ１を介してFIFOメモリ１１および
RAM１２に与えられ、これによつてFIFOメモ
リ１１の内容がRAM１２へDMA（ダイレクトメ
モリアクセス）転送される。このDMA転送のた
めにRAM１２に与えられる信号、すなわち
DMAライト信号は、第４図ハの如く、フリツプ
フロツプFF１が７進カウンタCT２からのキヤリ
イ（桁上げ）信号によつてリセツトされる迄送出
されるので、この間に、７ビツトずつの８チヤネ
ル分のデータがRAM１２に転送される。なお、
RAM１２のアドレス指定は、カウンタCT２か
らの３ビツトの出力Ａ０，Ａ１，Ａ２によつて行
なわれる。一方、カウンタCT２のキヤリイ信号
は、データ処理部７へ割込み信号として与えられ
るので（第４図ニ参照）、データ処理部７は、該
信号にもとづいて所望のチヤネルのデータを読出
すべく、第４図ホの如き局（チヤネル）指定信号
を送出する。この局指定信号はマルチプレクサ１
３へ与えられるとともにフリツプフロツプFF２
に与えられるので、FF２ではフリツプフロツプ
FF１と同様に動作して、第４図ヘの如く、RAM
１２に対するDMAリードパルスおよびシフトレ
ジスタ４に対するシフトクロツクを作成する。こ
のとき、カウンタCT３は、カウンタCT２と同じ
くシステムクロツクをカウントし、そのカウント
出力Ａ０〜Ａ３にてRAM１２の読出しアドレス
を指定するとともに、そのキヤリイ出力により
FF２のリセツトを行なう。したがつて、指定さ
れたチヤネルのデータは、カウントCT３にて指
定されるアドレスと、ゲートＧ２を介して与えら
れるDMAリードパルスとによつて１ビツトずつ
RAM１２から順次読出され、マルチプレクサ１
３を介してシフトレジスタ４へ順次与えられる。
該シフトレジスタ４は、第１図の場合と同様にし
てマルチプレクサ１３からの直列データを、第４
図トの如く並列データに変換し、データ処理部７
へ与える。なお、このとき、シフトレジスタ４の
シフト動作は、ゲートＧ２を介して与えられるシ
フトクロツクにより行なわれる。また、第４図に
示される時間t1は、８チヤネル分のデータ読込み
時間であり、t2は１回線当たりの直−並列変換時
間である。したがつて、全変換時間Ｔは、 Ｔ＝t1＋8t2 の如く表わされる。例えば、システムクロツクの
周波数を3MHzとし、７ビツト単位のデータを変
換するものとすると、１回線分の直列、並列変換
時間は、 １／３（ＭHz）×７＋20μs＋１／３（ＭHz）×７＋10
μs＝ 34.6μs となる。なお、20μs、10μsはデータ処理部の割込
み処理等に要する時間である。したがつて、８回
線分では34.6×８＝276.8μsとなる。一方、伝送
速度を1200ボーとすると、その占有時間は、1/12
００＝0.833ｍｓとなるので、その割合は0.2768（ｍ
ｓ）／0.833（ｍｓ）＝33.2％となる。つまり、こ
の発明によれば、データの直列、並列変換に要す
る時間を大幅に減少できることがわかる。
タは、第１図と同様のサンプリングクロツクによ
り、各チヤネル毎に１ビツトずつ並列にFIFOメ
モリ１１に入力される。FIFOメモリ１１は、こ
の例では８ビツト並列形式のものが使用されてい
るので、８チヤネル分のデータを格納することが
できる。また、各チヤネルの直列データは、ここ
では16ビツト構成にすることが可能であるが、こ
の例では７ビツトを想定している。したがつて、
FIFOメモリ１１における各チヤネルCH１〜CH
８からのデータが所定ビツト数、例えば７ビツト
に達すると、カウンタCT１から格納完了信号
BFF′が出され、フリツプフロツプFF１に与えら
れる。このFF１は、第４図イに示されるシステ
ムクロツクと同期して動作しており、これによ
り、信号BFF′も第４図ロの如く、該システムク
ロツクに同期して出力される。FF１からの信号
は、ゲートＧ１を介してFIFOメモリ１１および
RAM１２に与えられ、これによつてFIFOメモ
リ１１の内容がRAM１２へDMA（ダイレクトメ
モリアクセス）転送される。このDMA転送のた
めにRAM１２に与えられる信号、すなわち
DMAライト信号は、第４図ハの如く、フリツプ
フロツプFF１が７進カウンタCT２からのキヤリ
イ（桁上げ）信号によつてリセツトされる迄送出
されるので、この間に、７ビツトずつの８チヤネ
ル分のデータがRAM１２に転送される。なお、
RAM１２のアドレス指定は、カウンタCT２か
らの３ビツトの出力Ａ０，Ａ１，Ａ２によつて行
なわれる。一方、カウンタCT２のキヤリイ信号
は、データ処理部７へ割込み信号として与えられ
るので（第４図ニ参照）、データ処理部７は、該
信号にもとづいて所望のチヤネルのデータを読出
すべく、第４図ホの如き局（チヤネル）指定信号
を送出する。この局指定信号はマルチプレクサ１
３へ与えられるとともにフリツプフロツプFF２
に与えられるので、FF２ではフリツプフロツプ
FF１と同様に動作して、第４図ヘの如く、RAM
１２に対するDMAリードパルスおよびシフトレ
ジスタ４に対するシフトクロツクを作成する。こ
のとき、カウンタCT３は、カウンタCT２と同じ
くシステムクロツクをカウントし、そのカウント
出力Ａ０〜Ａ３にてRAM１２の読出しアドレス
を指定するとともに、そのキヤリイ出力により
FF２のリセツトを行なう。したがつて、指定さ
れたチヤネルのデータは、カウントCT３にて指
定されるアドレスと、ゲートＧ２を介して与えら
れるDMAリードパルスとによつて１ビツトずつ
RAM１２から順次読出され、マルチプレクサ１
３を介してシフトレジスタ４へ順次与えられる。
該シフトレジスタ４は、第１図の場合と同様にし
てマルチプレクサ１３からの直列データを、第４
図トの如く並列データに変換し、データ処理部７
へ与える。なお、このとき、シフトレジスタ４の
シフト動作は、ゲートＧ２を介して与えられるシ
フトクロツクにより行なわれる。また、第４図に
示される時間t1は、８チヤネル分のデータ読込み
時間であり、t2は１回線当たりの直−並列変換時
間である。したがつて、全変換時間Ｔは、 Ｔ＝t1＋8t2 の如く表わされる。例えば、システムクロツクの
周波数を3MHzとし、７ビツト単位のデータを変
換するものとすると、１回線分の直列、並列変換
時間は、 １／３（ＭHz）×７＋20μs＋１／３（ＭHz）×７＋10
μs＝ 34.6μs となる。なお、20μs、10μsはデータ処理部の割込
み処理等に要する時間である。したがつて、８回
線分では34.6×８＝276.8μsとなる。一方、伝送
速度を1200ボーとすると、その占有時間は、1/12
００＝0.833ｍｓとなるので、その割合は0.2768（ｍ
ｓ）／0.833（ｍｓ）＝33.2％となる。つまり、こ
の発明によれば、データの直列、並列変換に要す
る時間を大幅に減少できることがわかる。
以上のように、この発明によれば、サンプリン
グクロツクとデータ処理部のシステムクロツクと
の同期化に所定ビツト数のFIFOメモリを用いて
いるため、多重回線についても同一のハードウエ
アで対処することが可能になるばかりでなく、こ
れをデータ処理部と組合わせて用いることにより
同期方式、伝送フオーマツトまたは伝送速度の相
違に関係なく処理をすることができる利点を有す
るものである。
グクロツクとデータ処理部のシステムクロツクと
の同期化に所定ビツト数のFIFOメモリを用いて
いるため、多重回線についても同一のハードウエ
アで対処することが可能になるばかりでなく、こ
れをデータ処理部と組合わせて用いることにより
同期方式、伝送フオーマツトまたは伝送速度の相
違に関係なく処理をすることができる利点を有す
るものである。
第１図はデータ受信装置の従来例を示すブロツ
ク図、第２図は第１図の動作を説明するためのタ
イミング波形図、第３図はこの発明の実施例を示
す構成図、第４図は第３図の動作を説明するため
のタイミング波形図である。 符号説明、１……発振回路、２……分周回路、
３……波形整形回路、４……シフトレジスタ、５
……バツフアレジスタ、６……８進カウンタ、７
……データ処理部、１１……フアーストイン・フ
アーストアウトメモリ（FIFOメモリ）、１２……
ランダムアクセスメモリ（RAM）、１３……マ
ルチプレクサ、FF１，FF２……フリツプフロツ
プ、CT１〜CT３……７進カウンタ、Ｇ１，Ｇ２
……ゲート、BFF……シフト完了信号、BFF′…
…格納完了信号。
ク図、第２図は第１図の動作を説明するためのタ
イミング波形図、第３図はこの発明の実施例を示
す構成図、第４図は第３図の動作を説明するため
のタイミング波形図である。 符号説明、１……発振回路、２……分周回路、
３……波形整形回路、４……シフトレジスタ、５
……バツフアレジスタ、６……８進カウンタ、７
……データ処理部、１１……フアーストイン・フ
アーストアウトメモリ（FIFOメモリ）、１２……
ランダムアクセスメモリ（RAM）、１３……マ
ルチプレクサ、FF１，FF２……フリツプフロツ
プ、CT１〜CT３……７進カウンタ、Ｇ１，Ｇ２
……ゲート、BFF……シフト完了信号、BFF′…
…格納完了信号。
Claims (1)
- １ 複数のチヤネルから送られてくる直列データ
の全チヤネル分を１ビツトずつ所定のサンプリン
グクロツクにより受信しこれを受信した順番に出
力するフアーストイン・フアーストアウト形式の
メモリ（FIFOメモリ）と、該FIFOメモリの全チ
ヤネル分のデータが所定ビツト数に達する毎に前
記サンプリングクロツクよりも高速なシステムク
ロツクによりその内容を読出して記憶するランダ
ムアクセス形式のメモリ（RAM）と、該RAM
の内容からチヤネル毎の直列データを抽出するデ
ータ抽出手段と、該抽出された直列データを並列
データに変換するシフトレジスタと、システムク
ロツクにより動作して前記RAMメモリへのデー
タの書込み、読出しを制御するとともに該シフト
レジスタからの並列データを受信してそのチエツ
クおよび同期検定を行なうデータ処理手段とを有
してなることを特徴とする直列データ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121652A JPS6014556A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121652A JPS6014556A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014556A JPS6014556A (ja) | 1985-01-25 |
| JPH0115214B2 true JPH0115214B2 (ja) | 1989-03-16 |
Family
ID=14816546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121652A Granted JPS6014556A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014556A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202126A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | ラジオ受信機 |
-
1983
- 1983-07-06 JP JP58121652A patent/JPS6014556A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014556A (ja) | 1985-01-25 |
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