JPH05227137A - ディジタルデータ回線受信装置 - Google Patents
ディジタルデータ回線受信装置Info
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- JPH05227137A JPH05227137A JP4026437A JP2643792A JPH05227137A JP H05227137 A JPH05227137 A JP H05227137A JP 4026437 A JP4026437 A JP 4026437A JP 2643792 A JP2643792 A JP 2643792A JP H05227137 A JPH05227137 A JP H05227137A
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- digital data
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- frame
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Abstract
(57)【要約】
【目的】 ディジタルデータ回線からフレームの分解を
行って任意のビットレートの装置内データハイウェイに
データの乗せ替えを行うことを目的とする。 【構成】 ディジタルデータ回線１のアナログ信号受信
部２、フレーム分解部３、マルチフレーム同期部４、エ
ラスティックストア部５を備え、ディジタルデータ回線
１のデータを装置内データハイウェイに速度変換を行う
ディジタルデータ回線受信装置において、装置内データ
ハイウェイの読み出し側に、フレームパルス１９の位置
でリセットされ、フレームパルス１９の位置で１番目の
タイムスロットのデータを指定するアドレスをメモリ９
に与えるカウンタ１６を設け、フレームパルス１９の次
のタイムスロット１９の位置で１番目のタイムスロット
のデータを装置内データハイウェイ１３に出力する。
行って任意のビットレートの装置内データハイウェイに
データの乗せ替えを行うことを目的とする。 【構成】 ディジタルデータ回線１のアナログ信号受信
部２、フレーム分解部３、マルチフレーム同期部４、エ
ラスティックストア部５を備え、ディジタルデータ回線
１のデータを装置内データハイウェイに速度変換を行う
ディジタルデータ回線受信装置において、装置内データ
ハイウェイの読み出し側に、フレームパルス１９の位置
でリセットされ、フレームパルス１９の位置で１番目の
タイムスロットのデータを指定するアドレスをメモリ９
に与えるカウンタ１６を設け、フレームパルス１９の次
のタイムスロット１９の位置で１番目のタイムスロット
のデータを装置内データハイウェイ１３に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、多重化装置、ローカル
エリアネットワークのノード装置など、装置内データハ
イウェイのビットレートが異なるＩＳＤＮ、高速データ
通信回線等と接続できるディジタルデータ通信装置に関
する。
エリアネットワークのノード装置など、装置内データハ
イウェイのビットレートが異なるＩＳＤＮ、高速データ
通信回線等と接続できるディジタルデータ通信装置に関
する。
【０００２】
【従来の技術】図３は、１フレームが２４のタイムスロ
ットで構成されるディジタルデータ回線に用いられる従
来のディジタルデータ回線受信装置の構成を示してい
る。
ットで構成されるディジタルデータ回線に用いられる従
来のディジタルデータ回線受信装置の構成を示してい
る。
【０００３】図３において、２はディジタルデータ回線
１のアナログ信号受信部であり、信号のレベル変換、伝
送路符号の復合化、受信クロックの抽出を行う。３はマ
ルチフレーム同期部４からのタイミングによりフレーム
を分解し、データストリームを分離するフレーム分解部
である。
１のアナログ信号受信部であり、信号のレベル変換、伝
送路符号の復合化、受信クロックの抽出を行う。３はマ
ルチフレーム同期部４からのタイミングによりフレーム
を分解し、データストリームを分離するフレーム分解部
である。
【０００４】マルチフレーム同期部４は、受信したビッ
ト列よりマルチフレームの同期を確立し、フレームタイ
ミングをエラスティックストア部５に供給する。
ト列よりマルチフレームの同期を確立し、フレームタイ
ミングをエラスティックストア部５に供給する。
【０００５】エラスティックストア部５は、シリアル／
パラレル変換部６、メモリ９、パラレル／シリアル変換
部１０、及び、メモリ９のアクセス競合の制御を行う競
合制御部８より構成される。
パラレル変換部６、メモリ９、パラレル／シリアル変換
部１０、及び、メモリ９のアクセス競合の制御を行う競
合制御部８より構成される。
【０００６】カウンタ１２は、装置内データハイウェイ
からのフレームパルス１５により、一定値をロードする
カウンタであり、装置内データハイウェイのビットクロ
ック１４に同期してメモリ９の回線側読み出しアドレス
１１を出力する。
からのフレームパルス１５により、一定値をロードする
カウンタであり、装置内データハイウェイのビットクロ
ック１４に同期してメモリ９の回線側読み出しアドレス
１１を出力する。
【０００７】次に上記実施例の動作について説明する。
フレーム分解部３において分離されたデータストリーム
は、マルチフレーム同期部４から出力される回線側書き
込みタイミング７にて、シリアル／パラレル変換部６で
パラレルデータに変換された後、回線側書き込みアドレ
スにてメモリ９に書き込まれる。メモリ９に書き込まれ
たデータは、カウンタ１２よりアドレスが指定され、装
置内データハイウェイのクロック１４のタイミングにて
パラレル／シリアル変換部１０によりシリアルデータに
変換され、装置内データハイウェイ１３に出力される。
競合制御手段８は、ディジタルデータ回線側からの書き
込みタイミング７と、装置内データハイウェイ側からの
読み出しのタイミング１１が競合した場合にその調停を
行う。以上のようにディジタルデータ回線のデータを速
度変換して装置内データハイウェイ１３に乗せ替える。
フレーム分解部３において分離されたデータストリーム
は、マルチフレーム同期部４から出力される回線側書き
込みタイミング７にて、シリアル／パラレル変換部６で
パラレルデータに変換された後、回線側書き込みアドレ
スにてメモリ９に書き込まれる。メモリ９に書き込まれ
たデータは、カウンタ１２よりアドレスが指定され、装
置内データハイウェイのクロック１４のタイミングにて
パラレル／シリアル変換部１０によりシリアルデータに
変換され、装置内データハイウェイ１３に出力される。
競合制御手段８は、ディジタルデータ回線側からの書き
込みタイミング７と、装置内データハイウェイ側からの
読み出しのタイミング１１が競合した場合にその調停を
行う。以上のようにディジタルデータ回線のデータを速
度変換して装置内データハイウェイ１３に乗せ替える。
【０００８】図４は、従来におけるエラスチックメモリ
の読み出しタイミングを示すもので、１つのフレームが
２４タイムスロットからなるディジタルデータ回線を受
信する場合である。この場合、装置内データハイウェイ
のフレームパルス１５がカウンタ１２に入力されると、
カウンタ１２には値「２」がロードされ、タイムスロッ
ト２のアドレス１１をエラスティックストア部５に出力
する。これによりメモリ９から出力されたデータはパラ
レル／シリアル変換部１０でラッチされる。この動作は
図４のＴ１の期間で行われ、Ｔ２の期間でシリアルに装
置内データハイウェイ１３に出力される。また、カウン
タ１２は装置内データハイウェイのビットクロック１４
の８クロックでインクリメントされ、図４のＴ２の期間
にタイムスロット３のデータがメモリ９から読み出さ
れ、Ｔ３の期間にシリアルデータとしてデータハイウェ
イ１３に出力される。
の読み出しタイミングを示すもので、１つのフレームが
２４タイムスロットからなるディジタルデータ回線を受
信する場合である。この場合、装置内データハイウェイ
のフレームパルス１５がカウンタ１２に入力されると、
カウンタ１２には値「２」がロードされ、タイムスロッ
ト２のアドレス１１をエラスティックストア部５に出力
する。これによりメモリ９から出力されたデータはパラ
レル／シリアル変換部１０でラッチされる。この動作は
図４のＴ１の期間で行われ、Ｔ２の期間でシリアルに装
置内データハイウェイ１３に出力される。また、カウン
タ１２は装置内データハイウェイのビットクロック１４
の８クロックでインクリメントされ、図４のＴ２の期間
にタイムスロット３のデータがメモリ９から読み出さ
れ、Ｔ３の期間にシリアルデータとしてデータハイウェ
イ１３に出力される。
【０００９】従ってタイムスロット１のデータはＴ２４
の期間にメモリ９から読み出され、パラレル／シリアル
変換部１０に送られ、Ｔ１の期間に装置内データハイウ
ェイ１３に出力される。
の期間にメモリ９から読み出され、パラレル／シリアル
変換部１０に送られ、Ｔ１の期間に装置内データハイウ
ェイ１３に出力される。
【００１０】このように上記従来例により、ディジタル
データ回線のフレームを分解し、データをある一定のビ
ットレートの装置内データハイウェイに乗せ替えること
ができる。
データ回線のフレームを分解し、データをある一定のビ
ットレートの装置内データハイウェイに乗せ替えること
ができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来のディジタルデータ回線受信装置では、図４のフレー
ムパルスの位置Ｔ１で２番目のタイムスロットをパラレ
ル／シリアル変換するタイミングであるため、その１タ
イムスロット前のＴ２４にて１番目のタイムスロットを
パラレル／シリアル変換部１０に取り込まなければなら
ない。従ってフレームパルスの１タイムスロット前のタ
イミングＴ２４を特定するカウンタ１２の段数は、装置
内ハイウェイ１３のビットレートにてただ一つに定まる
ため、装置内ハイウェイ１３のビットレートを任意に選
択することができない。
来のディジタルデータ回線受信装置では、図４のフレー
ムパルスの位置Ｔ１で２番目のタイムスロットをパラレ
ル／シリアル変換するタイミングであるため、その１タ
イムスロット前のＴ２４にて１番目のタイムスロットを
パラレル／シリアル変換部１０に取り込まなければなら
ない。従ってフレームパルスの１タイムスロット前のタ
イミングＴ２４を特定するカウンタ１２の段数は、装置
内ハイウェイ１３のビットレートにてただ一つに定まる
ため、装置内ハイウェイ１３のビットレートを任意に選
択することができない。
【００１２】このため、装置内データハイウェイのビッ
トレートが異なる通信装置の場合、同種のディジタルデ
ータ回線に対しても異なるディジタルデータ回線受信装
置を用いる必要があった。
トレートが異なる通信装置の場合、同種のディジタルデ
ータ回線に対しても異なるディジタルデータ回線受信装
置を用いる必要があった。
【００１３】本発明は、このような従来の問題を解決す
るものであり、ビットレートの異なる装置内データハイ
ウェイを有する通信装置でも同種のディジタルデータ回
線に対しては同種のディジタルデータ回線受信装置にて
構成することができるディジタルデータ回線受信装置を
提供することを目的とする。
るものであり、ビットレートの異なる装置内データハイ
ウェイを有する通信装置でも同種のディジタルデータ回
線に対しては同種のディジタルデータ回線受信装置にて
構成することができるディジタルデータ回線受信装置を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するため、ディジタルデータ回線受信装置の装置内デー
タハイウェイの読み出し側に、フレームパルスの位置で
リセットされ、フレームパルスの位置で１番目のタイム
スロットのデータを指定するアドレスをメモリに与える
カウンタを設け、フレームパルスの次のタイムスロット
の位置で１番目のタイムスロットのデータを装置内デー
タハイウェイに出力するようにしたものである。
するため、ディジタルデータ回線受信装置の装置内デー
タハイウェイの読み出し側に、フレームパルスの位置で
リセットされ、フレームパルスの位置で１番目のタイム
スロットのデータを指定するアドレスをメモリに与える
カウンタを設け、フレームパルスの次のタイムスロット
の位置で１番目のタイムスロットのデータを装置内デー
タハイウェイに出力するようにしたものである。
【００１５】
【作用】従って、本発明によれば、装置内ハイウェイの
ビットレートが、ディジタルデータ回線のビットレート
より速い場合には、図２に示すように、前詰めでデータ
を出力し、空きタイムスロットにはオール１データを出
力する。このように装置内ハイウェイのビットレートを
任意に選んだ場合、装置内ハイウェイとディジタルデー
タ回線のビットレートの速度差を、空きタイムスロット
の時間により吸収することができる。
ビットレートが、ディジタルデータ回線のビットレート
より速い場合には、図２に示すように、前詰めでデータ
を出力し、空きタイムスロットにはオール１データを出
力する。このように装置内ハイウェイのビットレートを
任意に選んだ場合、装置内ハイウェイとディジタルデー
タ回線のビットレートの速度差を、空きタイムスロット
の時間により吸収することができる。
【００１６】
【実施例】図１は本発明を１フレーム２４タイムスロッ
トからなるディジタルデータ回線に適用した場合の一実
施例の構成を示すものである。図１において、２はディ
ジタルデータ回線のアナログ信号受信部であり、信号の
レベル変換、伝送路符号の復号化、受信クロックの抽出
を行う。３はマルチフレーム同期部４からのタイミング
によりフレームを分解し、データストリームを分離する
フレーム分解部である。
トからなるディジタルデータ回線に適用した場合の一実
施例の構成を示すものである。図１において、２はディ
ジタルデータ回線のアナログ信号受信部であり、信号の
レベル変換、伝送路符号の復号化、受信クロックの抽出
を行う。３はマルチフレーム同期部４からのタイミング
によりフレームを分解し、データストリームを分離する
フレーム分解部である。
【００１７】マルチフレーム同期部４は、受信したビッ
ト列よりマルチフレームの同期を確立し、フレームタイ
ミングをエラスティックストア部５に供給する。
ト列よりマルチフレームの同期を確立し、フレームタイ
ミングをエラスティックストア部５に供給する。
【００１８】エラスティックストア部５は、シリアル／
パラレル変換部６、メモリ９、パラレル／シリアル変換
部１０、及び、メモリ９のアクセス競合の制御を行う競
合制御部８より構成される。
パラレル変換部６、メモリ９、パラレル／シリアル変換
部１０、及び、メモリ９のアクセス競合の制御を行う競
合制御部８より構成される。
【００１９】カウンタ１６は、装置内データハイウェイ
からのフレームパルス１９により、メモリ９の読み出し
アドレスをクリアする。
からのフレームパルス１９により、メモリ９の読み出し
アドレスをクリアする。
【００２０】ゲート１７は、無効タイムスロットのとき
にオール１データを出力するためのものである。
にオール１データを出力するためのものである。
【００２１】次に上記実施例の動作について説明する。
従来例と同様に、フレーム分解部３において分離された
データストリームはマルチフレーム同期部４から出力さ
れるタイミング７にてシリアル／パラレル変換部６でパ
ラレルデータに変換された後、回線側書き込みアドレス
７にてメモリ９に書き込まれる。メモリ９に書き込まれ
たデータは、カウンタ１６よりアドレスが指定され、装
置内データハイウェイのクロック１４のタイミングにて
パラレル／シリアル変換部１０によりシリアルデータに
変換され、ゲート１７を介して装置内データハイウェイ
１３に出力される。競合制御部８はディジタルデータ回
線側からの書き込みタイミング７と、装置内データハイ
ウェイ側からの読み出しのタイミング１８が競合した場
合にその調停を行う。以上のようにディジタルデータ回
線のデータを速度変換して、装置内データハイウェイ１
３に乗せ替える。
従来例と同様に、フレーム分解部３において分離された
データストリームはマルチフレーム同期部４から出力さ
れるタイミング７にてシリアル／パラレル変換部６でパ
ラレルデータに変換された後、回線側書き込みアドレス
７にてメモリ９に書き込まれる。メモリ９に書き込まれ
たデータは、カウンタ１６よりアドレスが指定され、装
置内データハイウェイのクロック１４のタイミングにて
パラレル／シリアル変換部１０によりシリアルデータに
変換され、ゲート１７を介して装置内データハイウェイ
１３に出力される。競合制御部８はディジタルデータ回
線側からの書き込みタイミング７と、装置内データハイ
ウェイ側からの読み出しのタイミング１８が競合した場
合にその調停を行う。以上のようにディジタルデータ回
線のデータを速度変換して、装置内データハイウェイ１
３に乗せ替える。
【００２２】上記カウンタ１６において、装置内データ
ハイウェイのフレームパルス１９が入力されると、カウ
ンタ１６には値「１」がロードされ、タイムスロット１
のアドレスをエラスティックストア部５に出力し、メモ
リ９から出力したデータをパラレル／シリアル変換部１
０でラッチする。
ハイウェイのフレームパルス１９が入力されると、カウ
ンタ１６には値「１」がロードされ、タイムスロット１
のアドレスをエラスティックストア部５に出力し、メモ
リ９から出力したデータをパラレル／シリアル変換部１
０でラッチする。
【００２３】この動作は図２のＴ１の期間で行われ、Ｔ
２の期間でシリアルに装置内データハイウェイ１３に出
力される。また、カウンタ１６は装置内データハイウェ
イのビットクロック１４の８クロックでインクリメント
され、図２のＴ２の期間にタイムスロット２のデータが
メモリ９から読み出され、Ｔ３の期間にシリアルデータ
としてデータハイウェイ１３に出力される。
２の期間でシリアルに装置内データハイウェイ１３に出
力される。また、カウンタ１６は装置内データハイウェ
イのビットクロック１４の８クロックでインクリメント
され、図２のＴ２の期間にタイムスロット２のデータが
メモリ９から読み出され、Ｔ３の期間にシリアルデータ
としてデータハイウェイ１３に出力される。
【００２４】いま、仮に装置内データハイウェイ１３の
ビットレートがディジタルデータ回線のデータレートよ
りも大きい場合、フレームパルスの繰り返し周期中に２
４全てのタイムスロットのデータの出力が完了する。こ
の時点より次のフレームのタイムスロット１の出力が始
まるまでの期間Ｔｄは、カウンタ１６の制御によりゲー
ト１７が装置内データハイウェイ１３への出力データを
全て１に固定する。また、装置内ハイウェイ１３のビッ
トレートがディジタルデータ回線のデータレートよりも
小さい場合、フレームパルスの繰り返し周期中に、装置
内データハイウェイに出力しきれないタイムスロットは
廃棄される。
ビットレートがディジタルデータ回線のデータレートよ
りも大きい場合、フレームパルスの繰り返し周期中に２
４全てのタイムスロットのデータの出力が完了する。こ
の時点より次のフレームのタイムスロット１の出力が始
まるまでの期間Ｔｄは、カウンタ１６の制御によりゲー
ト１７が装置内データハイウェイ１３への出力データを
全て１に固定する。また、装置内ハイウェイ１３のビッ
トレートがディジタルデータ回線のデータレートよりも
小さい場合、フレームパルスの繰り返し周期中に、装置
内データハイウェイに出力しきれないタイムスロットは
廃棄される。
【００２５】このように上記実施例によれば、装置内デ
ータハイウェイのビットレートを、ディジタルデータ回
線のデータレート以上の任意のレートを選ぶことがで
き、異なるシステムのディジタルデータ回線受信部に同
一のディジタルデータ回線受信装置を用いることができ
る。
ータハイウェイのビットレートを、ディジタルデータ回
線のデータレート以上の任意のレートを選ぶことがで
き、異なるシステムのディジタルデータ回線受信部に同
一のディジタルデータ回線受信装置を用いることができ
る。
【００２６】
【発明の効果】本発明は上記実施例より明らかなよう
に、ディジタルデータ回線受信装置の装置内データハイ
ウェイのビットレートを自由に選択できるという利点を
有する。そして、多重化装置、ローカルエリアネットワ
ークのノード装置等、装置内のデータハイウェイのビッ
トレートが異なる通信装置においても同一のディジタル
データ回線に対しては、同一のディジタルデータ回線受
信装置を用いることができるため、通信装置のシステム
を効率よく構成できるという効果を有する。
に、ディジタルデータ回線受信装置の装置内データハイ
ウェイのビットレートを自由に選択できるという利点を
有する。そして、多重化装置、ローカルエリアネットワ
ークのノード装置等、装置内のデータハイウェイのビッ
トレートが異なる通信装置においても同一のディジタル
データ回線に対しては、同一のディジタルデータ回線受
信装置を用いることができるため、通信装置のシステム
を効率よく構成できるという効果を有する。
【図１】本発明の実施例におけるディジタルデータ回線
受信装置の構成図
受信装置の構成図
【図２】本実施例におけるエラスティックメモリの読み
出しタイミング図
出しタイミング図
【図３】従来のディジタルデータ回線受信装置の構成図
【図４】従来のエラスティックメモリの読み出しタイミ
ング図
ング図
１ ディジタルデータ回線 ２ アナログ信号受信部 ３ フレーム分解部 ４ マルチフレーム同期部 ５ エラスティックストア部 ６ シリアル／パラレル変換部 ７ 回線側書き込みアドレス／タイミング ８ 競合制御部 ９ メモリ １０ パラレル／シリアル変換部 １３ 装置内データハイウェイ １４ 装置内データハイウェイビットクロック １５ 装置内データハイウェイフレームパルス １６ カウンタ １７ ゲート １８ 回線側読み出しアドレス／タイミング １９ 装置内データハイウェイフレームパルス
Claims (1)
- 【請求項１】 ディジタルデータ回線のデータを装置内
データハイウェイに乗せ替えるディジタルデータ回線受
信装置であって、ディジタルデータ回線のビットストリ
ームより同期を確立しそのタイミングを発生させるマル
チフレーム同期手段と、該マルチフレーム同期手段のタ
イミングによりフレームを分解し、データストリームを
分離するフレーム分解手段と、データストリームのシリ
アルデータをパラレルデータに変換するシリアル／パラ
レル変換手段と、上記パラレルデータを格納するメモリ
と、該メモリより読み出したパラレルデータをシリアル
データに変換するパラレル／シリアル変換手段と、上記
メモリに対する書き込み、読み出しのタイミングの調停
を行う競合制御手段と、装置内データハイウェイのフレ
ームパルスの入力のタイミングにより上記メモリの１番
目のタイムスロットのデータを読み出すカウンタと、無
効データの出力を禁止するゲートとを備えたことを特徴
とするディジタルデータ回線受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026437A JPH05227137A (ja) | 1992-02-13 | 1992-02-13 | ディジタルデータ回線受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026437A JPH05227137A (ja) | 1992-02-13 | 1992-02-13 | ディジタルデータ回線受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227137A true JPH05227137A (ja) | 1993-09-03 |
Family
ID=12193487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026437A Pending JPH05227137A (ja) | 1992-02-13 | 1992-02-13 | ディジタルデータ回線受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
| JP2014138362A (ja) * | 2013-01-18 | 2014-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 信号受信回路 |
-
1992
- 1992-02-13 JP JP4026437A patent/JPH05227137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
| JP2014138362A (ja) * | 2013-01-18 | 2014-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 信号受信回路 |
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