JPH0654907B2 - 調歩同期データの多重化回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＣＭ多重化回路に関し、特に複数チャネルの
並列データを調歩同期式に変換し、多点サンプリングに
よってＰＣＭ伝送路上に多重化して伝送するＰＣＭ多重
化回路に関する。

〔概要〕

本発明は、入力される複数のチャネルのデータを多点サ
ンプリング方式によってＰＣＭ伝送路上に伝送可能な調
歩同期データ形式に変換し、前記複数チャネルのデータ
を時分割多重して伝送路に送出する調歩同期データの多
重化回路において、 多点サンプリングのためのセレクタの制御信号を４個の
カウンタと１個のメモリの組合せにより発生することに
より、 多重化回路の構成を簡単化して回路規模を小さくし、さ
らに多重化回路を集積回路化し易くするものである。

〔従来の技術〕

従来、この種のＰＣＭ多重化回路は、入力となる複数チ
ャネルの数に相当するだけの調歩同期式データ変換回
路、多点サンプリング回路、速度変換回路などを用意し
て調歩同期式データとして多重化していた。

また、ＰＣＭ伝送路側からは通常ビット同期のためのク
ロック信号とフレーム同期のためのフレーム同期信号の
みが供給されるため、多点サンプリングのために必要な
クロック周波数が前述のビット同期のためのクロック信
号の整数分の１にならない場合には、フレーム同期信号
を整数倍して多点サンプリング用クロックを作るための
フェーズロックオシレータ（ＰＬＯ）が必要であった。
例えば、６／８エンベロープ形式にて調歩同期信号の多
点サンプリングを行う場合には、１フレーム(125μｓ＝
８KHz)ごとに６ビットのサンプリングを行うため、多点
サンプリング用クロックとしては48KHzのクロック信号
が必要である。一方、ＰＣＭ伝送路が１次群の場合その
ビット同期用クロック信号は1.544MHzあるいは2.048MHz
であり、いずれの場合もビット同期用クロック信号を分
周して多点サンプリング用クロックを作ることができな
い。従って、フレーム同期信号である８KHzの信号をフ
ェーズロックオシレータ（ＰＬＯ）によって６倍し、48
KHzのクロック信号を作ることが必要となる。

第３図に従来の調歩同期データのＰＣＭ多重化回路の例
として８チャネルの並列データを多重化する場合のＰＣ
Ｍ多重化回路のブロック図を示す。

第３図を参照すると、従来の調歩同期データのＰＣＭ多
重化回路は、入力となる並列データのチャネル０から７
に対応して符号11〜18の調歩同期式データ変換回路、符
号21〜28の多点サンプリング回路、符号31〜38の速度変
換回路、セレクタ41、デコーダ42、カウンタ43、および
フェーズロックオシレータ44から構成されている。符号
１〜８はＦＩＦＯ（先入れ先出し）メモリであるが、必
ずしもＦＩＦＯメモリである必要はなく、例えば調歩同
期式データ変換回路11〜18が１バイト分のデータ送出終
了ごとにマイクロプロセッサに対して割込みを行って次
に転送すべき並列データを要求してもよい。符号61〜68
は８チャネル分の並列データの入力信号線で、ここでは
それぞれが８ビットすなわち１バイト分の信号線として
いる。また、符号71はＰＣＭ伝送路への出力信号線で、
この回路によって多重化された多点サンプリング状態の
調歩同期データが出力される。符号72は調歩同期データ
の伝送速度（ボーレート）を、また符号73は調歩同期デ
ータのデータフォーマットつまりデータ長、ストップビ
ット長、パリティビット付加の有無をそれぞれ決定する
ための入力信号線であり、調歩同期式データ変換回路11
〜18に接続されている。符号74はＰＣＭ伝送路のビット
同期用クロック信号の入力線、符号75は同じくフレーム
同期信号の入力線である。

次に第３図の回路の動作について簡単に述べる。フェー
ズロックオシレータ44はフレーム同期信号の入力信号線
75からフレーム同期信号を受け取り、多点サンプリング
用クロック信号を作る。一方、カウンタ43はフレーム同
期信号により各フレームの先頭で初期化され、ビット同
期用クロック信号を計数し、チャネル番号をセレクタ41
およびデコーダ42に対して供給する。具体的にはＰＣＭ
伝送路が１チャネル８ビットで構成されているとき、ビ
ット同期用クロック信号を８計数するごとにチャネル番
号を１加算する。

入力信号線61から入力されたチャネル番号「０」の並列
データは、一旦ＦＩＦＯメモリ１に蓄積される。調歩同
期式データ変換回路11は、ＦＩＦＯメモリ１にデータが
１バイトでもあればこれを読み出し、並列データを直列
データに変換し、スタートビット、ストップビットおよ
び必要ならパリティビットを付加して入力信号線72およ
び73に印加された条件に従った形式の調歩同期データに
変換する。変換されたデータは、次に多点サンプリング
回路21に送られる。

多点サンプリング回路21は直列入力並列出力型のシフト
レジスタで構成され、調歩同期式データ変換回路11の出
力の直列データをフェーズロックオシレータ44の出力で
ある多点サンプリングクロック信号によってサンプリン
グする。前述のように多点サンプリングクロックが48KH
zである場合には、ＰＣＭ伝送路の１フレームのタイミ
ングの間に多点サンプリング回路21には６ビットのサン
プリングされたデータが保持される。

速度変換回路31は、並列入力直列出力型のシフトレジス
タで構成され、サンプリング回路21に保持されたサンプ
リング結果をＰＣＭ伝送路のビット同期用クロック信号
によってシフトし、ＰＣＭ伝送路上のスピードに変換す
る。カウンタ43はＰＣＭ伝送路上でのチャネル番号を計
数しており、セレクタ41はチャネル番号「０」のとき速
度変換回路31の出力を選択し、出力信号線71からＰＣＭ
伝送路上へ送出する。またデコーダ42はカウンタ43の出
力するチャネル番号が「０」のとき、出力信号線81が能
動状態となり、速度変換回路31をチャネル番号「０」の
タイミングのときに活性化する。

以上ここではチャネル「０」に使用されるＦＩＦＯメモ
リ１、調歩同期式データ変換回路11、多点サンプリング
回路21、および速度変換回路31が動作する場合を述べた
が、他の回路についても全く同様である。

〔発明が解決しようとする問題点〕

上述した従来の調歩同期データのＰＣＭ多重化回路で
は、調歩同期式データ変換回路、サンプリング回路、速
度変換回路を多重化するチャネルの数だけ用意する必要
があり、ＰＣＭ一次群の全チャネルに相当する24チャネ
ルあるいは30チャネル分を多重化するような場合にはそ
の回路規模が非常に大きくなり、高価になってしまう欠
点があった。

また、多点サンプリング用クロックを作るためにフェー
ズロックオシレータを使用しなければならないことが多
く、マスタスライス型のセミカスタムＩＣに集積するこ
とが難しい欠点があった。

本発明は上述の問題を解決するもので、カウンタとメモ
リとを使用することにより、調歩同期データの回路規模
を小さくし、その集積回路化を容易にする調歩同期デー
タの多重化回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、入力される複数のチャネルの並列データを調
歩同期データに並直列変換する回路手段と、この回路手
段で並直列変換された調歩同期データを多点サンプリン
グ方式によって、ＰＣＭ伝送路上に伝送可能なデータ形
式に変換する回路手段と、この変換された複数チャネル
のデータを時分割多重して伝送路に送出する回路手段と
を含む調歩同期データの多重化回路において、フレーム
同期信号で初期化されＰＣＭ伝送路のビット同期用クロ
ック信号を計数し、上記ＰＣＭ伝送路上でのチャネル番
号を出力する第一のカウンタと、フレーム同期信号で初
期化され上記ビット同期用クロック信号を計数し、上記
第一のカウンタの出力するチャネル番号内でのビット番
号を出力する第二のカウンタと、前記ビット同期用クロ
ック信号を計数し、その計数上限値が伝送速度で定まる
外部入力信号により可変に設定される第三のカウンタ
と、この第三のカウンタの桁上がり信号を計数し、その
計数上限値が調歩同期フォーマットで定まる外部入力信
号により可変に設定される第四のカウンタと、上記複数
チャネルの数に対応するワード数の記憶容量を有し、前
記第一のカウンタの出力をアドレス入力とし、その指定
したアドレスの内容が前記第一のカウンタの計数直後に
前記第三のカウンタおよび前記第四のカウンタに設定さ
れ、上記指定されたアドレスの内容が前記第一のカウン
タの計数直前に前記第三のカウンタと前記第四のカウン
タの出力値に書換えられるメモリと、上記第一のカウン
タの出力値により上記複数のチャネルのうちのいずれか
一つを選択し、前記第四のカウンタの出力値によって選
択されたチャネルの並列データのうち１ビットを選択す
る第一のセレクタと、前記第二のカウンタの出力に従っ
て、前記第一のセレクタの出力をＰＣＭ伝送路上に送出
する第二のセレクタとを備えたことを特徴とする。

〔作用〕

入力された各チャネルのデータは各チャネルごとのＦＩ
ＦＯメモリに蓄積される。

第一のカウンタは、クロック信号を計数し、フレーム同
期信号によって初期化されて、第一のセレクタによって
選択すべきチャネル番号を出力する。

第二のカウンタは、同じくクロック信号を計数しフレー
ム同期信号によって初期化され第一のカウンタで指定し
たチャネル番号内で選択されるべきビット番号を第二の
セレクタに出力する。

第三のカウンタは調歩同期データの伝送速度で定まるビ
ット数だけクロック信号を計数し、その桁上がり信号を
第四のカウンタに出力し、第四のカウンタは第三のカウ
ンタの桁上がり信号を送出すべき調歩同期データのデー
タフォーマットで定まるビット数分計数する。この第三
および第四のカウンタの出力により、調歩同期データの
伝送速度とフォーマットで定まる多点サンプリング分の
ビット数を第一のセレクタで選択し、直接並列データを
多点サンプリング後の直列データに変換する。

メモリは選択されているチャネルをアドレスとして第三
および第四のカウンタの計数途中経過を記憶しておき、
各チャネルに対応する計数結果をそのタイミングに合わ
せて第三および第四のカウンタに与え、各チャネルごと
に第三および第四のカウンタを設ける必要をなくしてい
る。

これにより、第一のセレクタと第二のセレクタとで並列
データを直接最終的な直列データに変換することがで
き、多点サンプリング専用のクロックを必要とせずに多
重化できる。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。カウンタ55
（第１のカウンタ）は、ビット同期用クロック信号入力
信号線74で入力されるＰＣＭ伝送路のビット同期用クロ
ック信号を計数し、同じくフレーム同期用信号入力線75
で入力されるフレーム同期用信号によって初期化され
る。その出力はＰＣＭ伝送路上でのチャネル番号を示
す。カウンタ54（第２のカウンタ）は、同じくビット同
期用クロック信号を計数し、フレーム同期用信号によっ
て初期化される。その出力はカウンタ55のチャネル番号
内でのビット番号を示す。

カウンタ51（第３のカウンタ）は、ビット同期用クロッ
ク信号を計数し、その計数上限は調歩同期データの伝送
速度（ボーレート）を決定するためのボーレート設定情
報入力信号線72によって入力される情報により決定され
る。計数上限の数値は多点サンプリングのクロック周波
数を調歩同期データの伝送速度で除した値として得ら
れ、例えば48KHzの多点サンプリングクロックに対して2
400bpsの調歩同期データを送る場合には、カウンタ51は
20進カウンタとして動作するように構成される。

カウンタ52（第４のカウンタ）は、カウンタ51（第３の
カウンタ）の桁上がり出力を計数する。その計数上限は
調歩同期データのフォーマットを決定するための調歩同
期データフォーマット情報入力信号線73によって入力さ
れる情報により決定される。計数上限の数値は、調歩同
期データのスタートビットから最後のストップビットま
でのビットの総数によって決定され、例えば、データ長
８ビット、ストップビット２ビット、パリティビット有
りの場合にはスタートビットから最後のストップビット
までのビット数は12となるのでカウンタ52は１２進カウ
ンタとして動作するように構成される。

第１図の例では８チャネルの並列入力データをＰＣＭ伝
送路上に多重するが、各チャネルの入力信号線61〜68の
並列入力データはそれぞれＦＩＦＯメモリ１〜８に蓄積
される。

セレクタ９（第１のセレクタ）は前述のＦＩＦＯメモリ
１〜８の出力を収容しており、カウンタ55（第１のカウ
ンタ）の出力値に従ってＦＩＦＯメモリ１〜８のうちい
ずれか、すなわちいずれかのチャネルを選択し、さらに
カウンタ52（第４のカウンタ）の出力値に従って選択さ
れたＦＩＦＯメモリの８ビットのデータのうちのいずれ
かのビットを選択する。ただし第１図の上では煩雑にな
るため示していないが、カウンタ52の出力値によってＦ
ＩＦＯメモリの８ビットのデータのうちのいずれかのビ
ットを選択する際に、例えば送出すべき調歩同期データ
がスタートビット、８ビットのデータ、パリティビッ
ト、２ビットのストップビットからなるデータ形式のと
き、セレクタ９はカウンタ52の出力値が「１」から
「８」の範囲ではＦＩＦＯメモリの出力の並列データの
ビット１から８をそれぞれ選択し、カウンタ52の出力値
が「０」のときはその出力値は「０」となってスタート
ビットを示し、カウンタ52の出力値が「９」のときはパ
リティビットを選択し、さらにカウンタ52の出力値が
「10」以上のときはその出力値が「１」となってストッ
プビットとなるように構成されている。これは本来のセ
レクタ回路に若干の組合せ回路を付加することによって
実現可能である。

セレクタ10（第２のセレクタ）は、セレクタ９の出力を
受け取りカウンタ54（第２のカウンタ）の出力に従って
セレクタ９の出力を出力信号線71に出力するか否かを決
定する。具体的には６／８エンベロープ形式の伝送では
ＰＣＭ信号の８ビットのうちビット「０」およびビット
「７」はそれぞれ制御信号のために使用されるため、セ
レクタ10はカウンタ54の出力値が「１」から「６」の間
のときセレクタ９の出力を出力信号線71に出力する。

メモリ53は、８バイトすなわち８チャネルのチャネル数
に相当する記憶容量を有し、カウンタ55（第１のカウン
タ）の出力値によってアドレスが決定され、カウンタ55
の計数直後、具体的にはカウンタ54の出力値が「０」の
ときにメモリ53の読み出された値がカウンタ51（第３の
カウンタ）とカウンタ52（第４のカウンタ）に設定さ
れ、カウンタ55の計数直前、具体的にはカウンタ54の出
力値が「７」のときにカウンタ51（第３のカウンタ）と
カウンタ52（第４のカウンタ）の計数結果が書き込まれ
る。これを第２図に示す。すなわち、メモリ53は各チャ
ネルごとにカウンタ51と52の計数の途中結果を保持する
役割を果たしており、本来ならば入力チャネル数の数だ
け必要となるカウンタ51と52の数を削減する働きをして
いる。

デコーダ56はカウンタ52の桁上がり時にカウンタ55の出
力値を参照して対応するチャネルのＦＩＦＯメモリの１
バイト読み出し完了信号を出力する。

次に並列データがチャネル「０」のＦＩＦＯメモリ１に
書き込まれてから出力端子71に出力されるまでを説明す
る。ＦＩＦＯメモリ１に書き込まれたデータは、カウン
タ55が「０」を出力するとき、すなわちチャネル番号
「０」のとき選択される。このときカウンタ51およびカ
ウンタ52にはメモリ53に記憶されていた値が読み出さ
れ、ＦＩＦＯメモリ１の出力のどのビットを選択するか
が示される。カウンタ51は従来の方式において調歩同期
データを多点サンプリングする代わりに並列データを多
点サンプリングを行った結果に直接変換する目的のため
に同一のビットを何回繰返して送れば良いかを計数して
いる。例えば48KHzの多点サンプリングで2400bpsの調歩
同期データは同一のビットが20回サンプリングされるの
で、カウンタ51が20進カウンタとして０から19までを数
える間同一のビットのセレクタ９で選択する。カウンタ
51が桁上がりを発生すると、カウンタ52は「１」計数
し、次のビットを選択する。このときセレクタ９は、前
述のようにカウンタ52の出力値によってスタートビッ
ト、パリティビットあるいはストップビットの出力も行
う。セレクタ９の出力はセレクタ10によって６／８エン
ベロープの形に変換されて出力信号線71によってＰＣＭ
伝送路へ伝送される。１バイト分の伝送が終了し、カウ
ンタ52が桁上がりを起こすと、デコーダ56によってＦＩ
ＦＯメモリ読み出し完了信号線91が活性化し、ＦＩＦＯ
メモリ１の出力データ１バイト分をクリアして１バイト
のデータ転送を終了する。

なお、前述の従来例と同じくＦＩＦＯメモリ１〜８は、
ＦＩＦＯメモリである必要はなく、例えば１バイト分の
データ送出終了毎に外部のマイクロプロセッサに対して
割込みがかかり、次に転送すべきデータを外部のマイク
ロプロセッサがレジスタに書き込むような構成でも効果
は同様である。

〔発明の効果〕

以上説明したように、本発明は、従来の調歩同期データ
のＰＣＭ多重化回路においてチャネルに対応する数だけ
設けなければならなかった調歩同期データ変換回路、多
点サンプリング回路および速度変換回路をカウンタとセ
レクタの組合せによって従来のように一旦並列データを
直列の調歩同期データに変換することなしに、直接並列
データを多点サンプリング後の直列データに変換するこ
とを可能にして回路を簡略化した。

また、各チャネルごとの計数の途中結果はメモリに記憶
しておくことにより各チャネルごとに用意されるべき上
述のカウンタが１組だけで済むため、従来の方式に比較
して回路規模が小さくなる効果が得られた。さらに、並
列データを多点サンプリングせず直接最終的な直列デー
タに変換するため、多点サンプリング用クロックを必要
とせず、従って多点サンプリング用クロックを得るため
のフェーズロックオシレータ回路が不要となるため、メ
モリ付きマスタスライス型セミタスタムＩＣに集積する
ことが可能で、その製造においてより大きなコスト低減
が可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図。 第２図は第１図のメモリの書き込み読み出しタイミング
を示すタイムチャート。 第３図は従来の実施例を示すブロック図。 １〜８……ＦＩＦＯメモリ、11〜18……調歩同期式デー
タ変換回路、21〜28……多点サンプリング回路、31〜38
……速度変換回路、41……セレクタ、42……デコーダ、
43……カウンタ、44……ＰＬＯ、51、52、54、55……カ
ウンタ、53……メモリ、56……デコーダ、61〜68……入
力信号線、71……出力信号線、72……ボーレート設定情
報入力信号線、73……調歩同期データフォーマット情報
入力信号線、74……ビット同期用クロック信号入力信号
線、75……フレーム同期用信号入力線、81〜88……速度
変換回路活性化信号線、91〜98……ＦＩＦＯメモリ読み
出し完了信号線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力される複数のチャネルの並列データを
   調歩同期データに並直列変換する回路手段（11〜18）
   と、 この回路手段で並直列変換された調歩同期データを多点
   サンプリング方式によって、ＰＣＭ伝送路上に伝送可能
   なデータ形式に変換する回路手段（21〜28、31〜38）
   と、 この変換された複数チャネルのデータを時分割多重して
   伝送路に送出する回路手段(41)と を含む調歩同期データの多重化回路において、 フレーム同期信号で初期化されＰＣＭ伝送路のビット同
   期用クロック信号を計数し、上記ＰＣＭ伝送路上でのチ
   ャネル番号を出力する第一のカウンタ(55)と、 フレーム同期信号で初期化され上記ビット同期用クロッ
   ク信号を計数し、上記第一のカウンタの出力するチャネ
   ル番号内でのビット番号を出力する第二のカウンタ(54)
   と、 前記ビット同期用クロック信号を計数し、その計数上限
   値が伝送速度で定まる外部入力信号(72)により可変に設
   定される第三のカウンタ(51)と、 この第三のカウンタの桁上がり信号を計数し、その計数
   上限値が調歩同期フォーマットで定まる外部入力信号(7
   3)により可変に設定される第四のカウンタ(52)と、 上記複数チャネルの数に対応するワード数の記憶容量を
   有し、前記第一のカウンタの出力をアドレス入力とし、
   その指定したアドレスの内容が前記第一のカウンタの計
   数直後に前記第三のカウンタおよび前記第四のカウンタ
   に設定され、上記指定されたアドレスの内容が前記第一
   のカウンタの計数直前に前記第三のカウンタと前記第四
   のカウンタの出力値に書換えられるメモリ(53)と、 上記第一のカウンタの出力値により上記複数のチャネル
   のうちのいずれか一つを選択し、前記第四のカウンタの
   出力値によって選択されたチャネルの並列データのうち
   １ビットを選択する第一のセレクタ（９）と、 前記第二のカウンタの出力に従って、前記第一のセレク
   タの出力をＰＣＭ伝送路上に送出する第二のセレクタ(1
   0)と を備えたことを特徴とする調歩同期データの多重化回
   路。