JP3636921B2 - Atmセルフォーマット変換装置及び変換方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ATMセルフォーマット変換装置及び方法、特にATMレイヤとTCサブレイヤ間のATMセルフォーマット変換に関する。
【0002】
【従来の技術】
ATM(Asynchronous Transfer Mode:非同期転送モード)においては、ATMレイヤデバイスからの送信セルが53バイトフォーマット以外で且つ53バイト未満にバイトパラレル化したセルを、ATMレイヤデバイスが送信するセルのバス幅のまま53バイトフォーマット化するセルフォーマット変換を行う。尚、ここでTCとは、Transmission Convergence、即ち伝送コンバージェンスである。
【0003】
従来のSTM−1C(Synchronous Transfer Mode−1 Concatenation:同期転送モード−1コンカチネーション)、OC−3C(Optical Channel−1 Concatenation:光のキャリアレベル−1 コンカチネーション)等の155.52MbpsのATMセル用SDH/SONETフレーマでは、ATMセルの処理を1バイト単位で行っていた。SDH(Synchronous Digital Hierachy:同期ディジタルハイアラーキ)やSONET(Synchronous Optical Network:同期式光通信網)は、バイト多重処理を前提としている。よって、155.52Mbpsを8ビット(1バイト)に展開すると、19.44Mbpsとなり、CMOSプロセスを採用してもLSI(大規模集積回路)化は容易であった。また、8ビットのデータバス幅を持つCPUをATMレイヤデバイスに採用すれば、ATMレイヤとTCサブレイヤ間のメモリは、バス幅の変換は不要であり、周波数調整とATMセルの入出力タイミング調整の機能のみを備えていればよかった。
【0004】
図11及び図12に、従来のフォーマット変換例を示す。ATM_CELL3とATM_CELL4は、ATMレイヤデバイスから入力する送信セルである。ATM_CELL3は、HEC(Header Error Control:ヘッダ誤り制御)バイトを含む53バイトフォーマットであり、ATM_CELL4は、HECバイトを含まない52バイトフォーマットである。ATMレイヤデバイスから入力したセルは、セル先頭識別信号SOCとクロックTXCLKにより、書き込みタイミング制御2からメモリ7に書き込みアドレスWADと書き込むイネーブル信号WEを与えてメモリ7に書き込む。
【0005】
入力したセルがATM_CELL3の場合には、53バイトのままでメモリ7に書き込む。他方、ATM_CELL4の52バイトの場合には、H4バイト書き込み後に、アドレスを2増加してP1を書き込むか、書き込み時に52バイトのまま書き込み、読み出し時にH4バイトを読み出した後アドレスのインクリメント(増加)を1回停止して、その後P1を読み出す。入力する送信セルが52バイトと53バイトによる制御の切替は、52/53の制御信号で行う。
【0006】
セルの書き込み状況と、読み出し状況とは、位相制御3が監視しており、メモリ7に未読セルがあれば位相制御信号PCONTにより、読み出しタイミング制御4がメモリ7に読み出しアドレスRADと読み出しイネーブルREを与えて送信セルを読み出す。メモリ7から送信セルを読み出すタイミングは、空きセル生成5で生成される空きセルの先頭と同期させる。メモリ7からセルを読み出しているときは、セレクタ9がメモリ7を選択し、メモリ7にセルがないときは、空きセル生成5を選択する。
【0007】
図12は、セレクタ9の入出力を示しているタイミングチャートである。セル挿入信号CINSがアクティブ(能動)ならば、メモリ7を選択する。他方、インアクティブならば空きセル生成5を選択して出力することを示している。
【0008】
【発明が解決しようとする課題】
上述した従来技術は、いくつかの問題点を有する。先ず、8ビット(1バイト)パラレルのままSTM−1CやOC−3Cより上位ハイアラーキ(階層)のフレームに、CMOSプロセスのLSIでATMセルを53バイトフォーマット化して挿入するのが困難である。
【0009】
また、STM−1CやOC−3Cより上位ハイアラーキであるSTM−16CやOC48C等の2.4Gbpsの高速データストリームをCMOSやBi−CMOSプロセスのLSIで処理するには、8ビットより大きくパラレル展開して動作速度を下げなければならない。その理由は、現在のLSIの主流プロセスはCMOSやBi−CMOSであるが、これらのLSIの動作速度は、簡単なものは数100MHz程度まで動作するが、RAMやROM等のマクロまで含めると100MHz程度である。また、CPU(中央処理装置)の電気的インタフェースとして一般的に使用されているTTL(トランジスタ・トランジスタ ロジック)レベルの動作速度も100Mbpsが限界である。よって、2.4Gbpsを8ビットにパラレル展開した311Mbpsの動作速度では、CMOSプロセスのLSIやTTLレベルの電気的インタフェースを採用したアーキテクチャでは実現困難である為である。
【0010】
更に、CPUとの整合性のよい32ビットのバス幅を有するATMレイヤデバイスを使用すると、ATMレイヤデバイスが出力する送信セルが52又は56バイトフォーマットとなり、ATMレイヤデバイスが出力する送信セルをそのままSDHやSONETのフレームに挿入することができない。その理由は、SDHやSONETのフレームにATMセルを挿入するときは、空きセルを含むATMセルを53バイト単位で隙間なく詰め込まなければならない。ATMレイヤデバイスが出力するセルが、13ワードからなるHECのない52バイトフォーマットならば、1バイト分の領域を確保し、14ワードから成る56バイトフォーマットならば、3バイト分の空きバイトを削除する。つまり、ATMレイヤデバイスが出力するセルが53バイト以外の場合、53バイトフォーマットにする為にセルフォーマット変換が必要である。加えて、送信セルがない場合には、空きセルを挿入しなければならないが、空きセルの挿入もフォーマット変換の要因となる。ATMレイヤデバイスが出力する送信セルの発生時刻を予測することは不可能であるので、ATMセルのフォーマット変換を複雑にする為である。
【0011】
図13及至図15は、上述した従来例を基にセルフォーマット変換を検討した図である。入力したセルはローテーションせずにメモリ7に書き込み、読み出し時にローテーションする。図13に示す如く、メモリ7上にはATMレイヤデバイスから入力した送信セルのフォーマットのまま書き込まれ、HECバイトに隣接する3バイトが空きバイトとして存在する。図14は、メモリ7上のデータ読み出し順番を示す。丸囲み(1)は最初に読み出す4バイトであり、丸囲み(2)、(3)と順に4バイト単位で読み出す。HECバイトに隣接する空きバイトは、読み飛ばす。図15は2セル分の読み出し後のセルを示す。最初の出力は、図14の丸囲み(1)で読み出されたH1及至H4バイトであり、正常に出力されている。次の時刻は、図14の丸囲み(2)の読み出しであるが、P1バイトが読み出せない。2セル目の読み出しでは、最初のセルのP48と2セル目のH1及至H3を丸囲み(14)で読み出し、正常に出力されている。次の時刻は、図14の丸囲み(15)の読み出しであるが、最初のセル読み出しと同様にP1が読み出せない。読み出せない原因は、HECバイトに隣接するP1バイトが同一メモリ上に書き込まれている為であり、同一時刻に同一メモリをアクセスすることとなるのでP1バイトが読み出せず、従って、従来技術ではセルフォーマット変換ができない。
【0012】
本発明の目的は、1セルが53バイトフォーマット以外で且つバイトパラレル化した送信ATMセルをATMレイヤデバイスから入力し、SDHやSONETにフレーミングする際に、発生するHECバイトの挿入、空きバイトの削除、空きセルの挿入を行いながらATMレイヤデバイスと同じバス幅のまま53バイトフォーマットに変換するATMセルフォーマット変換装置及び変換方法を提供することである。
【0013】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるATMセルフォーマット変換装置及び変換方法は、次のような特徴的な構成を採用している。
【0014】
(1)1セルが53バイトフォーマット以外のフォーマットで入力されるATMレイヤデバイスからの入力をTCサブレイヤへ53バイトフォーマット化して送信するATMセルフォーマット変換装置において、
送信セルをローテーションする第1のローテータと、
該第1のローテータの出力を書き込み且つ読み出すデュアルポートメモリと、
該デュアルポートメモリから読み出されたセルをローテーションする第2のローテータと、
前記第1及び第2のローテータ及び前記メモリの制御を行うタイミング制御とを備えるATMセルフォーマット変換装置。
【0015】
(2)空きセル生成を有し、前記送信セルが53バイト未満の場合空きバイトを挿入する上記(1)のATMセルフォーマット変換装置。
【0016】
(3)前記メモリは、前記送信セルと同じバス幅の複数のメモリをパラレル構成とする上記(1)又は(2)のATMセルフォーマット変換装置。
【0017】
(4)1セルが53バイトフォーマット以外のATMセルを53バイトフォーマット化して送信するATMセルフォーマット変換装置方法において、
ATMレイヤからTCサブレイヤへn(正の整数)バイトパラレルで送信することと、
該送信セルを第1のローテータでローションを行うことと、
該ローテーションされた前記セルをn個のデュアルポートメモリに書き込むATMセルフォーマット変換方法。
【0018】
(5)前記n個のデュアルポートメモリに書き込む際に、前記送信セルが53バイト未満であれば前記メモリ上に不足バイト分の領域を確保し、前記送信セルが53バイトより大きければ空きバイトを削除する上記(4)のATMセルフォーマット変換方法。
【0019】
(6)前記メモリからATMセルを読み出し後に、第2のローテータによりローテーションを行う上記(4)のATMセルフォーマット変換方法。
【0020】
(7)前記メモリからの読み出しと前記第2のローテータのローテーションが空きセル生成タイミングに同期している上記(5)のATMセルフォーマット変換方法。
【0021】
(8)前記第1のローテータ、前記メモリ及び前記第2のローテータがnバイトパラレルフォーマットである上記(6)のATMセルフォーマット変換方法。
【0022】
【発明の実施の形態】
以下、本発明によるATMセルフォーマット変換装置及び変換方法の好適実施形態例を添付図1乃至図9を参照して詳細に説明する。尚、上述した従来技術と対応する構成要素には同様の参照符号を使用するものとする。
【0023】
先ず、図1は、本発明によるATMセルフォーマット変換装置の好適実施形態例のブロック図である。尚、この例では、ATMレイヤデバイスのバス幅を32ビット(4バイト)として説明するが、32ビット以外でもよいこと勿論である。図2は、図1の各部におけるATMセル形状を示す。
【0024】
図1のATMセルフォーマット変換装置は、ATMレイヤデバイス(図示せず)からセルが入力される第1のローテータ1、その出力側に接続されたメモリ7、このメモリ7の出力側の第2のローテータ6を有する。更に、書き込みタイミング制御2、位相制御3、読み出しタイミング制御4及び空きセル生成5を有する。
【0025】
第1のローテータ1は、ATMレイヤデバイスのバス幅と同じ入出力のバス幅を有するローテータである。この第1のローテータ1は、4バイトのセル入力INA〜INDと、4バイトのセル出力MDA〜MDDを有する。
【0026】
メモリ7の書き込み側には、書き込みアドレスWAD、書き込みイネーブルWE及び書き込みデータMDA〜MDDの入力を有する。書き込みアドレスWADと書き込みイネーブルWEには、書き込みタイミング制御2から各々書き込みアドレス及び書き込みイネーブルが入力される。メモリ7の読み出し側には、読み出しアドレスRAD、読み出しイネーブルRE及び第2のローテータ6へのデータ出力を有する。読み出しアドレスRAD及び読み出しイネーブルREには、読み出しタイミング制御4から各々読み出しアドレス及び読み出しイネーブルが入力される。
【0027】
メモリ7の内部構成は、ATMレイヤデバイスがnバイトならば、8ビット×n個から構成されるデュアルポートメモリである。この特定例では、バス幅が4バイトなので、4個で構成する。メモリ7を8ビット×n個、構成にするのは、剰余バイトにより1バイト毎に独立に書き込み/読み出しを制御しなければならないからである。剰余バイト数は、この例では1バイト(53バイト/4バイト=4バイト×13ワード+1バイト)である。従って、4セル毎に剰余バイトが0になる為に、4バイトパラレルに展開したATMセルの形状数は4種類必要になる。メモリ7のワード数は、メモリ7に書き込むセルの形状数の正の整数倍として、1セルの領域を2のべき乗単位にマッピングすると制御が容易である。つまり、メモリ7上では、1セルを16ワード単位にマッピングし、4セル単位でワード数を決定するとよい。この例では、メモリ7のワード数を最小構成の64ワードとしている。
【0028】
書き込みタイミング制御2は、セル先頭識別信号SOCと、位相制御3からの位相制御信号PCONTと、クロックTXCLKとを入力し、書き込みアドレスWADと、書き込みイネーブルWEと、ローテーション制御信号ROT1とを出力する。書き込みアドレスWAD及び書き込みイネーブルWEは、上述の如くメモリ7に入力され、ローテーション制御信号ROT1は第1のローテータ1に入力される。
【0029】
位相制御3は、書き込みタイミング制御2及び読み出し制御4からの各々書き込み情報WR及び読み出し情報RDを入力とし、両タイミング制御2、4に位相制御信号PCONTを出力する。
【0030】
読み出しタイミング制御4は、空きセル生成5からの空きセル生成状況DC−TYPE及び空きセル先頭信号HEADと、上述した位相制御信号PCONTと、クロックTCLKとを入力とし、メモリ7への読み出しアドレスRAD及び読み出しイネーブルREと、第2のローテータ6へのセル挿入信号CINSとを出力する。
【0031】
空きセル生成5は、クロックTCLKを入力とし、4バイトの空きセル出力DCA〜DCD及びローテーション制御信号ROT2を第2のローテータ6へ出力すると共に上述したDC−TYPE及びHEADを読み出しタイミング制御4に出力する。
【0032】
第2のローテータ6は、メモリ7からの4バイトの送信セルMCA〜MCD、空きセル生成5からのDCA〜DCD及びROT2、読み出しタイミング4からのセル挿入信号CINS及びクロック入力TCLKを入力とし、送信セル出力OUTA〜OUTDを出力する。
【0033】
図2に示す如く、メモリ7内には、送信セルがMC0〜MC3の4種類の形状で書き込まれる(図2(A)参照)。また、空きセル生成5では、DC0〜DC3を順次生成する(図2(B)参照)。更に、第2のローテータ6からの出力セルには、送信セルMC0〜MC3と空きセルDC0〜DC3が混合されて、OC0〜OC3の形状でOUTA〜OUTDとして出力される(図2(C)参照)。
【0034】
次に、図3及び図4のタイミングチャートを参照して、図1のATMセルフォーマット変換装置の動作及至本発明によるATMセルフォーマット変換方法を説明する。図3及び図4は、メモリ7への送信セルの書き込み動作を示すタイミングチャートである。図3は、ATMレイヤデバイスから56バイトフォーマットの送信セルを入力した際の動作を示す。図4は、HECバイトを含まない52バイトフォーマット入力時の動作を示す。
【0035】
先ず、図3を参照して説明する。ATMレイヤデバイスからセル先頭識別信号SOCと4バイトの送信セルINA〜INDを入力する。送信セル第2ワードのINAには、HECが挿入されているが、INB〜INDは空きバイトである。第3ワードから第16ワードには、ペイロードP1〜P48が挿入されている。書き込みタイミング制御2では、SOCをカウントし、第1のローテータ1にローテーション制御信号ROT1を出力する。ローテーション制御信号ROT1は、セル先頭識別信号SOCのカウント数と共にA〜Dを巡回する。
【0036】
図6に、ローテーション制御信号ROT1の動作を示す。ローテーションAは、ローテーションなしである。ローテーションBは、1バイトシフトする。ローテーションCは、2バイトシフトする。また、ローテーションDは3バイトシフトである。
【0037】
第1のローテータ1は、時間軸上のシフトは行わない。ローテーション制御信号ROT1の切替タイミングは、入力する送信セルが56バイトフォーマット時には、HECバイト直後の第3ワードであり、52バイトフォーマット時には、H1〜H4バイト直後の第2ワードである。
【0038】
メモリ7は、書き込みイネーブル信号WEA〜WEDに従い、ローテーションされたMDA〜MDD中の53バイト分の情報を書き込む。図3及び図4中の書き込みイネーブル信号WEA〜WEDがメモリ7に書き込まれる送信セルの領域を示している。セルの空きバイトは、メモリ7に書き込まないことで削除する。削除は、図3のタイミングチャート上で書き込みイネーブル信号中のDELで示す部分で実行される。
【0039】
書き込みアドレス上位2ビットWADHは、ローテーション制御信号ROT1と同期して0〜3を生成するので、メモリ7上に送信セルMC0〜MC3が書き込まれる領域を制御する。書き込みアドレス下位4ビットWADAL〜WADDLは、空きバイト入力時にインクリメントを停止する。下位の書き込みアドレス発生方法は、図5に示す如く、下位アドレスとメモリにより全て異なる。
【0040】
図4の書き込み動作は、HECバイトを含まないので、書き込み時に1バイト分の領域を確保する。ローテーション方法は、図3の56バイトフォーマット入力時と同様である。書き込みタイミング制御2は、MDA〜MDDの4バイト中で、H1バイトの次のアドレスを+2増加する。図4の下位書き込みアドレスWADAL〜WADDLのINSの部分は、1クロック前のアドレス値+2となっており、書き込み時に指定しないアドレスがHECバイトの領域となる。
【0041】
図5は、メモリ7上の送信セルの具体的な物理的な配置方法である。メモリ7上では、16ワードを1セル分の領域とし、64ワードでMC0〜MC3をマッピングする。図中ハッチング部分のアドレスは、書き込み/読み出し共に指定しない。読み出し時に、ハッチング部分を指定しないことで、図5のOUTA〜OUTDの連続した53バイトへのフォーマット変換ができる。
【0042】
次に、メモリ7からの読み出し動作を図7及び図8を参照して説明する。空きセル生成5では、空きセルDC0〜DC3を巡回して生成している。図7では、出力セルの形状がOC1とOC3の時刻に送信セルがあり、セル挿入信号CINSA〜CINSDがH(ハイ)レベルとなってメモリ7内のセルを出力した例である。
【0043】
図8は、図1の位相制御3により書き込み情報WRと、読み出し情報RDと、位相制御信号PCONTとのタイミングチャートである。メモリ7内に送信セルを書き込むと、書き込み情報WRを位相制御3に出力し、位相制御信号PCONTの状態を変更する。位相制御信号PCONTの状態を読み出しタイミング制御4が監視する。メモリ7に送信セルが書き込まれたことを検出し、読み出しアドレスRADをインクリメントする。
【0044】
読み出しが完了すると、読み出し情報RDを位相制御4に出力し、位相制御PCONTの状態を変更する。図7に示す如く、メモリ7から送信セルを読み出すときは、読み出しアドレスRADがインクリメントする他に、読み出しイネーブルREA〜REDとセル挿入信号CINSもアクティブになり、メモリ7からセルが読み出される。メモリ7の出力は、第2のローテータ6でローテーションされ、以前に出力されたセルと隙間なく出力される。
【0045】
次に、第2のローテータ6の動作を図9を参照して説明する。メモリ7上の送信セルは、上位アドレスの0〜3に対応してMC0〜MC3の形状で書き込まれている。メモリ7上の4種類のセルは、第2のローテータ6により、出力セルOC0〜OC3の4種類にローテーションされる。読み出しのローテーションは、送信セル間に空きセルが不規則に混入する為に、第1のローテータ1の如きA〜Dの巡回ではない。第2のローテータ6のローテーションの手順は、図10に示すとおりである。
【0046】
図10から理解される如く、メモリ7上のセル形状MC0〜MC3、即ちメモリ7の上位アドレス0〜3が、出力セルの形状OC0〜OC3にローテーションする手順を示している。メモリ7の上位アドレスと出力セルの形状が決まると、ローテーションA〜Dの方法が一義的に決定する。
【0047】
以上、本発明によるATMセルフォーマット変換装置及び変換方法の好適実施形態例を説明した。しかし、本発明は斯る特定例のみに限定されるべきではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であることが当業者には容易に理解できよう。
【0048】
【発明の効果】
上述の説明から理解される如く、本発明のATMセルフォーマット変換装置及び変換方法によると、ATMレイヤデバイスが53バイト以外のバイトパラレルで送信セルを出力しても、ATMレイヤデバイスのバス幅のまま53バイト化できるので、以下の如き効果が得られる。
【0049】
先ず第1に、CMOSやBi−CMOSプロセスのLSIでも高速データストリームのATMセル処理が可能になる。その理由は、バイトパラレルのままフォーマット変換できるので、例えば4バイトパラレルにすると、2.4Gbpsが80Mbps×32ビットとなり、CMOSやBi−CMOSプロセスの一般的なLSIでも十分処理可能である。また、汎用的な電気的インタフェースのTTLレベルでも十分通信可能な速度であるからである。
【0050】
第2に、CPUとの整合性のよい32ビットのバス幅を有することが可能になり、汎用性が高い。その理由は、ATMレイヤデバイスが出力するATMセルが53バイトより大きいときは、空きバイトを削除し、53バイト未満ならば不足バイトを挿入し、メモリの書き込み/読み出し時にローテーションを行うことで53バイトの連続したATMセルが生成できる。従って、SDHやSONETで規格化されたATMセルの53バイトのATMセルフォーマット化ができ、しかもATMレイヤデバイスとの接続性が向上するからである。
【図面の簡単な説明】
【図1】本発明によるATMセルフォーマット変換装置の好適実施形態例の構成図である。
【図2】(A)、(B)及び(C)は、各々図1のメモリ、空きセル生成及び第2のローテータにおけるセル形状を示す。
【図3】ATMレイヤデバイスが56バイトフォーマット時の図1の動作タイミングチャートである。
【図4】ATMレイヤデバイスが52バイトフォーマット時の図1の動作タイミングチャートである。
【図5】図1のATMセルフォーマット変換装置のメモリ読み出し動作タイミングチャートである。
【図6】図1中の第1のローテータの動作説明図である。
【図7】図1のATMセルフォーマット変換装置のメモリ読み出し動作タイミングチャートである。
【図8】図1中の位相制御の動作タイミングチャートである。
【図9】図1中の第2のローテータの動作説明図である。
【図10】図1中の第2のローテータのローテーション手順を示す図である。
【図11】従来のATMセルフォーマット変換装置の構成図である。
【図12】図11のメモリ読み出し動作タイミングチャートである。
【図13】従来のATMセルフォーマット変換装置の他の例の構成図である。
【図14】図13の従来装置においてメモリの読み出し順番を説明する図である。
【図15】図13の従来装置の課題を説明する図である。
【符号の説明】
1 第1のローテータ
2、4 タイミング制御
3 位相制御
5 空きセル生成
6 第2のローテータ
7 メモリ(デュアルポート)
Claims (8)
- 1セルが53バイトフォーマット以外のフォーマットで入力されるATMレイヤデバイスからの入力をTCサブレイヤへ53バイトフォーマット化して送信するATMセルフォーマット変換装置において、
送信セルをローテーションする第1のローテータと、
該第1のローテータの出力を書き込み且つ読み出すデュアルポートメモリと、
該デュアルポートメモリから読み出されたセルをローテーションする第2のローテータと、
前記第1及び第2のローテータ及び前記メモリの制御を行うタイミング制御とを備えることを特徴とするATMセルフォーマット変換装置。 - 空きセル生成を有し、前記送信セルが53バイト未満の場合空きバイトを挿入することを特徴とする請求項1に記載のATMセルフォーマット変換装置。
- 前記メモリは、前記送信セルと同じバス幅の複数のメモリをパラレル構成とすることを特徴とする請求項1又は2に記載のATMセルフォーマット変換装置。
- 1セルが53バイトフォーマット以外のATMセルを53バイトフォーマット化して送信するATMセルフォーマット変換装置方法において、
ATMレイヤからTCサブレイヤへn(正の整数)バイトパラレルで送信することと、
該送信セルを第1のローテータでローションを行うことと、
該ローテーションされた前記セルをn個のデュアルポートメモリに書き込むこととを特徴とするATMセルフォーマット変換方法。 - 前記n個のデュアルポートメモリに書き込む際に、前記送信セルが53バイト未満であれば前記メモリ上に不足バイト分の領域を確保し、前記送信セルが53バイトより大きければ空きバイトを削除することを特徴とする請求項4に記載のATMセルフォーマット変換方法。
- 前記メモリからATMセルを読み出し後に、第2のローテータによりローテーションを行うことを特徴とする請求項4に記載のATMセルフォーマット変換方法。
- 前記メモリからの読み出しと前記第2のローテータのローテーションが空きセル生成タイミングに同期していることを特徴とする請求項5に記載のATMセルフォーマット変換方法。
- 前記第1のローテータ、前記メモリ及び前記第2のローテータがnバイトパラレルフォーマットであることを特徴とする請求項6に記載のATMセルフォーマット変換方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8077799A JP3636921B2 (ja) | 1999-03-25 | 1999-03-25 | Atmセルフォーマット変換装置及び変換方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2000278284A JP2000278284A (ja) | 2000-10-06 |
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ID=13727881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
JP (1) | JP3636921B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
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---|---|
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041215 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050106 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |