JPH1093587A - Ｓｔｍ基盤ａｔｍセル物理階層処理回路 - Google Patents
Ｓｔｍ基盤ａｔｍセル物理階層処理回路Info
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- JPH1093587A JPH1093587A JP20649497A JP20649497A JPH1093587A JP H1093587 A JPH1093587 A JP H1093587A JP 20649497 A JP20649497 A JP 20649497A JP 20649497 A JP20649497 A JP 20649497A JP H1093587 A JPH1093587 A JP H1093587A
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- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】
【課題】 ＡＴＭ（Synchronous Transfer Module）セ
ル処理を高速でバイト単位で処理し、ＳＴＭ（Asynchro
nous Transfer Mode）処理等残りの部分は低速で４個の
バイトストリームで並列処理して回路の動作速度を下げ
て実現を容易にし、またシミュレーションと実際の動作
状況でのテストが短時間にて可能とするＳＴＭ基盤ＡＴ
Ｍセル物理階層処理回路を実現すること。 【解決手段】 バイト処理部と並列処理部間の１：４多
重、逆多重化部を有する全体回路の構造と、ＡＴＭセル
処理部においての１６ビットユートピア形式のデータと
標準ＡＴＭセル形式間の実時間変換方法と、全体の回路
を９×３０の形式で動作させるための制御回路を構成す
る。
ル処理を高速でバイト単位で処理し、ＳＴＭ（Asynchro
nous Transfer Mode）処理等残りの部分は低速で４個の
バイトストリームで並列処理して回路の動作速度を下げ
て実現を容易にし、またシミュレーションと実際の動作
状況でのテストが短時間にて可能とするＳＴＭ基盤ＡＴ
Ｍセル物理階層処理回路を実現すること。 【解決手段】 バイト処理部と並列処理部間の１：４多
重、逆多重化部を有する全体回路の構造と、ＡＴＭセル
処理部においての１６ビットユートピア形式のデータと
標準ＡＴＭセル形式間の実時間変換方法と、全体の回路
を９×３０の形式で動作させるための制御回路を構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明はＩＴＵ―ＴのＩ．４
３２とＧ．７０ｘに依拠して（又はＡＴＭ―Ｆｏｒｕｍ
の規格に依拠して）６２２Ｍｂｐｓの速度を有するＳＴ
Ｍ４―４ｃ又はＳＴＳ―１２ｃフレームを通じてＡＴＭ
（Asynchronous Transfer Mode）セルを送受信する物理
階層機能処理集積回路に関するものである。
３２とＧ．７０ｘに依拠して（又はＡＴＭ―Ｆｏｒｕｍ
の規格に依拠して）６２２Ｍｂｐｓの速度を有するＳＴ
Ｍ４―４ｃ又はＳＴＳ―１２ｃフレームを通じてＡＴＭ
（Asynchronous Transfer Mode）セルを送受信する物理
階層機能処理集積回路に関するものである。
【０００２】
【従来の技術】ＩＴＵ―Ｔの同期デジタル階層（ＳＤ
Ｈ；Synchoronous Digita1 Hierarchy）は同期式伝送網
における伝送方式に関し、９×２７０の形式を有する同
期伝送モジュール１（ＳＴＭ１；Synchronous Transfer
Module１）を基本伝送単位としている。このような伝
送フレームが毎秒８０００回伝送されるため、ＳＴＭ１
は１５５．５２Ｍｂｐｓの伝送速度を有する。ＳＴＭ１
はフレーム内部に伝送路の運営と管理のためのセクショ
ンオーバヘッド（ＳＯＨ；Section Overhead＝ＲＳＯＨ
＋ＭＳＯＨ）を有し、このＳＯＨを除外した部分に９×
２６１の形態を有する仮想コンテナ４（ＶＣ４；Virtua
1 Container４）１個、又は９×９０の形式を有する仮
想コンテナ３（ＶＣ３；Virtua1 Container３）３個を
収容することができる。このような仮想コンテナ（Ｖ
Ｃ）はフレーム上のペイロード部分の任意の位置で始め
ることができるが、フレーム上でのＶＣのスタート位置
をフレーム上のオーバヘッドの一つであるポインタを用
いて表すことになる。ポインタはＶＣのスタート位置を
ポインタバイトからのオフセットで表したが、１個のＶ
Ｃが多数の伝送装置を経由する場合は、伝送装置におけ
る処理遅延とクロック速度の差異とによりポインタ値が
変更することもある。ＳＴＭ１フレームには３個のＶＣ
３のための３個のポインタが存在し、１個のＶＣ４が存
在するときは最初のポインタだけが使用され、残りの２
個は連続的に表示（ＣＩ；Concatenation Indication）
される。
Ｈ；Synchoronous Digita1 Hierarchy）は同期式伝送網
における伝送方式に関し、９×２７０の形式を有する同
期伝送モジュール１（ＳＴＭ１；Synchronous Transfer
Module１）を基本伝送単位としている。このような伝
送フレームが毎秒８０００回伝送されるため、ＳＴＭ１
は１５５．５２Ｍｂｐｓの伝送速度を有する。ＳＴＭ１
はフレーム内部に伝送路の運営と管理のためのセクショ
ンオーバヘッド（ＳＯＨ；Section Overhead＝ＲＳＯＨ
＋ＭＳＯＨ）を有し、このＳＯＨを除外した部分に９×
２６１の形態を有する仮想コンテナ４（ＶＣ４；Virtua
1 Container４）１個、又は９×９０の形式を有する仮
想コンテナ３（ＶＣ３；Virtua1 Container３）３個を
収容することができる。このような仮想コンテナ（Ｖ
Ｃ）はフレーム上のペイロード部分の任意の位置で始め
ることができるが、フレーム上でのＶＣのスタート位置
をフレーム上のオーバヘッドの一つであるポインタを用
いて表すことになる。ポインタはＶＣのスタート位置を
ポインタバイトからのオフセットで表したが、１個のＶ
Ｃが多数の伝送装置を経由する場合は、伝送装置におけ
る処理遅延とクロック速度の差異とによりポインタ値が
変更することもある。ＳＴＭ１フレームには３個のＶＣ
３のための３個のポインタが存在し、１個のＶＣ４が存
在するときは最初のポインタだけが使用され、残りの２
個は連続的に表示（ＣＩ；Concatenation Indication）
される。
【０００３】「Concatenation」とは、あるＶＣが前の
ＶＣと連結されより大きい容量を有する単一のＶＣにな
ることを意味し、このように連結されたＶＣは中間で分
割されることなく終了するまで１個の単位として処理さ
れる。このように９×２６１の形態を有するＶＣ４にお
いて、最初の１列はＶＣ４の伝達と関連した運用及び補
修（ＯＡＭ；Operation and Maintenance）のため用い
るパスオーバヘッド（ＰＯＨ；Path Overhead）を伝送
するため使用される。残りの９×２６０部分は、実際の
データを伝達するための部分でコンテナ４（Ｃ４；Cont
ainer４）と呼ばれる。Ｃ４は９×２６０の形式を取っ
ているため１４９．７６Ｍｂｐｓの伝達容量を有する。
ＶＣと連結されより大きい容量を有する単一のＶＣにな
ることを意味し、このように連結されたＶＣは中間で分
割されることなく終了するまで１個の単位として処理さ
れる。このように９×２６１の形態を有するＶＣ４にお
いて、最初の１列はＶＣ４の伝達と関連した運用及び補
修（ＯＡＭ；Operation and Maintenance）のため用い
るパスオーバヘッド（ＰＯＨ；Path Overhead）を伝送
するため使用される。残りの９×２６０部分は、実際の
データを伝達するための部分でコンテナ４（Ｃ４；Cont
ainer４）と呼ばれる。Ｃ４は９×２６０の形式を取っ
ているため１４９．７６Ｍｂｐｓの伝達容量を有する。
【０００４】さらにＶＣ４―４ｃはこのような９×２６
１のＶＣ４が４個集まって１個の単一伝達容量を有する
ＶＣになったものでありＣ４が４個集まってできたＣ４
―４ｃを伝達することができる。このようなＶＣ４―４
ｃはＳＴＭ１の４個がバイト単位に時間的にバイトイン
タリーブ（byte interleaved）された形態である。ＳＴ
Ｍ４により伝達されることができる。この場合ＳＴＭ４
は１個のＶＣ４―４ｃを伝達するため１２個のポインタ
のうち１個のポインタだけが用いられ、残りの１１個は
ＣＩとして表示される。
１のＶＣ４が４個集まって１個の単一伝達容量を有する
ＶＣになったものでありＣ４が４個集まってできたＣ４
―４ｃを伝達することができる。このようなＶＣ４―４
ｃはＳＴＭ１の４個がバイト単位に時間的にバイトイン
タリーブ（byte interleaved）された形態である。ＳＴ
Ｍ４により伝達されることができる。この場合ＳＴＭ４
は１個のＶＣ４―４ｃを伝達するため１２個のポインタ
のうち１個のポインタだけが用いられ、残りの１１個は
ＣＩとして表示される。
【０００５】図１０は同期伝送モジュール（ＳＴＭ４―
４ｃ）フレームの形式を表した概略図であり、表１を参
照して動作を説明すると次のようになる。
４ｃ）フレームの形式を表した概略図であり、表１を参
照して動作を説明すると次のようになる。
【０００６】表１にはＶＣ４―４ｃがＳＴＭ４を通じて
伝送されるときのＳＯＨとポインタの形式を表す。ＶＣ
４―４ｃデータとＶＣ４―４ｃのスタート位置を示すポ
インタ（Ｈ１、Ｈ２）を合わせてＡＵ４―４ｃと呼ぶ。
ＶＣ４―４ｃにＡＴＭセルが収容されるときは連続した
ＡＴＭセルの流れに加わり、Ｃ４―４ｃ内におけるＡＴ
Ｍセルのスタート位置は別に決められておらずＡＴＭセ
ルはＶＣ４―４ｃの境界にまたがって位置することもで
きる。６２２Ｍｂｐｓの同期式光通信網（ＳＯＮＥＴ；
Synchronous Optica1 Network）／ＳＴＭ用ＡＴＭセル
物理階層回路の実現方式に関する従来の特許は検索され
なかった。
伝送されるときのＳＯＨとポインタの形式を表す。ＶＣ
４―４ｃデータとＶＣ４―４ｃのスタート位置を示すポ
インタ（Ｈ１、Ｈ２）を合わせてＡＵ４―４ｃと呼ぶ。
ＶＣ４―４ｃにＡＴＭセルが収容されるときは連続した
ＡＴＭセルの流れに加わり、Ｃ４―４ｃ内におけるＡＴ
Ｍセルのスタート位置は別に決められておらずＡＴＭセ
ルはＶＣ４―４ｃの境界にまたがって位置することもで
きる。６２２Ｍｂｐｓの同期式光通信網（ＳＯＮＥＴ；
Synchronous Optica1 Network）／ＳＴＭ用ＡＴＭセル
物理階層回路の実現方式に関する従来の特許は検索され
なかった。
【０００７】表１は同期伝送モジュール（ＳＴＭ４―４
ｃ）のオーバヘッドバイト（ＳＯＨ、ＰＯＨ）を表す。
ｃ）のオーバヘッドバイト（ＳＯＨ、ＰＯＨ）を表す。
【０００８】
【表１】
【０００９】
【発明が解決しようとする課題】このような６２２Ｍｂ
ｐｓＡＴＭセル物理階層回路を実現するにあたり、適当
でない構造を選択する場合、多くの部分の回路動作速度
が７７．７６ＭＨｚの高速になるため実現が難しくなる
短所があり、さらにハードウェアの量が増えるという短
所もある。またＳＴＭ回路の特性上、大部分の機能がフ
レーム単位であるためＳＴＭ回路が特定用途集積回路
（ＡＳＩＣ；Application Specific Integrated Circui
t）等の超大規模集積回路（ＶＬＳＩ）に実現される場
合、設計期間中のシミュレーションにおいて大部分の機
能を確認するためには多くの時間を必要とする。さらに
工程の後、チップのテストをする場合、テストベクトル
を用いて実際のような動作を試験するためにはあまり多
くのベクトル数（クロック数）を必要とするので、実際
のような動作をテストすることができないという短所が
ある。
ｐｓＡＴＭセル物理階層回路を実現するにあたり、適当
でない構造を選択する場合、多くの部分の回路動作速度
が７７．７６ＭＨｚの高速になるため実現が難しくなる
短所があり、さらにハードウェアの量が増えるという短
所もある。またＳＴＭ回路の特性上、大部分の機能がフ
レーム単位であるためＳＴＭ回路が特定用途集積回路
（ＡＳＩＣ；Application Specific Integrated Circui
t）等の超大規模集積回路（ＶＬＳＩ）に実現される場
合、設計期間中のシミュレーションにおいて大部分の機
能を確認するためには多くの時間を必要とする。さらに
工程の後、チップのテストをする場合、テストベクトル
を用いて実際のような動作を試験するためにはあまり多
くのベクトル数（クロック数）を必要とするので、実際
のような動作をテストすることができないという短所が
ある。
【００１０】したがって、本発明はＩＴＵ―ＴのＩ．４
３２の規格によりＡＴＭセルを６２２ＭｂｐｓのＳＴＭ
４―４ｃ又はＳＴＳ―１２ｃフレームを通じて伝送し、
受信するＡＴＭセル物理階層処理回路を作ることにより
使用者の便宜を図り、上位にはＡＴＭフォロム（foru
m）の１６ビットユートピアインタフェースを提供し、
ＡＴＭセル処理は７７．７６ＭＨｚにおいてバイト単位
で処理し、ＳＴＭ処理等残りの部分は１９Ｍ速度で４個
のバイトストリームで並列処理して回路の動作速度を下
げて実現を容易にするＡＴＭセル物理階層処理回路を提
供することにその目的がある。
３２の規格によりＡＴＭセルを６２２ＭｂｐｓのＳＴＭ
４―４ｃ又はＳＴＳ―１２ｃフレームを通じて伝送し、
受信するＡＴＭセル物理階層処理回路を作ることにより
使用者の便宜を図り、上位にはＡＴＭフォロム（foru
m）の１６ビットユートピアインタフェースを提供し、
ＡＴＭセル処理は７７．７６ＭＨｚにおいてバイト単位
で処理し、ＳＴＭ処理等残りの部分は１９Ｍ速度で４個
のバイトストリームで並列処理して回路の動作速度を下
げて実現を容易にするＡＴＭセル物理階層処理回路を提
供することにその目的がある。
【００１１】さらに、本発明によるＡＴＭセル物理階層
処理回路の別の目的は１５５Ｍｂｐｓ又は６２２Ｍｂｐ
ｓのＳＴＭ基盤ＡＴＭセル物理階層処理回路において、
大部分の機能がフレーム単位であるためシミュレーショ
ンと実際の動作のような入力を与えるチップのテストに
あまりにも多くの時間を必要とすることを避けるため各
ブロックのタイミング発生回路を修正して特定テストモ
ードにおいてはフレームの形式が９×２７０でなく９×
３０になるようにし、９倍も短い時間（又はテストベク
トルの数）内に大部分の機能を確認することができるよ
うにするためである。即ち、本発明はバイト処理部と並
列処理部間の１：４多重、逆多重化部を有する全体回路
の構造とＡＴＭセル処理部から１６ビットユートピア形
式のデータと標準ＡＴＭセル形式間の実時間変換に係
り、全体の回路を９×３０の形式で動作させるための制
御回路の構成に関するものである。
処理回路の別の目的は１５５Ｍｂｐｓ又は６２２Ｍｂｐ
ｓのＳＴＭ基盤ＡＴＭセル物理階層処理回路において、
大部分の機能がフレーム単位であるためシミュレーショ
ンと実際の動作のような入力を与えるチップのテストに
あまりにも多くの時間を必要とすることを避けるため各
ブロックのタイミング発生回路を修正して特定テストモ
ードにおいてはフレームの形式が９×２７０でなく９×
３０になるようにし、９倍も短い時間（又はテストベク
トルの数）内に大部分の機能を確認することができるよ
うにするためである。即ち、本発明はバイト処理部と並
列処理部間の１：４多重、逆多重化部を有する全体回路
の構造とＡＴＭセル処理部から１６ビットユートピア形
式のデータと標準ＡＴＭセル形式間の実時間変換に係
り、全体の回路を９×３０の形式で動作させるための制
御回路の構成に関するものである。
【００１２】
【課題を解決するための手段】上述した目的を達成する
ための本発明によるＡＴＭセル物理階層処理回路は送信
ＡＴＭ先入れ先出し器（ＦＩＦＯ）からセルを読み出
し、アイドル（idle）セルを挿入し、ＨＥＣを挿入し、
ペイロードスクランブルをし、Ｃ４―４ｃデータを構成
する送信ＡＴＭセル処理部と、受信されたＣ４―４ｃデ
ータからＨＥＣを用いてセル境界を識別し、ペイロード
デスクランブルとアイドルセルとを除去した後、受信Ａ
ＴＭセルＦＩＦＯに書き込み機能を遂行する受信ＡＴＭ
セル処理部と、パスオーバヘッド（ＰＯＨ；Path Overh
ead）を生成し、挿入する送信パスオーバヘッド処理部
と、受信されたＶＣ４―４ｃデータからパスオーバヘッ
ドを抽出し、処理する機能を遂行する受信パスオーバヘ
ッド処理部と、ＶＣ４―４ｃの位置を示すポインタ値を
生成し、フレームに挿入する機能を担当する送信ポイン
タ処理部と、受信されたフレームデータからポインタ値
を抽出し、解釈し、ＶＣ４―４ｃの位置を検出する機能
を担当する受信ポインタ処理部と、セクションオーバヘ
ッドを生成し、挿入する送信セクションオーバヘッド処
理部と、受信されたフレームからセクションオーバヘッ
ドを抽出し、処理する機能を担当する受信セクションオ
ーバヘッド処理部と、上記送信部及び受信部においてフ
レームを処理する送信フレーム処理部及び受信フレーム
処理部と、上記送信ＡＴＭセル処理部、上記受信ＡＴＭ
セル処理部、上記送信パスオーバヘッド処理部、上記受
信パスオーバヘッド処理部、上記送信ポインタ処理部、
上記受信ポインタ処理部、上記送信セクションオーバヘ
ッド処理部、上記受信セクションオーバヘッド処理部及
び上記送受信フレーム処理部を各々制御するための多数
の制御部とにより構成されることを特徴とする。
ための本発明によるＡＴＭセル物理階層処理回路は送信
ＡＴＭ先入れ先出し器（ＦＩＦＯ）からセルを読み出
し、アイドル（idle）セルを挿入し、ＨＥＣを挿入し、
ペイロードスクランブルをし、Ｃ４―４ｃデータを構成
する送信ＡＴＭセル処理部と、受信されたＣ４―４ｃデ
ータからＨＥＣを用いてセル境界を識別し、ペイロード
デスクランブルとアイドルセルとを除去した後、受信Ａ
ＴＭセルＦＩＦＯに書き込み機能を遂行する受信ＡＴＭ
セル処理部と、パスオーバヘッド（ＰＯＨ；Path Overh
ead）を生成し、挿入する送信パスオーバヘッド処理部
と、受信されたＶＣ４―４ｃデータからパスオーバヘッ
ドを抽出し、処理する機能を遂行する受信パスオーバヘ
ッド処理部と、ＶＣ４―４ｃの位置を示すポインタ値を
生成し、フレームに挿入する機能を担当する送信ポイン
タ処理部と、受信されたフレームデータからポインタ値
を抽出し、解釈し、ＶＣ４―４ｃの位置を検出する機能
を担当する受信ポインタ処理部と、セクションオーバヘ
ッドを生成し、挿入する送信セクションオーバヘッド処
理部と、受信されたフレームからセクションオーバヘッ
ドを抽出し、処理する機能を担当する受信セクションオ
ーバヘッド処理部と、上記送信部及び受信部においてフ
レームを処理する送信フレーム処理部及び受信フレーム
処理部と、上記送信ＡＴＭセル処理部、上記受信ＡＴＭ
セル処理部、上記送信パスオーバヘッド処理部、上記受
信パスオーバヘッド処理部、上記送信ポインタ処理部、
上記受信ポインタ処理部、上記送信セクションオーバヘ
ッド処理部、上記受信セクションオーバヘッド処理部及
び上記送受信フレーム処理部を各々制御するための多数
の制御部とにより構成されることを特徴とする。
【００１３】
【発明の実施の形態】以下に添付した図面を参照して本
発明を詳細に説明する。
発明を詳細に説明する。
【００１４】図１は本発明によるＡＴＭセル物理階層処
理回路のブロック図であり、その動作を説明すると次の
ようになる。上位からＡＴＭセル蓄積用ＦＩＦＯを含む
ＡＴＭセル処理部１０、６０とＰＯＨ処理部２０、７０
とポインタ処理部３０、８０とＳＯＨ処理部４０、９０
とフレーム処理部５０、１００とに各々構成される。
理回路のブロック図であり、その動作を説明すると次の
ようになる。上位からＡＴＭセル蓄積用ＦＩＦＯを含む
ＡＴＭセル処理部１０、６０とＰＯＨ処理部２０、７０
とポインタ処理部３０、８０とＳＯＨ処理部４０、９０
とフレーム処理部５０、１００とに各々構成される。
【００１５】ＡＴＭセル処理部１０、６０の送信ＡＴＭ
セル処理部１０は送信ＡＴＭセルＦＩＦＯからセルを読
み出し、アイドルセル挿入、ＨＥＣ挿入、ペイロードス
クランブルをしてＣ４―４ｃデータを構成する。受信Ａ
ＴＭセル処理部６０は受信されたＣ４―４ｃデータから
ＨＥＣを用いてセル境界識別をし、ペイロードスクラン
ブル及びアイドルセル除去を行った後、受信ＡＴＭセル
ＦＩＦＯに書き込み機能を遂行する。
セル処理部１０は送信ＡＴＭセルＦＩＦＯからセルを読
み出し、アイドルセル挿入、ＨＥＣ挿入、ペイロードス
クランブルをしてＣ４―４ｃデータを構成する。受信Ａ
ＴＭセル処理部６０は受信されたＣ４―４ｃデータから
ＨＥＣを用いてセル境界識別をし、ペイロードスクラン
ブル及びアイドルセル除去を行った後、受信ＡＴＭセル
ＦＩＦＯに書き込み機能を遂行する。
【００１６】ＰＯＨ処理部２０、７０の送信ＰＯＨ処理
部２０はＰＯＨを生成して挿入し、受信ＰＯＨ処理部７
０においてはＰＯＨを抽出して処理する機能を行う。
部２０はＰＯＨを生成して挿入し、受信ＰＯＨ処理部７
０においてはＰＯＨを抽出して処理する機能を行う。
【００１７】ポインタ処理部３０、８０の送信ポインタ
処理部３０はＶＣ４―４ｃの位置を示すポインタ値を生
成してフレームに挿入する機能を担当する。受信ポイン
タ処理部８０はフレームからポインタ値を抽出、解釈し
てＶＣ４―４ｃの位置を検出する機能を担当する。
処理部３０はＶＣ４―４ｃの位置を示すポインタ値を生
成してフレームに挿入する機能を担当する。受信ポイン
タ処理部８０はフレームからポインタ値を抽出、解釈し
てＶＣ４―４ｃの位置を検出する機能を担当する。
【００１８】ＳＯＨ処理部４０、９０の送信ＳＯＨ処理
部４０はＳＯＨを生成して挿入し、受信ＳＯＨ処理部９
０はＳＯＨを抽出して処理する機能を担当する。ここ
で、各機能ブロックに対してＡＴＭセルデータの流れに
したがって説明すると次のようになる。
部４０はＳＯＨを生成して挿入し、受信ＳＯＨ処理部９
０はＳＯＨを抽出して処理する機能を担当する。ここ
で、各機能ブロックに対してＡＴＭセルデータの流れに
したがって説明すると次のようになる。
【００１９】ＡＴＭセル処理部１０、６０はＰＯＨ処理
部２０、７０各々から入力されるＣ４―４ｃ区間信号に
よりイネーブル（enable）され動作する。ＡＴＭセル処
理部１０、６０内の送信ＡＴＭセルＦＩＦＯ（不図示）
は４個の１セルＦＩＦＯにより構成され外部のＡＴＭセ
ル処理回路はユートピアインタフェースを通じて送信す
るＦＩＦＯに書き込むようにできている。
部２０、７０各々から入力されるＣ４―４ｃ区間信号に
よりイネーブル（enable）され動作する。ＡＴＭセル処
理部１０、６０内の送信ＡＴＭセルＦＩＦＯ（不図示）
は４個の１セルＦＩＦＯにより構成され外部のＡＴＭセ
ル処理回路はユートピアインタフェースを通じて送信す
るＦＩＦＯに書き込むようにできている。
【００２０】送信ＦＩＦＯの制御回路はユートピアイン
タフェースのタイミングに合わせ４個のＦＩＦＯのうち
１個を選択するＦＩＦＯ選択信号と書き込み番地を発生
させＡＴＭセルが順次に４個のＦＩＦＯに書き込まれる
ようにし各ＦＩＦＯにおけるセルの蓄積状況を知らせる
フラグ（flag）を管理する。また、ユートピアの信号
（txfu11）を用いて送信ＦＩＦＯがオーバフロー（over
flow）されないようにする。さらに、Ｃ４―４ｃ区間に
おいて連続したセルの流れを作るためにＦＩＦＯフラグ
を監視しながら１個以上のＦＩＦＯに伝送されるセルが
ある場合、該当ＦＩＦＯの選択とともに読み出し番地を
増加させセルデータをＡＴＭセル処理部に送り、伝送す
るセルがない場合は１個のセル時間の間idle‐conとい
う信号を使用（assert）してアイドルセルが挿入される
ように知らせる。
タフェースのタイミングに合わせ４個のＦＩＦＯのうち
１個を選択するＦＩＦＯ選択信号と書き込み番地を発生
させＡＴＭセルが順次に４個のＦＩＦＯに書き込まれる
ようにし各ＦＩＦＯにおけるセルの蓄積状況を知らせる
フラグ（flag）を管理する。また、ユートピアの信号
（txfu11）を用いて送信ＦＩＦＯがオーバフロー（over
flow）されないようにする。さらに、Ｃ４―４ｃ区間に
おいて連続したセルの流れを作るためにＦＩＦＯフラグ
を監視しながら１個以上のＦＩＦＯに伝送されるセルが
ある場合、該当ＦＩＦＯの選択とともに読み出し番地を
増加させセルデータをＡＴＭセル処理部に送り、伝送す
るセルがない場合は１個のセル時間の間idle‐conとい
う信号を使用（assert）してアイドルセルが挿入される
ように知らせる。
【００２１】更に、セルデータ、idle‐con信号ととも
にＡＴＭセルのスタート点を知らせるセルスタート（Ｓ
ＯＣ；Start of Ce11）信号と一緒に送り、ＡＴＭセル
処理部の動作を同期させる。その後、ＡＴＭセル処理部
のタイミング信号はこのＳＯＣにより同期されて発生す
る。ＡＴＭセル処理部はアイドルセルが挿入される位置
にアイドルセルを挿入し、全てのセルに対してＨＥＣを
計算して挿入し、セルペイロードに対してスクランブル
を遂行する。また、ＡＴＭセル処理部はＰＯＨ処理部に
おけるＨ４値の生成を促すためにＡＴＭセルのスタート
位置を知らせるＳＯＣ信号をＰＯＨ処理部に送る。
にＡＴＭセルのスタート点を知らせるセルスタート（Ｓ
ＯＣ；Start of Ce11）信号と一緒に送り、ＡＴＭセル
処理部の動作を同期させる。その後、ＡＴＭセル処理部
のタイミング信号はこのＳＯＣにより同期されて発生す
る。ＡＴＭセル処理部はアイドルセルが挿入される位置
にアイドルセルを挿入し、全てのセルに対してＨＥＣを
計算して挿入し、セルペイロードに対してスクランブル
を遂行する。また、ＡＴＭセル処理部はＰＯＨ処理部に
おけるＨ４値の生成を促すためにＡＴＭセルのスタート
位置を知らせるＳＯＣ信号をＰＯＨ処理部に送る。
【００２２】送信ＰＯＨ処理部２０は送信ポインタ処理
部３０から受けたＶＣ４ＥＮ信号によりＶＣ４―４ｃ区
間においてのみイネーブルされて動作し、伝送されるＶ
Ｃ４―４ｃ上においてＣ４―４ｃ区間を示す信号を生成
してＡＴＭセル処理部に送りＡＴＭ処理部をイネーブル
させる。送信ＰＯＨ処理部２０はＰＯＨを生成しＶＣ４
―４ｃに該当する位置に挿入してＡＴＭセル処理部から
伝達された連続的なＡＴＭセルの流れであるＣ４―４ｃ
データとともにＶＣ４―４ｃを作る機能を遂行する。各
ＰＯＨは直前に伝送されたＶＣ４―４ｃデータと受信Ｐ
ＯＨ処理部７０の状態、又はオーバヘッド挿入のための
外部直列インタフェースから得た値等を用いて生成す
る。このように生成されたＶＣ４―４ｃはＶＣ４―４ｃ
のスタート位置を知らせるＴＸＪ１０ＦＳ信号とともに
ＶＣ４―４ｃ区間の間にポインタ処理部に伝達される。
ＰＯＨ処理部において生成され挿入されるＰＯＨはＪ
１、Ｂ３、Ｃ２、Ｇ１、Ｆ２、Ｈ４、Ｚ３、Ｚ４、Ｚ５
である。このように形成されたＶＣ４―４ｃデータは４
個のＳＴＭ１ストリームに分割されてポインタ処理部に
伝達されＴＸＪ１０ＦＳ信号は分割されたデータに同期
される。
部３０から受けたＶＣ４ＥＮ信号によりＶＣ４―４ｃ区
間においてのみイネーブルされて動作し、伝送されるＶ
Ｃ４―４ｃ上においてＣ４―４ｃ区間を示す信号を生成
してＡＴＭセル処理部に送りＡＴＭ処理部をイネーブル
させる。送信ＰＯＨ処理部２０はＰＯＨを生成しＶＣ４
―４ｃに該当する位置に挿入してＡＴＭセル処理部から
伝達された連続的なＡＴＭセルの流れであるＣ４―４ｃ
データとともにＶＣ４―４ｃを作る機能を遂行する。各
ＰＯＨは直前に伝送されたＶＣ４―４ｃデータと受信Ｐ
ＯＨ処理部７０の状態、又はオーバヘッド挿入のための
外部直列インタフェースから得た値等を用いて生成す
る。このように生成されたＶＣ４―４ｃはＶＣ４―４ｃ
のスタート位置を知らせるＴＸＪ１０ＦＳ信号とともに
ＶＣ４―４ｃ区間の間にポインタ処理部に伝達される。
ＰＯＨ処理部において生成され挿入されるＰＯＨはＪ
１、Ｂ３、Ｃ２、Ｇ１、Ｆ２、Ｈ４、Ｚ３、Ｚ４、Ｚ５
である。このように形成されたＶＣ４―４ｃデータは４
個のＳＴＭ１ストリームに分割されてポインタ処理部に
伝達されＴＸＪ１０ＦＳ信号は分割されたデータに同期
される。
【００２３】送信ポインタ処理部は送信部全体のマスタ
（master）として動作し、ＳＯＨ処理部にはフレーム同
期信号を送りフレームのスタート位置を指定しＰＯＨ処
理部にはＶＣ４―４ｃ区間信号を送りＰＯＨ処理部をイ
ネーブルさせるこのとき送信ポインタの値を任意の値に
固定させるため付加的にＶＣ４―４ｃのスタート位置を
命令する同期信号を送りＰＯＨ処理部のタイミングを初
期化し伝送フレームにおけるＶＣ４―４ｃのスタート位
置を指定することもできる。ポインタ処理部はＰＯＨ処
理部からくるＶＣ４―４ｃデータを伝送しフレームのポ
インタ位置（Ｈ１、Ｈ２）にポインタ値を挿入する。し
たがって、ポインタ処理部においてはＡＵ４一４ｃを生
成する機能を遂行することになる。送信部においてはＳ
ＯＨ処理部、ポインタ処理部、ＡＴＭセル処理部全部が
同じクロックを使用するため（１９．４４ＭＨｚクロッ
クも７７．７６ＭＨｚを分周して生成）ポインタ値の変
更は発生しない。
（master）として動作し、ＳＯＨ処理部にはフレーム同
期信号を送りフレームのスタート位置を指定しＰＯＨ処
理部にはＶＣ４―４ｃ区間信号を送りＰＯＨ処理部をイ
ネーブルさせるこのとき送信ポインタの値を任意の値に
固定させるため付加的にＶＣ４―４ｃのスタート位置を
命令する同期信号を送りＰＯＨ処理部のタイミングを初
期化し伝送フレームにおけるＶＣ４―４ｃのスタート位
置を指定することもできる。ポインタ処理部はＰＯＨ処
理部からくるＶＣ４―４ｃデータを伝送しフレームのポ
インタ位置（Ｈ１、Ｈ２）にポインタ値を挿入する。し
たがって、ポインタ処理部においてはＡＵ４一４ｃを生
成する機能を遂行することになる。送信部においてはＳ
ＯＨ処理部、ポインタ処理部、ＡＴＭセル処理部全部が
同じクロックを使用するため（１９．４４ＭＨｚクロッ
クも７７．７６ＭＨｚを分周して生成）ポインタ値の変
更は発生しない。
【００２４】ＳＯＨ処理部はポインタ処理部から送られ
るフレーム同期信号に合わせて周期的にフレームを生成
しポインタ処理部においては伝達されたＡＵ４―４ｃデ
ータ（ＶＣ４―４ｃデータと該当ポインタ値）をフレー
ムと一緒に伝送し各種のＳＯＨを生成して該当位置に挿
入する。ポインタ処理部から伝達されたＡＵ４―４ｃデ
ータはＳＯＨ処理部のフレームタイミングと同期されて
いるため別途のバッファを必要としない。ＳＴＭのフレ
ームのＳＯＨは直前に伝送されたフレームデータと受信
ＳＯＨ処理部の状態と、外部直列インタフェースから得
た値を用いて作られＳＯＨ処理部において生成されて挿
入されるオーバヘッドバイトにはＪＯ（Ｃ１）、Ｂ１、
Ｅ１、Ｆ１、Ｄ１、Ｂ２、Ｋ１、Ｋ２、Ｄ２、Ｓ１、Ｍ
１、Ｅ２である。このように処理された４個の並列デー
タストリームは送信フレームに行く前に再び１個の７７
Ｍストリームに多重化される。Ｂ１の値は多重化された
状態において計算され多重化される前に挿入される送信
部フレームは送信フレームのＡ１、Ａ２フレーミングバ
イトを挿入して全体のデータをフレーム同期スクランブ
ルする。
るフレーム同期信号に合わせて周期的にフレームを生成
しポインタ処理部においては伝達されたＡＵ４―４ｃデ
ータ（ＶＣ４―４ｃデータと該当ポインタ値）をフレー
ムと一緒に伝送し各種のＳＯＨを生成して該当位置に挿
入する。ポインタ処理部から伝達されたＡＵ４―４ｃデ
ータはＳＯＨ処理部のフレームタイミングと同期されて
いるため別途のバッファを必要としない。ＳＴＭのフレ
ームのＳＯＨは直前に伝送されたフレームデータと受信
ＳＯＨ処理部の状態と、外部直列インタフェースから得
た値を用いて作られＳＯＨ処理部において生成されて挿
入されるオーバヘッドバイトにはＪＯ（Ｃ１）、Ｂ１、
Ｅ１、Ｆ１、Ｄ１、Ｂ２、Ｋ１、Ｋ２、Ｄ２、Ｓ１、Ｍ
１、Ｅ２である。このように処理された４個の並列デー
タストリームは送信フレームに行く前に再び１個の７７
Ｍストリームに多重化される。Ｂ１の値は多重化された
状態において計算され多重化される前に挿入される送信
部フレームは送信フレームのＡ１、Ａ２フレーミングバ
イトを挿入して全体のデータをフレーム同期スクランブ
ルする。
【００２５】受信部においては、フレーム受信部が受信
される連続的なフレームの流れにおいてフレームパター
ンＡ１、Ａ２を検出してＳＴＭの始点位置を検出し、こ
れによって受信ＳＯＨ処理部のタイミングを同期させ
る。受信されたフレームデータはフレーム同期デスクラ
ンブルされた後、１９．４４ＭＨｚ速度の４個のＳＴＭ
１の並列データに分離され、ＳＯＨ処理部に送られるこ
とになり、ここからは送信部と同じく４個の１９Ｍスト
リームに対して一つのタイミング制御部から発生された
タイミング信号が共通に適用されて処理される。
される連続的なフレームの流れにおいてフレームパター
ンＡ１、Ａ２を検出してＳＴＭの始点位置を検出し、こ
れによって受信ＳＯＨ処理部のタイミングを同期させ
る。受信されたフレームデータはフレーム同期デスクラ
ンブルされた後、１９．４４ＭＨｚ速度の４個のＳＴＭ
１の並列データに分離され、ＳＯＨ処理部に送られるこ
とになり、ここからは送信部と同じく４個の１９Ｍスト
リームに対して一つのタイミング制御部から発生された
タイミング信号が共通に適用されて処理される。
【００２６】ＳＴＭ４―４ｃの場合、Ｂ２バイトは４個
のストリームに対して各々計算、比較され、Ｍ１バイト
は３番目のストリームにおいて抽出される。大部分のオ
ーバヘッドは最初のストリームにのみ位置するため、タ
イミング信号は該当するストリームに対してだけ適用さ
れる。 ＳＯＨ処理部は受信されたＳＴＭフレームの各
種オーバヘッドをタイミングにしたがって抽出して処理
し、一部ＳＯＨは外部直列インタフェースを通じて出力
する。このように処理されたフレームデータはポインタ
処理のため受信ポインタ処理部に伝達され、このとき上
記のフレームデータは受信されたデータとともにフレー
ムスタート位置信号を伝達しポインタ処理部のタイミン
グを同期させる。ＳＯＨ処理部においては送信部と同様
にＪＯ（Ｃ１）Ｂ１、Ｅ１、Ｆ１、Ｄ１、Ｂ２、Ｋ１、
Ｋ２、Ｄ２、Ｓ１、Ｍ１、Ｅ２の情報を処理する。
のストリームに対して各々計算、比較され、Ｍ１バイト
は３番目のストリームにおいて抽出される。大部分のオ
ーバヘッドは最初のストリームにのみ位置するため、タ
イミング信号は該当するストリームに対してだけ適用さ
れる。 ＳＯＨ処理部は受信されたＳＴＭフレームの各
種オーバヘッドをタイミングにしたがって抽出して処理
し、一部ＳＯＨは外部直列インタフェースを通じて出力
する。このように処理されたフレームデータはポインタ
処理のため受信ポインタ処理部に伝達され、このとき上
記のフレームデータは受信されたデータとともにフレー
ムスタート位置信号を伝達しポインタ処理部のタイミン
グを同期させる。ＳＯＨ処理部においては送信部と同様
にＪＯ（Ｃ１）Ｂ１、Ｅ１、Ｆ１、Ｄ１、Ｂ２、Ｋ１、
Ｋ２、Ｄ２、Ｓ１、Ｍ１、Ｅ２の情報を処理する。
【００２７】受信ポインタ処理部８０はＳＴＭ処理部か
ら送られる同期信号にしたがって内部のタイミング発生
部を同期させ、ポインタ処理に必要な各種タイミング信
号を発生させる。ポインタ処理部は受信されたＳＴＭフ
レームデータからポインタを抽出した後処理して、ＶＣ
４―４ｃのスタート位置を検出しＰＯＨ処理部には受信
されたフレームデータとともにＶＣ４―４ｃの区間を示
すＶＣ４ＥＮ信号とＶＣ４―４ｃのスタート位置信号で
あるＲＸＪＩＯＦＳ信号を送る。ポインタ処理部におい
て処理できることはポインタの増加（Ｉビット反転）、
減少（Ｄビット反転）と新しいポインタの受信（ＮＤＦ
設定）、３回連続の正常ポインタ受信である。各ポイン
タの処理結果によりＶＣ４ＥＮ信号とＲＸＪＩＯＦＳ信
号を調節して受信ＰＯＨ処理部に伝達する。
ら送られる同期信号にしたがって内部のタイミング発生
部を同期させ、ポインタ処理に必要な各種タイミング信
号を発生させる。ポインタ処理部は受信されたＳＴＭフ
レームデータからポインタを抽出した後処理して、ＶＣ
４―４ｃのスタート位置を検出しＰＯＨ処理部には受信
されたフレームデータとともにＶＣ４―４ｃの区間を示
すＶＣ４ＥＮ信号とＶＣ４―４ｃのスタート位置信号で
あるＲＸＪＩＯＦＳ信号を送る。ポインタ処理部におい
て処理できることはポインタの増加（Ｉビット反転）、
減少（Ｄビット反転）と新しいポインタの受信（ＮＤＦ
設定）、３回連続の正常ポインタ受信である。各ポイン
タの処理結果によりＶＣ４ＥＮ信号とＲＸＪＩＯＦＳ信
号を調節して受信ＰＯＨ処理部に伝達する。
【００２８】４個の並列データのストリームはＰＯＨ処
理部から伝達され再び多重化されて一つの７７Ｍストリ
ームが作られ、ＶＣ４ＥＮ信号とＲＸＪ１０ＦＳ信号も
これにより再び調節されることになる。受信ＰＯＨ処理
部はポインタ処理部からくるＶＣ４ＥＮ信号によりＶＣ
４―４ｃ区間においてのみイネーブルされて動作し、Ｖ
Ｃ４一４ｃの始点位置信号であるＲＸＪ１０ＦＳ信号に
よりタイミングを同期させ、このタイミング信号により
各種ＰＯＨを抽出して処理する。さらにＡＴＭセル処理
部には受信されたＶＣ４―４ｃ区間においてＣ４―４ｃ
に該当する部分のデータとともにＣ４一４ｃの区間信号
であるＣ４ＥＮ信号を受信ＡＴＭセル処理部に送る。こ
のときＰＯＨのＨ４より得たセルのスタート情報をＡＴ
Ｍセル処理部に一緒に送り、セル処理部においてＨＥＣ
を用いたセル境界識別の結果と符合するかを確認するこ
とができるようにする。受信ＰＯＨ処理部において処理
するオーバヘッドはＪ１、Ｂ３、Ｃ２、Ｇ１、Ｆ２、Ｈ
４、Ｚ３、Ｚ４、Ｚ５である。
理部から伝達され再び多重化されて一つの７７Ｍストリ
ームが作られ、ＶＣ４ＥＮ信号とＲＸＪ１０ＦＳ信号も
これにより再び調節されることになる。受信ＰＯＨ処理
部はポインタ処理部からくるＶＣ４ＥＮ信号によりＶＣ
４―４ｃ区間においてのみイネーブルされて動作し、Ｖ
Ｃ４一４ｃの始点位置信号であるＲＸＪ１０ＦＳ信号に
よりタイミングを同期させ、このタイミング信号により
各種ＰＯＨを抽出して処理する。さらにＡＴＭセル処理
部には受信されたＶＣ４―４ｃ区間においてＣ４―４ｃ
に該当する部分のデータとともにＣ４一４ｃの区間信号
であるＣ４ＥＮ信号を受信ＡＴＭセル処理部に送る。こ
のときＰＯＨのＨ４より得たセルのスタート情報をＡＴ
Ｍセル処理部に一緒に送り、セル処理部においてＨＥＣ
を用いたセル境界識別の結果と符合するかを確認するこ
とができるようにする。受信ＰＯＨ処理部において処理
するオーバヘッドはＪ１、Ｂ３、Ｃ２、Ｇ１、Ｆ２、Ｈ
４、Ｚ３、Ｚ４、Ｚ５である。
【００２９】受信ＡＴＭセル処理部６０は受信ＰＯＨ処
理部７０から送られるＣ４ＥＮ信号によりイネーブルさ
れＣ４―４ｃ区間においてのみ動作しＨＥＣを用いたセ
ル境界識別を遂行してＣ４―４ｃストリームにおけるセ
ルの境界を識別する。この過程において１ビットＨＥＣ
誤りを訂正することができ２ビット以上の誤りを検出す
ることができる。セル境界を得たあとはペイロードに対
しデスクランブルをしてヘッダを検査しアイドルセルの
場合は選択的に廃棄するようにする。このようにして得
たＡＴＭセルの流れは受信ＦＩＦＯに蓄積されるか否か
を示す書き込みイネーブル（write-enable）信号ととも
に受信ＡＴＭセルＦＩＦＯに伝達される。受信ＡＴＭセ
ルＦＩＦＯには４個のＦＩＦＯがあり、書き込みイネー
ブルされている場合、順次に空いているＦＩＦＯを選択
して書き込み番地を増加して該当するＦＩＦＯにＡＴＭ
セルを蓄積する。一つ以上のＦＩＦＯにＡＴＭセルが受
信されている場合、ユートピアインタフェースのｒｘｅ
ｍｐｔｙ信号を通じて上位のＡＴＭセル処理部にこの事
実を知らせＡＴＭセルを読み出すようにする。
理部７０から送られるＣ４ＥＮ信号によりイネーブルさ
れＣ４―４ｃ区間においてのみ動作しＨＥＣを用いたセ
ル境界識別を遂行してＣ４―４ｃストリームにおけるセ
ルの境界を識別する。この過程において１ビットＨＥＣ
誤りを訂正することができ２ビット以上の誤りを検出す
ることができる。セル境界を得たあとはペイロードに対
しデスクランブルをしてヘッダを検査しアイドルセルの
場合は選択的に廃棄するようにする。このようにして得
たＡＴＭセルの流れは受信ＦＩＦＯに蓄積されるか否か
を示す書き込みイネーブル（write-enable）信号ととも
に受信ＡＴＭセルＦＩＦＯに伝達される。受信ＡＴＭセ
ルＦＩＦＯには４個のＦＩＦＯがあり、書き込みイネー
ブルされている場合、順次に空いているＦＩＦＯを選択
して書き込み番地を増加して該当するＦＩＦＯにＡＴＭ
セルを蓄積する。一つ以上のＦＩＦＯにＡＴＭセルが受
信されている場合、ユートピアインタフェースのｒｘｅ
ｍｐｔｙ信号を通じて上位のＡＴＭセル処理部にこの事
実を知らせＡＴＭセルを読み出すようにする。
【００３０】本発明においては回路の動作速度を下げる
ためにＡＴＭ処理部は７７．７６ＭＨｚで動作させ一部
７７．７６ＭＨｚにおけるバイト単位処理が不可避であ
るＢ３計算、Ｂ１処理、フレーム（デ）スクランブル、
フレーム受信器の機能等を除外した大部分のＰＯＨ処理
部、ポインタ処理部、ＳＯＨ処理部が１９．４４ＭＨｚ
において動作するようになっている。各ブロック間の同
期に使用される信号は１９．４４ＭＨｚクロックに同期
されている。またＰＯＨ処理部とポインタ処理部間の多
重化、逆多重化更に、ＳＯＨ処理部とフレーム送受信部
間の多重化、逆多重化において各コラムデータの位相を
合わせるため図２（Ａ）のように７７．７６Ｍｈｚのク
ロックに対し各コラムの位置を示す信号（デコ；deco）
が用いられる。したがって送受信部に各々７７．７６Ｍ
Ｈｚと１９．４４ＭＨｚクロックが存在しこの１９．４
４ＭＨｚクロックは７７．７６ＭＨｚクロックを分周し
て生成され２個のクロックの上昇エッジ（rising edg
e）と一致するように調節されている。実際にはこのよ
うな位相（phase）関係を保証すると同時に２個のクロ
ック間のスキュー（skew）を考慮してデータと制御信号
が安全に伝達されるように追加してネガテイブエッジフ
リップ／フロップ（negative edge Ｆ／Ｆ）回路又はラ
ッチ（1atch）回路が用いられる。
ためにＡＴＭ処理部は７７．７６ＭＨｚで動作させ一部
７７．７６ＭＨｚにおけるバイト単位処理が不可避であ
るＢ３計算、Ｂ１処理、フレーム（デ）スクランブル、
フレーム受信器の機能等を除外した大部分のＰＯＨ処理
部、ポインタ処理部、ＳＯＨ処理部が１９．４４ＭＨｚ
において動作するようになっている。各ブロック間の同
期に使用される信号は１９．４４ＭＨｚクロックに同期
されている。またＰＯＨ処理部とポインタ処理部間の多
重化、逆多重化更に、ＳＯＨ処理部とフレーム送受信部
間の多重化、逆多重化において各コラムデータの位相を
合わせるため図２（Ａ）のように７７．７６Ｍｈｚのク
ロックに対し各コラムの位置を示す信号（デコ；deco）
が用いられる。したがって送受信部に各々７７．７６Ｍ
Ｈｚと１９．４４ＭＨｚクロックが存在しこの１９．４
４ＭＨｚクロックは７７．７６ＭＨｚクロックを分周し
て生成され２個のクロックの上昇エッジ（rising edg
e）と一致するように調節されている。実際にはこのよ
うな位相（phase）関係を保証すると同時に２個のクロ
ック間のスキュー（skew）を考慮してデータと制御信号
が安全に伝達されるように追加してネガテイブエッジフ
リップ／フロップ（negative edge Ｆ／Ｆ）回路又はラ
ッチ（1atch）回路が用いられる。
【００３１】本発明においては各ブロック内部のタイミ
ング信号と各ブロック間の主要同期信号が９×２７０構
造を有するＳＴＭ１を基準として発生するためデータが
４個のストリームに分かれて伝達されるときも１９．４
４ＭＨｚクロックを基準として伝達され１９Ｍストリー
ムと７７Ｍストリーム間の変換による処理遅延時間（1a
tency time）が同期用制御信号に調節される。
ング信号と各ブロック間の主要同期信号が９×２７０構
造を有するＳＴＭ１を基準として発生するためデータが
４個のストリームに分かれて伝達されるときも１９．４
４ＭＨｚクロックを基準として伝達され１９Ｍストリー
ムと７７Ｍストリーム間の変換による処理遅延時間（1a
tency time）が同期用制御信号に調節される。
【００３２】図２（Ａ）および図２（Ｂ）においては送
受信部において多重化、逆多重化を遂行する際のクロッ
クデータの関係を示す。
受信部において多重化、逆多重化を遂行する際のクロッ
クデータの関係を示す。
【００３３】本発明は上位のＡＴＭ機能を担当する回路
とは１６ビットユートピア形式でセルをやりとりするた
め内部のＦＩＦＯも２７×１６ビット単位が基本になっ
ている。しかし、実際にＣ４―４ｃにセルが収容される
ときは５４バイトでなく５３バイトのＡＴＭセルが連続
的に位置しなければならないため送信部においては１６
ビットユートピア形式のＵＤＦを除去する機能が必要で
あり受信部においてはこのＵＤＦを挿入する機能が必要
とされる。図２（Ｂ）には１６ビットユートピアの形式
を示している。
とは１６ビットユートピア形式でセルをやりとりするた
め内部のＦＩＦＯも２７×１６ビット単位が基本になっ
ている。しかし、実際にＣ４―４ｃにセルが収容される
ときは５４バイトでなく５３バイトのＡＴＭセルが連続
的に位置しなければならないため送信部においては１６
ビットユートピア形式のＵＤＦを除去する機能が必要で
あり受信部においてはこのＵＤＦを挿入する機能が必要
とされる。図２（Ｂ）には１６ビットユートピアの形式
を示している。
【００３４】送信ＡＴＭセル処理部はＡＴＭセルＦＩＦ
Ｏにより５３クロックを周期とするセルスタート（Ｃ
Ｓ：Cell Start）信号を出すようになっており送信ＦＩ
ＦＯ４３はこのＣＳの時点で４個のフラグ値を見てＦＩ
ＦＯに１個以上のセルが存在するかを判断し、存在する
場合該当ＦＩＦＯを選択して読み出し番地を増加するよ
うになっている。この番地の増加により該当するセルの
データがセル処理部に順次に伝達されることになる。送
信ＦＩＦＯ４３にセルが無い場合はアイドルセルが挿入
されることを示すidle‐con信号を活性化（assert）す
る。しかし、ＦＩＦＯのデータが表２に図示されている
ように１６ビットユートピアの形式を有しているためＨ
ＥＣとともに入ってくるＵＤＦを除去して標準セルの形
態に変換する機能が必要である。
Ｏにより５３クロックを周期とするセルスタート（Ｃ
Ｓ：Cell Start）信号を出すようになっており送信ＦＩ
ＦＯ４３はこのＣＳの時点で４個のフラグ値を見てＦＩ
ＦＯに１個以上のセルが存在するかを判断し、存在する
場合該当ＦＩＦＯを選択して読み出し番地を増加するよ
うになっている。この番地の増加により該当するセルの
データがセル処理部に順次に伝達されることになる。送
信ＦＩＦＯ４３にセルが無い場合はアイドルセルが挿入
されることを示すidle‐con信号を活性化（assert）す
る。しかし、ＦＩＦＯのデータが表２に図示されている
ように１６ビットユートピアの形式を有しているためＨ
ＥＣとともに入ってくるＵＤＦを除去して標準セルの形
態に変換する機能が必要である。
【００３５】１６ビットユートピア形式のデータから標
準ＡＴＭセルのデータを作るためセルのスタート点から
図３の如く二つのクロックに１回読み出し番地を増加さ
せ一つの番地からでたデータの上位バイトと下位バイト
を順次に選択するがＨＥＣがあるワードにおいてだけ読
み出し番地を一つのクロックに増加させて上位のバイト
を選択してＵＤＦを省略すればよい。
準ＡＴＭセルのデータを作るためセルのスタート点から
図３の如く二つのクロックに１回読み出し番地を増加さ
せ一つの番地からでたデータの上位バイトと下位バイト
を順次に選択するがＨＥＣがあるワードにおいてだけ読
み出し番地を一つのクロックに増加させて上位のバイト
を選択してＵＤＦを省略すればよい。
【００３６】
【表２】
【００３７】１６ビットユートピアのセルフォーマット
形式
形式
【００３８】図４においてＣＳ信号はセルのスタート位
置を示しこの信号で読み出し番地カウンタ４１を０にロ
ード（load）することになる。このため読み出し番地を
示す２７カウンタを備えカウンタの増加条件と読み込み
データマルチプレックス（ＭＵＸ）４２の上／下位選択
信号を作るため簡単なステートマシン（statemachine）
を使用すればよい。またセルが連続して送信される場合
読み出し番地が即時に０から新しくスタートできるよう
にしなければならない。
置を示しこの信号で読み出し番地カウンタ４１を０にロ
ード（load）することになる。このため読み出し番地を
示す２７カウンタを備えカウンタの増加条件と読み込み
データマルチプレックス（ＭＵＸ）４２の上／下位選択
信号を作るため簡単なステートマシン（statemachine）
を使用すればよい。またセルが連続して送信される場合
読み出し番地が即時に０から新しくスタートできるよう
にしなければならない。
【００３９】受信ＳＴＭセル処理部はＦＩＦＯに書き込
むセルが到着したとき受信されたセルデータとともに書
き込みイネーブル信号とＳＯＣ信号を受信ＦＩＦＯ５５
側に与え受信ＦＩＦＯ５５が１６ビットユートピア形式
をもつため標準ＡＴＭセルの流れを１６ビットユートピ
アの形式に変換してＦＩＦＯに書き込み機能が必要にな
る。この機能は１６ビットのワード（word）を作るため
ラッチ（latch）を２個備え入力される８ビットデータ
を上位ラッチ５３と下位ラッチ５４に順次にラッチする
がＨＥＣ上位にラッチされるときはＵＤＦデータを下位
ラッチ５４に同時に書き込めばよい。このようにＦＩＦ
Ｏに書き込む１６ビットデータが作られたら書き込み番
地とともに書き込みイネーブル信号を与えてＦＩＦＯに
書き込まれるようにする。このため２７カウンタ５１を
備えＳＯＣを利用してアドレスカウンタ（address coun
ter）を０にロードしたあと増加させ、カウンタ増加条
件と１６ビットを作るためのラッチの上／下位選択信号
を作るため簡単なステートマシンを使用すればよい。
むセルが到着したとき受信されたセルデータとともに書
き込みイネーブル信号とＳＯＣ信号を受信ＦＩＦＯ５５
側に与え受信ＦＩＦＯ５５が１６ビットユートピア形式
をもつため標準ＡＴＭセルの流れを１６ビットユートピ
アの形式に変換してＦＩＦＯに書き込み機能が必要にな
る。この機能は１６ビットのワード（word）を作るため
ラッチ（latch）を２個備え入力される８ビットデータ
を上位ラッチ５３と下位ラッチ５４に順次にラッチする
がＨＥＣ上位にラッチされるときはＵＤＦデータを下位
ラッチ５４に同時に書き込めばよい。このようにＦＩＦ
Ｏに書き込む１６ビットデータが作られたら書き込み番
地とともに書き込みイネーブル信号を与えてＦＩＦＯに
書き込まれるようにする。このため２７カウンタ５１を
備えＳＯＣを利用してアドレスカウンタ（address coun
ter）を０にロードしたあと増加させ、カウンタ増加条
件と１６ビットを作るためのラッチの上／下位選択信号
を作るため簡単なステートマシンを使用すればよい。
【００４０】上記図１の各ブロック制御部１５、２５、
３５、４５、６５、７５、８５、９５は上述したように
９×２７０を基本としており、その基本構成は図７のよ
うに周期的に必要なタイミングパルスを発生するタイミ
ング周期信号発生部６１とタイミング周期を利用して実
際必要な各種制御回路（例えばオーバヘッド選択信号ま
たはＢ２レジスタクリア信号）を作る制御信号発生部６
２に分割される。ところが、このようなＳＴＭ処理をす
る回路は大部分の機能がフレーム単位で行われるため
（例えばフレーム受信部からフレームパターンを検出し
インフレーム（in-frame）にいくためにはフレームパタ
ーンが２回連続して検出されねばならない。このときＫ
２のビット６、７、８が１１１の状態が３フレームの間
持続されればＭＳ―ＡＩＳが宣言される。）大部分の機
能を確認するためにはＳＴＭ１の時、フレーム当たり９
×２７０クロックが必要であり本発明のようにＳＴＭ４
の場合にはフレーム当たり９×２７０×４クロックが必
要である。したがって、全体ブロックのタイミング発生
回路を修正して特定のテストモードでは９×２７０の構
造でない９×３０の縮小されたフレーム形態で動作する
ようにすればチップのテスト時間を減少することができ
ることは勿論開発期間中にもシミュレーション時間を短
縮することができる。このようにするため各タイミング
周期発生回路を９×３０のフレーム形態に合うように変
換できなければならない。そうすると９倍少ない数のク
ロック１７（テストベクトル）で同一の機能を確認する
ことができるため時間が９倍短縮される。これを可能に
するためには各ブロックにおけるタイミング周期信号発
生部６１は特定モードにおいて９倍縮小した形態でカウ
ントすることができる構造になっていることが必要であ
る。
３５、４５、６５、７５、８５、９５は上述したように
９×２７０を基本としており、その基本構成は図７のよ
うに周期的に必要なタイミングパルスを発生するタイミ
ング周期信号発生部６１とタイミング周期を利用して実
際必要な各種制御回路（例えばオーバヘッド選択信号ま
たはＢ２レジスタクリア信号）を作る制御信号発生部６
２に分割される。ところが、このようなＳＴＭ処理をす
る回路は大部分の機能がフレーム単位で行われるため
（例えばフレーム受信部からフレームパターンを検出し
インフレーム（in-frame）にいくためにはフレームパタ
ーンが２回連続して検出されねばならない。このときＫ
２のビット６、７、８が１１１の状態が３フレームの間
持続されればＭＳ―ＡＩＳが宣言される。）大部分の機
能を確認するためにはＳＴＭ１の時、フレーム当たり９
×２７０クロックが必要であり本発明のようにＳＴＭ４
の場合にはフレーム当たり９×２７０×４クロックが必
要である。したがって、全体ブロックのタイミング発生
回路を修正して特定のテストモードでは９×２７０の構
造でない９×３０の縮小されたフレーム形態で動作する
ようにすればチップのテスト時間を減少することができ
ることは勿論開発期間中にもシミュレーション時間を短
縮することができる。このようにするため各タイミング
周期発生回路を９×３０のフレーム形態に合うように変
換できなければならない。そうすると９倍少ない数のク
ロック１７（テストベクトル）で同一の機能を確認する
ことができるため時間が９倍短縮される。これを可能に
するためには各ブロックにおけるタイミング周期信号発
生部６１は特定モードにおいて９倍縮小した形態でカウ
ントすることができる構造になっていることが必要であ
る。
【００４１】図８は９×３０テストモードにおいて各ブ
ロックのタイミング発生部を説明するため例示したＳＯ
Ｈ処理部のタイミング発生部のブロック図である。ここ
では各ブロックに対してその制御回路のタイミング発生
部の構造に対して説明する。
ロックのタイミング発生部を説明するため例示したＳＯ
Ｈ処理部のタイミング発生部のブロック図である。ここ
では各ブロックに対してその制御回路のタイミング発生
部の構造に対して説明する。
【００４２】まずＳＯＨ処理部のタイミング周期信号発
生部６１に対して説明する。図８はＳＯＨ処理部のカウ
ンタ構成を表しここではカウンタを３×１０×３×３×
３×３の形態に構成しＳＴＭ処理に必要な各タイミング
信号を作り出す。各カウンタの段（stage）においては
所望するサイクルでカウントすることができるようにロ
ードするデータとして適当な値が固定されており、各段
のＣＯ（Carry Out）により自己の段がロードされ、ま
た前段のＣＯが後段のＣＥとして使用されるため前段が
その最後の値に到達したときに限って後段が１づつ増加
されて所望する形態のパルス（pulse）を作り出すこと
ができる。この回路においては８ｋ、２４ｋ、７２ｋ、
２１６ｋ、６４８ｋの信号を作り出し、８ｋはフレーム
のスタート点を指示し、２４ｋは毎ロー（row）のスタ
ート点を、７２ｋはすべてのローのスタート点を、２１
６ｋはすべてのローを３等分した時点を、６４８ｋはす
べてのローを９等分した時点を表すＳＯＨ処理部の制御
信号発生部６２はこのような信号を使用して実際に各種
オーバヘッドを処理することに必要なタイミング信号を
発生する。本発明においては９×３０テストモードにお
いてこのタイミング発生回路を９倍早く動作させるため
中間の３×３の部分をバイパスするようにしている。こ
のようにすると８ｋ信号が９倍多い頻度で発生すること
になり（実際に８ｋが７２ｋになる）７２ｋ信号も９倍
多い頻度で発生することになる。さらに、ＳＴＭ１の３
個のコラムを区分する信号は変わることなく出てくるた
め８ｋと７２ｋ信号を利用して制御信号発生部６２で作
る信号は元のように発生するが９倍の１８頻度で発生す
る。
生部６１に対して説明する。図８はＳＯＨ処理部のカウ
ンタ構成を表しここではカウンタを３×１０×３×３×
３×３の形態に構成しＳＴＭ処理に必要な各タイミング
信号を作り出す。各カウンタの段（stage）においては
所望するサイクルでカウントすることができるようにロ
ードするデータとして適当な値が固定されており、各段
のＣＯ（Carry Out）により自己の段がロードされ、ま
た前段のＣＯが後段のＣＥとして使用されるため前段が
その最後の値に到達したときに限って後段が１づつ増加
されて所望する形態のパルス（pulse）を作り出すこと
ができる。この回路においては８ｋ、２４ｋ、７２ｋ、
２１６ｋ、６４８ｋの信号を作り出し、８ｋはフレーム
のスタート点を指示し、２４ｋは毎ロー（row）のスタ
ート点を、７２ｋはすべてのローのスタート点を、２１
６ｋはすべてのローを３等分した時点を、６４８ｋはす
べてのローを９等分した時点を表すＳＯＨ処理部の制御
信号発生部６２はこのような信号を使用して実際に各種
オーバヘッドを処理することに必要なタイミング信号を
発生する。本発明においては９×３０テストモードにお
いてこのタイミング発生回路を９倍早く動作させるため
中間の３×３の部分をバイパスするようにしている。こ
のようにすると８ｋ信号が９倍多い頻度で発生すること
になり（実際に８ｋが７２ｋになる）７２ｋ信号も９倍
多い頻度で発生することになる。さらに、ＳＴＭ１の３
個のコラムを区分する信号は変わることなく出てくるた
め８ｋと７２ｋ信号を利用して制御信号発生部６２で作
る信号は元のように発生するが９倍の１８頻度で発生す
る。
【００４３】ポインタ処理部はＳＯＨ処理部とは異なり
直列入出力に必要なタイミング信号が必要でなく３×１
０×９×９の構造となっているため８ｋ、７２ｋの信号
を発生するがここでポインタの処理に必要なタイミング
信号（ポインタの位置とコラム区分信号）を発生する。
ここでも９×３０テストモードにおいて中間の９カウン
タをバイパスするようにして９×３０を縮小した形態の
フレームに合うような制御信号を得ることができる。同
様にＰＯＨ処理部は単に１から２３４９まで（９×２６
１＝２３４９）カウントするようになっているがＰＯＨ
の位置に該当する各ローのスタート位置情報は１、２６
２、５２３、．．をデコードするようになっているがテ
ストモードにおいてはＶＣ４の構造が９×２１であるた
め１から１８９までカウントするようにしロー（row）
のスタートをデコードするとき１２２、４３、．．をデ
コードすればよい。また、受信部のフレーム処理部には
連続したフレームパターンを比較するため単に次のフレ
ームのスタート点だけわかればよいため９×２７０×４
＝９７２０までカウントできるカウンタを備えテストモ
ードにおいては周期を９×３０×４＝１０８０になるよ
うにした。ＡＴＭセル処理部は５３カウンタを備えてお
りタイミング信号を発生するにあたりＡＴＭセル処理部
に送られるＣ４ＥＮ信号が変わるためＡＴＭセル処理部
は変えなくてもよい。
直列入出力に必要なタイミング信号が必要でなく３×１
０×９×９の構造となっているため８ｋ、７２ｋの信号
を発生するがここでポインタの処理に必要なタイミング
信号（ポインタの位置とコラム区分信号）を発生する。
ここでも９×３０テストモードにおいて中間の９カウン
タをバイパスするようにして９×３０を縮小した形態の
フレームに合うような制御信号を得ることができる。同
様にＰＯＨ処理部は単に１から２３４９まで（９×２６
１＝２３４９）カウントするようになっているがＰＯＨ
の位置に該当する各ローのスタート位置情報は１、２６
２、５２３、．．をデコードするようになっているがテ
ストモードにおいてはＶＣ４の構造が９×２１であるた
め１から１８９までカウントするようにしロー（row）
のスタートをデコードするとき１２２、４３、．．をデ
コードすればよい。また、受信部のフレーム処理部には
連続したフレームパターンを比較するため単に次のフレ
ームのスタート点だけわかればよいため９×２７０×４
＝９７２０までカウントできるカウンタを備えテストモ
ードにおいては周期を９×３０×４＝１０８０になるよ
うにした。ＡＴＭセル処理部は５３カウンタを備えてお
りタイミング信号を発生するにあたりＡＴＭセル処理部
に送られるＣ４ＥＮ信号が変わるためＡＴＭセル処理部
は変えなくてもよい。
【００４４】このように各ブロックにおいて中核部分で
あるタイミング発生部において９カウント部分を省略す
るようにすると各ブロックの制御信号発生部６２におい
てはタイミング周期信号発生部６１から送られる信号だ
けにより必要な制御信号を発生させるため各ブロック間
の相関関係をそのまま維持しながら全体回路を９×３０
モードで動作させることができる。この９×３０モード
におけるフレームの形は図９と同様でありオーバヘッド
は変わらない。
あるタイミング発生部において９カウント部分を省略す
るようにすると各ブロックの制御信号発生部６２におい
てはタイミング周期信号発生部６１から送られる信号だ
けにより必要な制御信号を発生させるため各ブロック間
の相関関係をそのまま維持しながら全体回路を９×３０
モードで動作させることができる。この９×３０モード
におけるフレームの形は図９と同様でありオーバヘッド
は変わらない。
【００４５】
【発明の効果】本発明はＩＴＵ―Ｔの１．４３２の規格
によりＡＴＭセルを６２２ＭｂｐｓのＳＴＭ４―４ｃま
たはＳＴＳ―１２ｃフレームを介して伝送、受信するＡ
ＴＭセル物理階層処理回路を作製するものであり、使用
者の便宜のため上位にはＡＴＭフォロムの１６ビットユ
ートピアインタフエースを提供し、ＡＴＭセル処理は７
７．７６ＭＨｚにおいてバイト単位で処理し、ＳＴＭ処
理等残りの部分は１９Ｍ速度で４個のバイトストリーム
で並列処理することによりＡＴＭセル物理階層処理回路
の動作速度を増加して容易にＡＴＭセル物理階層処理回
路を実現することができる。
によりＡＴＭセルを６２２ＭｂｐｓのＳＴＭ４―４ｃま
たはＳＴＳ―１２ｃフレームを介して伝送、受信するＡ
ＴＭセル物理階層処理回路を作製するものであり、使用
者の便宜のため上位にはＡＴＭフォロムの１６ビットユ
ートピアインタフエースを提供し、ＡＴＭセル処理は７
７．７６ＭＨｚにおいてバイト単位で処理し、ＳＴＭ処
理等残りの部分は１９Ｍ速度で４個のバイトストリーム
で並列処理することによりＡＴＭセル物理階層処理回路
の動作速度を増加して容易にＡＴＭセル物理階層処理回
路を実現することができる。
【００４６】さらに、本発明は１５５Ｍｂｐｓ又は６２
２ＭｂｐｓのＳＴＭ基盤ＡＴＭセル物理階層回路におい
て、大部分の機能がフレーム単位であるためシミュレー
ションと実際の動作のような入力を与えるチップのテス
トにあまりにも多くの時間がかかることを避けるため各
ブロックのタイミング発生回路を修正して特定テストモ
ードにおいてはフレームの形式が９×２７０でない９×
３０になるようにすることにより、９倍短い時間（又は
テストベクトルの数）内に大部分の機能を確認すること
ができる。
２ＭｂｐｓのＳＴＭ基盤ＡＴＭセル物理階層回路におい
て、大部分の機能がフレーム単位であるためシミュレー
ションと実際の動作のような入力を与えるチップのテス
トにあまりにも多くの時間がかかることを避けるため各
ブロックのタイミング発生回路を修正して特定テストモ
ードにおいてはフレームの形式が９×２７０でない９×
３０になるようにすることにより、９倍短い時間（又は
テストベクトルの数）内に大部分の機能を確認すること
ができる。
【図１】本発明によるＡＴＭセル物理階層回路を示すブ
ロック図である。
ロック図である。
【図２】送受信部において多重化、逆多重化を遂行する
際のクロックとデータの関係を示す概略図である。
際のクロックとデータの関係を示す概略図である。
【図３】送信部の１６ビットから８ビットへの変換を示
すタイミング図である。
すタイミング図である。
【図４】送信部の１６ビットから８ビットへの変換部を
示すブロック図である。
示すブロック図である。
【図５】送信部の１６ビットから８ビットへの変換を示
すタイミング図である。
すタイミング図である。
【図６】送信部の１６ビットから８ビットへの変換部を
示すブロック図である。
示すブロック図である。
【図７】各ブロックにおける制御部回路を示す構成図で
ある。
ある。
【図８】９×３０テストモードにおいて各ブロックのタ
イミング発生部を説明するため例示したＳＯＨ処理部の
タイミング発生部を示すブロック図である。
イミング発生部を説明するため例示したＳＯＨ処理部の
タイミング発生部を示すブロック図である。
【図９】９×３０テストモードにおいてのフレーム形式
を示す概略図である。
を示す概略図である。
【図１０】同期伝送モジュール（ＳＴＭ４―４ｃ）フレ
ームの形式を示す概略図である。
ームの形式を示す概略図である。
１０ 送信ＡＴＭセル処理部 ２０ 送信ＰＯＨ処理部 ３０ 送信ポインタ処理部 ４０ 送信ＳＯＨ処理部 ５０ フレーム送信部 ６０ 受信ＡＴＭセル処理部 ７０ 受信ＰＯＨ処理部 ８０ 受信ポインタ処理部 ９０ 受信ＳＯＨ処理部 １００ フレーム送信部 １５、２５、３５、４５、６５、７５、８５、９５ 制
御部
御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャエ・ケウン・キム 大韓民國 大田廣域市 儒城區 新城洞 ハンウルアパートメント 109棟 902号
Claims (8)
- 【請求項１】 送信ＡＴＭセルＦＩＦＯにおいてセルを
読み出し、アイドルセルを挿入し、ＨＥＣを挿入し、ペ
イロードスクランブルをし、Ｃ４―４ｃデータを構成す
る送信ＡＴＭセル処理部と、 受信されたＣ４―４ｃデータからＨＥＣを用いたセル境
界を識別し、ペイロードデスクランブルとアイドルセル
とを除去した後、受信ＡＴＭセルＦＩＦＯに書き込み機
能を遂行する受信ＡＴＭセル処理部と、 パスオーバヘッドを生成し、挿入し、ＶＣ４―４ｃを生
成する送信パスオーバヘッド処理部と、 受信されたＶＣ４―４ｃデータからパスオーバヘッドを
抽出し、処理する機能を遂行する受信パスオーバヘッド
処理部と、 ＶＣ４―４ｃの位置を示すポインタ値を生成し、フレー
ムに挿入する機能を担当する送信ポインタ処理部と、 受信されたフレームデータにおいてポインタ値を抽出
し、解釈し、ＶＣ４―４ｃの位置を検出する機能を担当
する受信ポインタ処理部と、 セクションオーバヘッドを生成し、挿入し、フレームを
生成する送信セクションオーバヘッド処理部と、受信さ
れたフレームデータからセクションオーバヘッドを抽出
し、処理する機能を担当する受信セクションオーバヘッ
ド処理部と、前記送信部及び受信部においてフレームを
処理する送受信フレーム処理部と、 前記送信ＡＴＭセル処理部、前記受信ＡＴＭセル処理
部、前記送信パスオーバヘッド処理部、前記受信パスオ
ーバヘッド処理部、前記送信ポインタ処理部、前記受信
ポインタ処理部、前記送信セクションオーバヘッド処理
部、前記受信セクションオーバヘッド処理部及び前記送
受信フレーム処理部を各々制御する多数の制御部とによ
り構成されることを特徴とするＳＴＭ基盤ＡＴＭセル物
理階層処理回路。 - 【請求項２】 前記送信ＡＴＭセル処理部がセルのスタ
ート点から２クロックに１回読み出し番地を増加し、１
個の番地から出力されたデータの上位バイトと下位バイ
トを順次に選択するが、ＨＥＣがあるワードにおいての
み読み出し番地を１クロック増加し、上位バイトを選択
してＵＤＦを省略するようにして１６ビットユートピア
形式のデータにおいて８ビットの標準ＡＴＭセルのデー
タを変換するように構成することを特徴とする請求項１
に記載のＳＴＭ基盤ＡＴＭセル物理階層処理回路。 - 【請求項３】 前記受信ＡＴＭセル処理部がＡＴＭ階層
とのインタフェースとして１６ビットユートピアインタ
フェースを有し、内部のＦＩＦＯ構造が２７×１６を基
本とし、受信されたバイトストリームを受けて上下位ラ
ッチの選択信号とＦＩＦＯの書き込み番地を調節して１
６ビットユートピア形式に変換してＦＩＦＯに蓄積され
るように構成することを特徴とする請求項１に記載のＳ
ＴＭ基盤ＡＴＭセル物理階層処理回路。 - 【請求項４】 前記送受信パスオーバヘッド処理部が前
記送受信ＡＴＭセル処理部にクロックイネーブル信号を
供給するように構成することを特徴とする請求項１に記
載のＳＴＭ基盤ＡＴＭセル物理階層処理回路。 - 【請求項５】 前記送受信ポインタ処理部が前記送受信
パスオーバヘッド処理部にクロックイネーブル信号を供
給するように構成することを特徴とする請求項１に記載
のＳＴＭ基盤ＡＴＭセル物理階層処理回路。 - 【請求項６】 前記多数の制御部が周期的に必要なタイ
ミングパルスを発生するタイミング周期信号発生部と、 タイミング周期を用いて実際必要な制御信号を出力する
ようにする制御信号発生部とにより構成することを特徴
とする請求項１に記載のＳＴＭ基盤ＡＴＭセル物理階層
処理回路。 - 【請求項７】 前記タイミング周期信号発生部が９×２
７０の基本モードと９×３０の基本モードをもつように
構成することを特徴とする請求項６に記載のＳＴＭ基盤
ＡＴＭセル物理階層処理回路。 - 【請求項８】 前記タイミング周期信号発生部がセクシ
ョンオーバヘッド処理部のタイミング発生部は３×１０
×３×３×３×３に、ポインタ処理部のタイミング発生
部は３×１０×９×９に、パスオーバヘッド処理部のタ
イミング発生部は９×２７０に各々構成されることを特
徴とする請求項６に記載のＳＴＭ基盤ＡＴＭセル物理階
層処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-33173 | 1996-08-09 | ||
| KR1019960033173A KR0169247B1 (ko) | 1996-08-09 | 1996-08-09 | 에스티엠 기반 에이티엠 셀 물리계층 처리회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093587A true JPH1093587A (ja) | 1998-04-10 |
| JP3290384B2 JP3290384B2 (ja) | 2002-06-10 |
Family
ID=19469187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20649497A Expired - Fee Related JP3290384B2 (ja) | 1996-08-09 | 1997-07-31 | Ｓｔｍ基盤ａｔｍセル物理階層処理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5978377A (ja) |
| JP (1) | JP3290384B2 (ja) |
| KR (1) | KR0169247B1 (ja) |
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|---|---|---|---|---|
| GB9718831D0 (en) * | 1997-09-05 | 1997-11-12 | Plessey Telecomm | Data transmission in an sdh network |
| JP3911655B2 (ja) * | 1998-03-16 | 2007-05-09 | 富士通株式会社 | Ａｔｍ装置 |
| KR100258764B1 (ko) * | 1998-03-24 | 2000-06-15 | 윤종용 | 에이티엠 계층과 물리 계층간의 셀전송 장치및 방법 |
| US6895018B1 (en) * | 1998-07-28 | 2005-05-17 | Nortel Networks Limited | Method and system for improved sonet data communications channel |
| US6765928B1 (en) | 1998-09-02 | 2004-07-20 | Cisco Technology, Inc. | Method and apparatus for transceiving multiple services data simultaneously over SONET/SDH |
| US6917630B1 (en) | 1998-10-06 | 2005-07-12 | Nortel Networks Limited | Concatenation of containers in synchronous digital hierarchy network |
| US6775302B1 (en) | 1998-12-14 | 2004-08-10 | Agere Systems Inc. | Communications system with symmetrical interfaces and associated methods |
| US6678842B1 (en) | 1998-12-14 | 2004-01-13 | Agere Systems Inc. | Communications system and associated deskewing methods |
| US6675327B1 (en) | 1998-12-14 | 2004-01-06 | Agere Systems Inc. | Communications system including lower rate parallel electronics with skew compensation and associated methods |
| US6909727B1 (en) | 1998-12-14 | 2005-06-21 | Agere Systems Inc. | Communications system and associated methods with out-of-band control |
| US6892172B1 (en) * | 2000-02-16 | 2005-05-10 | Raj Kumar Singh | Customizable simulation model of an ATM/SONET framer for system level verification and performance characterization |
| JP3516634B2 (ja) * | 2000-05-30 | 2004-04-05 | 日本電気株式会社 | サーキットエミュレーション装置及びサーキットエミュレーション装置における多重化方法 |
| KR100364744B1 (ko) * | 2000-12-19 | 2002-12-16 | 엘지전자 주식회사 | 동기전송모듈(ｓｔｍ) 링크 포트 이중화 장치 |
| US20020085590A1 (en) * | 2000-12-29 | 2002-07-04 | Booth Bradley J. | Method and apparatus for inserting user data into sonet data communications channel |
| DE60218240T2 (de) * | 2001-04-18 | 2007-11-22 | Olympus Corporation | Chirurgisches Instrument |
| US7362759B2 (en) * | 2001-05-21 | 2008-04-22 | Intel Corporation | Method and apparatus for encoding information |
| US7158517B2 (en) * | 2001-05-21 | 2007-01-02 | Intel Corporation | Method and apparatus for frame-based protocol processing |
| JP4165044B2 (ja) * | 2001-07-23 | 2008-10-15 | 沖電気工業株式会社 | セル分解装置 |
| KR100490898B1 (ko) * | 2002-07-12 | 2005-05-24 | 한국전자통신연구원 | 에이티엠적응계층1에서의 구조화 데이터 전달을 위한포인터 생성장치 및 그 방법 |
| CN1300686C (zh) * | 2004-07-20 | 2007-02-14 | 华为技术有限公司 | 一种sdh类逻辑仿真激励数据缓存方法 |
| US20060067314A1 (en) * | 2004-09-29 | 2006-03-30 | Michael Ho | Overhead processing and generation techniques |
| JP4500154B2 (ja) * | 2004-11-08 | 2010-07-14 | 富士通株式会社 | フレーム伝送装置およびフレーム受信装置 |
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| JPWO2012133635A1 (ja) * | 2011-03-30 | 2014-07-28 | 日本電気株式会社 | 中継装置、中継方法、および中継処理プログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2100797B1 (es) * | 1994-04-11 | 1997-12-01 | Telefonica Nacional Espana Co | Terminador de red con modo de transferencia asincrono. |
-
1996
- 1996-08-09 KR KR1019960033173A patent/KR0169247B1/ko not_active IP Right Cessation
-
1997
- 1997-07-31 JP JP20649497A patent/JP3290384B2/ja not_active Expired - Fee Related
- 1997-08-08 US US08/909,704 patent/US5978377A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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