KR0169247B1 - 에스티엠 기반 에이티엠 셀 물리계층 처리회로 - Google Patents

Abstract

본 발명은 에스티엠(STM : Synchronous Transfer Mode; 이하, STM이라 함) 기반 에이티엠(ATM : Asynchronous Transfer Mode; 이하, ATM이라 함) 셀 물리계층 처리회로에 관한 것이다.

바이트 처리부와 병렬 처리부 사이의 1:4 다중, 역다중화부를 가지는 전체회로의 구조와, ATM 셀처리부에서 16bit UTOPIA 형식의 데이타와 표주 ATM셀 형식간의 실시간 변환 방법과, 전체의 회로를 9x30의 형식으로 동작시키기 위한 제어회로에 관해 개시된다.

Description

에스티엠(STM) 기반 에이티엠(ATM) 셀 물리계층 처리회로

본 발명은 ITU-T의 I.432와 G.70x에 근거하여(또는 ATM-Forum의 규격에 근거하여) 622Mbps 의 속도를 가지는 STM4-4c 또는 STS-12c 프레임을 통해 AMT 셀을 송수신하는 물리계층 기능처리 집적회로에 관한 것이다.

ITU-T의 동기 디지털 계위(SDH; Synchronous Digital Hierarchy; 이하, SDH이라 함)은 동기식 전송망에서의 전송방식에 관한 것으로서, 9x270의 형식을 가지는 동기 전송 모듈 1(STM1; Synchronous Transfer Module 1; 이하, STM1이라 함)을 기본 전송단위로 하고 있다. 이러한 전송프레임이 매초 8000번씩 전송되기 때문에 STM1은 155.52Mbps의 전송속도를 갖는다. STM1은 프레임 내부에 전송선로의 운용과 관리를 위한 섹션 오버헤드(SOH; Section Overhead = RSOH + MSOH; 이하, SOH라 함)fmf 가지며 이 SOH를 제외한 부분에 9x261의 형태를 가지는 가상 컨테이너 4(VC4; Virtual Container 4; 이하, VC4이라 함) 하나, 또는 9x90의 형식을 가지는 가상 컨테이너 3(VC3; Virtual Container 3; 이하, VC3이라 함) 세개를 수용할 수 있다. 이러한 가상 컨테이너(VC; Virtual Container)는 프레임상의 페이로드 부분의 임의의 위치에서 시작할 수 있는데 프레임 상에서의 VC의 시작위치를 프레임상의 오버헤드의 하나인 포인터를 써서 나타내게 된다. 포인터는 VC의 시작위치를 포인터 바이트에서부터의 오프셋으로 표시한 것인데 하나의 VC가 여러개의 전송장치를 거치는 경우에는 전송장치에서의 처리지연과 클럭속도차이에 의해 포인터값이 변할 수도 있다. STM1 프레임에는 세 개의 VC3를 위한 세개의 포인터가 존재하는데 하나의 VC4 가 실릴 때는 첫번째 포인터만 사용되고 나머지 두개는 연속으로 표시(CL; Concatenation Indication; 이하, CI이라 함)된다.

Concatenation이란 어떤 VC가 앞의 VC와 연결되어 더 큰 용량을 가지는 단일한 VC가 되는 것을 의미하며, 이렇게 연결된 VC는 중간에 나뉘는 일이 없이 종단될 때까지 하나의 단위로 처리된다. 이렇게 9x261의 형태를 가지는 VC4에서 처음 1열은 VC4의 전달과 관련된 운용 및 보수(OAM; Operation and Maintenace; 이하, OAM이라 함)를 위해 사용하는 패스 오버헤드(POH; Path Overhead; 이하, POH이라 함)를 전송하는데 사용된다. 나머지 9x260 부분은 실제의 데이터를 전달하기 위한 부분으로 컨테이너 4(C4; Container 4; 이하, C4이라 함)라고 불리운다. C4는 9x260의 형식을 지니므로 149.76Mbps의 전달용량을 가진다.

또한 VC4-4c는 이러한 9x261의 VC4가 4개가 모여서 하나의 단일한 전송용량을 지니는 VC가 된 것으로서 C4가 4개 합쳐진 C4-4c를 전달할 수 있다. 이러한 VC4-4c는 STMI 4개가 바이트 단위로 시간적으로 다중화 된(byte interleaved)형태인 STM4에 실려 전달될 수 있다. 이 경우 STM4는 1개의 VC4-4c를 전달하는 것이므로 12개의 포인터 중에서 하나의 포인터만 사용되고, 나머지 11개의 포인터는 CI로 표시된다.

제1도는 동기 전송 모듈(STM4-4c) 프레임의 형식을 나타낸 개략도로서, [표 1]을 참조하여 동작을 설명하면 다음과 같다.

[표 1]에는 STM4에 VC4-4c가 실려 전송될 때에 SOH와 포인터의 형식을 보인다. VC4-4c데이타와 VC4-4c의 시작위치를 나타내는 포인터(H1,H2)를 합하여 AU4-4c라고 한다. VC4-4c에 ATM 셀이 수용될 때는 연속된 ATM 셀의 흐름이 실리게 되며, C4-4c내에서의 ATM셀의 시작위치는 따로 정해져 있지 않고 ATM 셀은 VC4-4c의 경계에 걸쳐서 위치할 수도 있다. 622Mbps의 동기 광통신망(SONET; Synchronous Optical Network; 이하, SONET이라 함)/STM용 ATM 셀 물리계층 회로의 구현 방식에 관한 종래의 특허는 검색되지 않았다.

이러한 622Mbps ATM 셀 물리계층 회로를 구현함에 있어 적당하지 않은 구조를 선택할 경우 많은 부분의 회로동작속도가 77.76㎒의 고속으로 되어 구현이 어려워지는 단점이 있고, 하드웨어의 양이 많아진다는 단점이 있다. 또한 STM 회로의 특성상 대부분의 기능이 프레임단위로 이루어지므로 특정 용도 집적회로(ASIC; Application Specific Integrated Circuit)등의 초대규모 직접회로(VLSI; Very Large Scale Integrated Circuit)로 구현할 경우 설계기간 중의 시뮬레이션(simulation)에서 대부분의 기능을 확인하기 위해서는 많은 시간이 소요된다. 또한, 공정 후 칩(chip)의 테스트를 할 경우 테스트 벡터를 가지고 실제와 같은 동작을 시험하기 위해선 너무 많은 벡터 수(클럭수)를 필요로 하여 실제에서와 같은 동작을 테스트할 수 없는 단점이 있다.

따라서, 본 발명은 ITU-T의 I.432의 규격에 따라 ATM 셀을 622Mbps의 STM4-4c나 STS-12c 프레임을 통해 전송하고 수신하는 ATM 셀 물리계층 처리회로를 만드는 것으로서, 사용자의 편의를 위하여 상위로는 ATM 포럼(Forum)의 16bit UTOPIA 인터페이스를 제공하고, ATM 셀 처리는 77.76㎒에서 바이트 단위로 처리하며, STM 처리 등 나머지 부분은 19M 속도로 4개의 바이트 스트림으로 병렬처리하여 회로의 동작속도를 낮추고 구현을 용이하게 하는 에이티엠(ATM) 셀 물리계층 처리회로를 제공함에 그 목적이 있다.

또한, 본 발명에 따른 에이티엠(ATM) 셀 물리계층 처리회로의 또다른 목적은 155Mbps나 622Mbps 의 STM 기반 ATM 셀 물리계층회로에 있어서, 대부분의 기능이 프레임 단위로 이루어지기 때문에 시뮬레이션(simulation)과 실제의 동작과 같은 입력을 주는 칩(chip)의 테스트에 너무나 많은 시간이 걸리는 것을 피하기 위하여 각 블럭의 타이밍 발생회로를 수정하여 특정 테스트 모드에서는 프레임의 형식이 9x270이 아닌 9x30이 되도록 하여 9배 짧은 시간(또는 테스트 벡터의 수)안에 대부분의 기능을 확인할 수 있도록 하기 위함이다. 즉, 본 발명은 바이트 처리부와 병렬 처리부 사이의 1:4 다중, 역다중화부를 가지는 전체회로의 구조와 ATM 셀처리부에서 16bit UTOPIA 형식의 데이타와 표준 ATM셀 형식간의 실시간 변환에 관한 것이며, 또한, 전체의 회로를 9x30의 형식으로 동작시키기 위한 제어회로의 구성에 관한 것이다.

상술한 목적을 달성하기 위한 본 발명에 따른 ATM 셀 물리계층 처리회로는 송신 ATM 셀 선입선출기(FIFO)에서 셀을 읽어 유휴(idle) 셀 삽입, HEC 삽입 및 페이로드 스크램블링을 하여 C4-4c 데이타를 구성하도록 하는 송신 ATM 셀 처리부와, 수신된 C4-4c 데이타에서 HEC을 이용한 셀 경계식별을 하여 페이로드 디스크램블링 및 유휴(idle) 셀 제거를 한 후 수신 ATM 셀 선입선출기(FIFO)에 쓰는 기능을 수행하는 수신 ATM 셀 처리부와, 패스오버해드(POH)를 생성하여 삽입하는 송신 패스 오버해드(POH) 처리부와, 수신된 VC4-4c 데이타에서 패스오버해드(POH)를 추출하여 처리하는 기능을 수행하는 수신 패스 오버해드(POH)처리부와, VC4-4c의 위치를 나타내는 포인터 값을 생성하여 프레임에 삽입하는 기능을 담당하는 송신 포인터 처리부와, 수신된 프레임에서 포인터 값을 추출, 해석하여 VC4-4c의 위치를 알아내는 기능을 담당하는 수신 포인터 처리부와, 섹션 오버헤드(SOH)를 생성하여 송신 섹션 오버헤드(SOH)를 추출하여 처리하는 기능을 담당하는 수신 섹션 오버헤드(SOH) 처리부와, 상기 송신부 및 수신부에서 프레임을 처리하도록 하는 송신 프레임 처리부 및 수신 프레임 처리부와, 상기 송신 ATM 셀 처리부, 수신 ATM 셀 처리부, 송신 패스 오버해드(POH)처리부, 수신 패스 오버해드(POH) 처리부, 송신 포인터 처리부, 수신 포인터 처리부, 송신 섹션 오버헤드(SOH) 처리부, 수신 섹션 오버헤드(SOH) 처리부 및 송수신 프레임 처리부를 각각 제어하기 위한 다수의 제어부로 구성된 것을 특징으로 한다.

제1도는 동기 전송 모듈(ATM4-4c) 프레임의 형식을 나타낸 개략도.

제2도는 본 발명에 따른 ATM 셀 물리계층 회로의 블럭도.

제3a 및 3b도는 송수신부에서 다중화, 역다중화를 수행할 때의 클럭과 데이타의 관계를 도시한 개략도.

제4a도는 송신부의 16bit-8bit 변환 타이밍도

제4b도는 송신부의 16bit-8bit 변환부의 블럭도.

제5a도는 수신부의 8bit-16bit 변환 타이밍도

제5b도는 수신부의 8bit-16bit 변환부의 블럭도.

제6도는 각 블럭에서의 제어부 회로의 구성도.

제7도는 9x30 테스트모드에서 각 블럭의 타이밍 발생부를 설명하기 위해 예시한 SOH 처리부의 타이밍 발생부의 블럭도.

제8도는 9x30 테스트 모드에서의 프레임 형식을 나타낸 개략도.

* 도면의 주요부분에 대한 부호의 설명

10 : 송신 ATM 셀 처리부 20 : 송신 POH 처리부

30 : 송신 포인터 처리부 40 : 송신 SOH 처리부

50 : 프레임 송신부 60 : 수신 ATM 셀 처리부

70 : 수신 POH 처리부 80 : 수신 포인터 처리부

90 : 수신 SOH 처리부 100 : 프레임 송신부

15,25,35,45,65,75,85,95 : 제어부

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제2도는 본 발명에 따른 ATM 셀 물리계층 회로의 블록도로서, 그 동작을 설명하면 다음과 같다. 상위로부터 ATM 셀 저장용 선입선출기(FIFO ; 이하, FIFO이라 함)을 포함하는 ATM 셀 처리부(10, 60), POH 처리부(20,70), 포인터 처리부(30,80), SOH 처리부(40, 90) 및 프레임 처리부(50,100)로 각각 구성된다.

ATM 셀 처리부(10, 60)의 송신부(10)에서는 송신 ATM 셀 FIFO에서 셀을 읽어 유휴(idle) 셀 삽입, HEC 삽입, 페이로드 스크램블링을 하여 C4-4c 데이타를 구성한다. 수신부(60)에서는 수신된 C4-4c 데이타에서 HEC을 이용한 셀 경계식별을 하여 페이로드 디스크램블링 및 유휴(idle) 셀 제거를 한 후 수신 ATM 셀 FIFO에 쓰는 기능을 수행한다.

POH 처리부(20, 70)의 송신부(20)에서는 POH(Path Overhead)를 생성하여 삽입하고, 수신부(70)에서는 POH를 추출하여 처리하는 기능을 한다.

포인터 처리부(30, 80)의 송신부(30)에서는 VC4-4c의 위치를 나타내는 포인터값을 생성하여 프레임에 삽입하는 기능을 담당한다. 수신부(80)에서는 프레임에서 포인터 값을 추출, 해석하여 VC4-4c의 위치를 알아내는 기능을 담당한다. SOH처리부(40,90)의 송신부(40)에서는 SOH(Section Overhead)를 생성하여 삽입하고, 수신부(90)에서는 SOH를 추출하여 처리하는 기능을 담당한다. 여기서, 각 기능블록에 대해서 ATM 셀 데이타의 흐름을 따라 설명하면 다음과 같다.

ATM 셀 처리부(10,60)는 POH 처리부(20, 70) 각각에서 오는 C4-4c 구간신호에 의해 인에이블되어 동작한다. ATM 셀 처리부(10, 60)내의 송신 ATM 셀 FIFO(도시안됨)는 네개의 1셀 FIFO로 구성되어 있는데 외부의 ATM 셀 처리회로는 UTOPIA 인터페이스를 통하여 송신할 ATM 셀을 FIFO에 써 넣도록 되어 있다. 송신 FIFO의 제어회로는 UTOPIA 인터페이스의 타이밍에 맞추어 4개의 FIFO중 하나를 선택하는 FIFO 선택신호와 쓰기번지를 발생시켜 ATM 셀이 순차적으로 네개의 FIFO에 쓰여지도록 하며 각 FIFO에서의 셀의 저장여부를 알리는 플래그(flag)를 관리한다. 또한, UTOPIA의 신호(txfull)를 이용해 송신 FIFO가 오버 플로우(overflow)되지 않도록 한다. 또한, C4-4c 구간에서 연속된 셀의 흐름을 만들기 위하여 FIFO 플래그(flag)를 감시하면서 1개 이상의 FIFO에 전송할 셀이 있을 경우 해당 FIFO의 선택과 함께 읽기 번지를 증가시키어 셀 데이타를 ATM 셀 처리부로 보내며, 전송할 셀이 없을 경우에는 하나의 셀 시간동안 idle_con 이라는 신호를 사용(assert)하여 유휴(idle)셀이 삽입되어야 함을 알린다. 또한, 셀 데이타, idle_con 신호와 함께 ATM 셀의 시작점을 알리는 셀 시작(SOC; Start of Cell; 이하, SOC이라 함) 신호도 함께 보내어 ATM 셀 처리부의 동작을 동기시킨다. 이후, ATM 셀 처리부의 타이밍 신호는 이 SOC에 의해 동기되어 발생된다. ATM 셀 처리부는 유휴(idle) 셀이 삽입될 위치에 유휴(idle)셀을 삽입하며 모든 셀에 대해서 HEC을 계산하고 삽입하고 셀 페이로드에 대해 스크램블링을 수행한다. 또한, ATM 셀 처리부는 POH 처리부에서의 H4 값의 생성을 돕기 위하여 ATM셀의 시작위치를 알리는 SOC 신호를 POH 처리부로 보낸다.

송신 POH 처리부(20)는 송신 포인터 처리부(30)에서 받은 VC4EN 신호에 의해 VC4-4c구간에서만 인에이블 되어 동작되며 전송될 VC4-4c 상에서 C4-4c의 구간을 나타내는 신호를 생성하여 ATM 셀 처리부로 보내어 ATM 셀 처리부를 인에이블 시킨다. 송신 POH 처리부(20)는 POH를 생성하여 VC4-4c의 해당하는 위치에 삽입하여 ATM 셀 처리부에서 전달되어 온 연속된 ATM 셀의 흐름인 C4-4c 데이타와 함께 VC4-4c를 만드는 기능을 수행한다. 각 POH는 직전에 전송된 VC4-4c 데이타와 수신 POH 처리부(70)의 상태, 또는 오버헤드 삽입을 위한 외부 직렬인터페이스에서 얻은 값 등을 이용하여 생성한다. 이렇게 생성된 VC4-4c는 VC4-4c의 시작위치를 알리는 TXJ1OFS 신호와 함께 VC4-4c의 구간동안에 포인터 처리부로 전달된다. POH 처리부에서 생성하여 삽입되는 POH는 J1, B3, C2, G1, F2, H4, Z3, Z4, Z5이다. 이렇게 형성된 VC4-4c 데이타는 4개의 STM1스트림으로 나뉘어 포인터 처리부로 전달되는데 TXJ1OFS 신호는 나뉘어진 데이타에 동기된다.

송신 포인터 처리부는 송신부 전체의 마스터(master)로 동작하고 있으며, SOH 처리부로는 프레임 동기신호를 보내어 프레임의 시작위치를 지정하고, POH 처리부로는 VC4-4c 구간신호를 보내어 POH 처리부를 인에이블시킨다. 이때 송신 포인터의 값을 임의의 값으로 고정시키기 위하여 부가적으로 VC4-4c의 시작위치를 명령하는 동기신호를 보내어 POH 처리부의 타이밍을 초기화하여 전송 프레임에 있어서의 VC4-4c의 시작위치를 정해 줄 수 있다. 포인터처리부는 POH 처리부에서 오는 VC4-4c의 시작위치신호인 TXJ1OFS 신호를 근거로 포인터값을 생성하여 SOH 처리부로 VC4-4c의 데이타를 넘겨주면서 프레임의 포인터 위치(H1, H2)에 포인터 값을 삽입한다. 따라서, 포인터 처리부에서는 AU4-4c를 생성하는 기능을 수행하는 것이다. 송신부에서는 SOH 처리부, 포인터 처리부, ATM 셀 처리부가 모두 같은 클럭을 사용하므로(19.44㎒ 클럭도 77.76㎒를 분주하여 생성) 포인터 값의 변화는 생기지 않는다.

SOH 처리부는 포인터 처리부에서 보내온 프레임 동기신호에 맞추어 주기적으로 프레임을 생성하며 포인터 처리부에서는 전달된 AU4-4c 데이타(VC4-4c 데이타와 해당 포인터값)를 프레임에 실어 전송하며 각종 SOH를 생성하여 해당 위치에 삽입한다. 포인터 처리부에서 전달되어 오는 AU4-4c 데이타는 SOH 처리부의 프레임 타이밍과 동기되어 있으므로 별도의 버퍼(buffer)를 필요로 하지 않는다. STM 프레임의 SOH는 직전에 전송된 프레임 데이타와 수신 SOH 처리부의 상태, 그리고 외부 직렬인터페이스에서 얻은 값을 이용하여 만들어지는데 SOH 처리부에서 생성되어 삽입되는 오버헤드 바이트로는 J0(C1), B1, E1, F1, D1, B2, K1, K2, D2, S1, M1, E2 이다. 이렇게 처리된 4개의 병렬데이타 스트림은 송신프레이머로 가기전에 다시 하나의 77M 스트림으로 다중화된다. B1의 값은 다중화된 상태에서 계산되어 다중화되기전에 삽입된다. 송신부 프레이머는 송신프레임의 A1, A2 프레이밍 바이트를 삽입하고 전체의 데이타를 프레임 동기스크램블링한다.

수신부에서는 프레임 수신부가 수신되는 연속된 프레임의 흐름에서 프레임 패턴 A1, A2를 찾아 STM 프레임의 시작위치를 알아내고 이에 따라 수신 SOH 처리부의 타이밍을 동기시킨다. 수신된 프레임 데이타는 프레임 동기 디스크램블링된 후 19㎒ 속도의 4개의 STM1의 병렬데이타로 분리되어 SOH 처리부로 보내지게 되는데 여기부터는 송신부와 마찬가지로 네개의 19M 스트림에 대하여 하나의 타이밍 제어부에서 발생된 타이밍신호가 공통적으로 적용되어 처리된다. STM4-4c의 경우 B2 바이트는 4개의 스트림에 대해 각각 계산되어 비교되고 M1바이트는 세번째 스트림에서 추출된다. 대부분의 오버헤드는 첫번째 스트림에만 위치하므로 타이밍 신호는 해당하는 스트림에 대해서만 적용된다. SOH 처리부는 수신된 STM 프레임의 각종 오버헤드를 타이밍에 따라 추출하여 처리하며 일부 SOH는 외부 직렬인터페이스를 통하여 출력한다. 이렇게 처리된 프레임 데이타는 포인터 처리를 위하여 수신 포인터처리부로 전달되는데 이때 수신된 데이타와 함께 프레임 시작위치 신호를 같이 전달하여 포인터처리부의 타이밍을 동기시킨다. SOH 처리부에서는 송신부와 마찬가지로 J0(C1), B1, E1, F1, D1, B2, K1, K2, D2, S1, M1, E2 정보들이 처리된다.

수신 포인터 처리부(70)는 STM 처리부에서 보내온 동기신호에 따라 내부의 타이밍 발생부를 동기시켜 포인터처리에 필요한 각종 타이밍 신호를 발생시킨다. 포인터 처리부는 수신된 STM 프레임 데이타에서 포인터를 추출한 후 처리하여 VC4-4c의 시작위치를 알아내며 POH 처리부로는 수신된 프레임 데이타와 함께 VC4-4c의 구간을 나타내는 VC4EN 신호와 VC4-4c의 시작위치신호인 RXJ1OFS 신호를 보낸다. 포인터 처리부에서 처리할 수 있는 것은 포인터의 증가(1 bits 반전), 감소(D bits 반전)와 새로운 포인터의 수신(NDF 설정), 3번연속의 정상 포인터 수신이다. 각 포인터의 처리 결과에 따라 VC4EN 신호와 RXJ1OFS 신호를 조절하여 수신 POH 처리부로 전달한다.

4개의 병렬데이타와 스트림은 POH 처리부로 전달되면서 다시 다중화되어 하나의 77M 스트림으로 만들어지며, VC4EN 신호와 RXJ1OFS 신호도 이에 따라 다시 조절된다. 수신 POH 처리부는 포인터 처리부에서 온 VC4EN 신호에 의해 VC4-4c구간에서만 인에이블되어 동작하며 VC4-4c의 시작위치신호인 RXJ1OFS 신호에 의해 타이밍을 동기시키고 이 타이밍 신호에 따라 각종 POH를 추출하여 처리한다. 또한 ATM 셀 처리부로는 수신된 VC4-4c 구간에서 C4-4c 에 해당하는 부분의 데이타와 함께 C4-4c의 구간신호인 C4EN 신호를 수신 ATM 셀 처리부로 보낸다. 이때 POH의 H4에 의해 얻은 셀의 시작점 정보를 ATM 셀 처리부로 같이 보내어 셀 처리부에서 HEC을 이용한 셀 경계식별의 결과와 맞는지 확인할 수 있도록 한다. 수신 POH 처리부에서 처리되는 오버헤드는 J1, B3, C2, G1, F2, H4, Z3, Z4, Z5이다.

수신 ATM 셀 처리부(60)는 수신 POH 처리부(70)에서 보내온 C4EN 신호에 의해 인에이블되어 C4-4c 구간에서만 동작하며 HEC 을 이용한 셀 경계식별을 수행하여 C4-4c 스트림에서의 셀의 경계를 알아낸다. 이 과정에서 1 bit HEC 오류를 정정할 수 있으며 2bits이상의 오류를 알아낼 수 있다. 셀 경계가 얻어지면 페이로드에 대해 디스크램블링하고 헤더를 검사하여 유휴(idle) 셀인 경우는 선택적으로 폐기되도록 한다. 이렇게 얻어진 ATM 셀의 흐름은 수신 FIFO 에 저장되어야 하는지 아닌지를 나타내는 쓰기_인에이블(write_enable) 신호와 함께 수신 ATM 셀 FIFO로 전달된다. 수신 ATM셀 FIFO에는 4개의 FIFO 가 있으며 쓰기_인에이블(write_enable)되어 있을 경우 순차적으로 비어있는 FIFO 를 선택하여 써넣기 번지를 증가시키어 해당하는 FIFO 에 ATM 셀을 저장한다. 하나 이상의 FIFO에 ATM 셀이 수신되어 있을 경우에는 UTOPIA 인터페이스의 rxempty 신호를 통하여 상위의 ATM 셀 처리부로 이 사실을 알려 ATM 셀을 읽어가도록 한다. 본 발명에서는 회로의 동작속도를 낮추기 위하여 ATM 셀 처리부는 77.76㎒에서 동작시키고 일부 77.76㎒에서의 바이트단위 처리가 불가피한 B3계산, B1처리, 프레임(디)스크램블링, 프레임수신기능 등을 제외한 대부분의 POH 처리부, 포인터처리부, SOH 처리부가 19.44㎒ 에서 동작하도록 되어 있다. 각 블럭간의 동기에 사용되는 신호들은 19.44㎒ 클럭에 동기되어 있다. 또한 POH처리부와 포인터처리부 사이의 다중화, 역다중화 그리고 SOH 처리부와 프레임송수신부 사이의 다중화, 역다중화에 있어서 각 컬럼데이타의 위상을 맞추기 위하여 제3a도와 같이 77M의 클럭에 대해 각 컬럼의 위치를 나타내는 신호(deco)가 사용된다. 따라서 송수신부에 각각 77.76㎒와 19.44㎒ 클럭이 존재하며 이 19.44㎒ 클럭은 77.76㎒ 클럭을 분주하여 생성되는데 두 클럭의 상승 엣지(rising edge)가 일치하도록 조절되어 있다. 실제로는 이러한 위상(phase)관계를 보장해주는 동시에 두 클럭사이의 비대칭(skew)을 고려하여 데이타와 제어신호가 안전하게 전달될 수 있도록 추가로 네가티브 엣지 플립/플롭(negative edge F/F)회로나 래치(latch)회로가 사용된다. 본 발명에서는 각 블럭 내부의 타이밍신호와 각 블럭간의 주요 동기신호들이 9x270 구조를 가지는 STM1을 기준으로 발생하기 때문에 데이타가 4개의 스트림으로 나뉘어 전달될 때도 19㎒ 클럭을 기준으로 전달되며 19M 스트림과 77M 스트림사이의 변환에 의한 처리 지연시간(latency Time)만큼 동기용 제어신호가 조절된다.

제3a도 및 제3b도는 송수신부에서 다중화, 역다중화를 수행할 때의 클럭과 데이타의 관계를 나타낸다.

본 발명은 상위의 ATM 기능을 담당하는 회로와는 16bit UTOPIA 형식으로 셀을 주고 받으므로 내부의 FIFO도 27x16bit 단위가 기본으로 되어 있다. 그러나 실제로 C4-4c에 셀이 수용될 때는 54바이트가 아닌 53바이트의 ATM 셀이 연속으로 위치하여야 하므로 송신부에서는 16bit UTOPIA 형식에서의 UDF를 제거하는 기능이 필요하며 수신부에서는 이 UDF를 삽입하는 기능이 필요하다. 제3B도에는 16bit UTOPIA의 형식을 나타내었다.

송신 ATM 셀 처리부는 ATM 셀 FIFO로 53클럭을 주기로 하는 셀 시작(CS; Cell Start)신호를 주도록 되어 있는데 송신 FIFO(43)는 이 CS의 시점에서 4개의 플래그(flag) 값을 보고 FIFO에 1개 이상의 셀이 존재하는지 판단하여 존재할 경우 해당 FIFO를 선택하여 읽는 번지를 증가시키도록 하고 있다. 이 번지의 증가에 의해 해당하는 셀의 데이타가 셀 처리부로 차례로 전달되게 된다. 송신 FIFO(43)에 셀이 없을 경우는 유휴(idle) 셀이 삽입되어야 함을 나타내는 idle_con 신호를 활성화(assert)한다. 그러나 FIFO의 데이타가 [표 2]에 도시된 바와 같이 16bit UTOPIA 의 형식을 갖고 있으므로 HEC와 함께 들어오는 UDF를 제거하여 표준셀의 형태로 바꾸어 주는 기능이 필요하다.

16bit UTOPIA 형식의 데이타에서 표준 ATM 셀의 데이타를 만들어 내기 위하여 셀의 시작점부터 제4a도와 같이 두 클럭에 한번 읽기번지를 증가시키고 한 번지내에서 나온 데이타의 상위바이트와 하위바이트를 차례로 선택하되 HEC이 있는 워드(word)에서만 읽기번지를 한 클럭에 증가시키고 상위바이트를 선택하여 UDF를 생략하도록 하면 된다.

제4b도에서 CS신호는 셀의 시작위치를 나타내고 이 신호를 읽기번지 카운터(41)를 0으로 로드(load)하게 된다. 이를 위해 읽기 번지를 나타내는 27 카운터를 두고 카운터의 증가조건과 읽힌 데이타 멀티플렉스(MUX)(42)의 하위 선택신호를 만들기 위해 간단한 스테이트머신(statemachine)을 사용하면 된다. 또한 셀이 연속으로 송신되어야 할 경우에는 읽기 번지가 즉시 0에서 새로 시작할 수 있도록 해야 한다.

수신 ATM 셀 처리부는 FIFO에 써 넣을 셀이 도착하였을 때 수신된 셀 데이타와 함께 쓰기 인에이블(write enable)신호와 SOC 신호를 수신 FIFO(55)측으로 주게 되는데 수신 FIFO(55)가 16bit UTOPIA 형식을 가지므로 표준 ATM셀의 흐름을 16bit UTOPIA의 형태로 바꾸어 FIFO에 쓰는 기능이 필요하게 된다. 이 기능은 16bit의 워드(word)를 만들기 위해 래치(latch)를 두개 두어 입력되는 8bit 데이타를 상위 래치(53)와 하위 래치(54)에 차례로 래치(latch)하되 HEC이 상위에 래치될 때는 UDF 데이타를 하위 래치(54)에 동시에 써 넣으면 된다. 이렇게 FIFO에 써 넣을 16bit 데이타가 만들어지고 나면 쓰기번지와 함께 쓰기 인에이블(write enable) 신호를 주어 FIFO에 쓰여지도록 한다. 이를 위하여 27카운터(51)를 두고 SOC를 이용하여 어드레스 카운터(address counter)를 0으로 로드(load)시킨 후 증가시키게 되며 카운터 증가조건과 16bit를 만들기 위한 래치(latch)의 상/하위 선택신호를 만들기 위해 간단한 스테이트머신(statemachine)을 사용하면 된다.

상기 제2도의 각 블럭의 제어부(15,25,35,45,65,75,85,95)는 앞에서 설명한 대로 9x270을 기본으로 하고 있으며, 그 기본 구성은 제6도와 같이 주기적으로 필요한 타이밍 펄스를 발생하는 타이밍 주기신호 발생부(61)와 타이밍 주기를 이용하여 실제 필요한 각종 제어회로(예를 들어 오버헤드 선택신호나 B2 레지스터 클리어신호)를 만드는 제어신호 발생부(62)로 나뉘어진다. 그런데 이런 STM 처리를 하는 회로는 대부분의 기능이 프레임 단위로 이루어지게 되므로(예를 들어 프레임 수신부에서 프레임 패턴을 찾아 인-프레임(in-frame)으로 가기위해 2번 연속 프레임 패턴이 검출되어야 하며 K2의 비트 6,7,8이 111인 상태가 세 프레임 동안 지속되면 MS-AIS가 선언된다.) 대부분의 기능을 확인하기 위해서는 STM1일때 프레임당 9x270클럭이 필요하며 본 발명과 같이 STM4일 경우에는 프레임당 9x270x4클럭이 필요하다. 따라서 전체 블럭의 타이밍 발생회로를 수정하여 특정 테스트 모드에서는 9x270의 구조가 아닌 9x30의 줄어든 프레임 형태로 동작될 수 있도록 하면 칩(chip)의 테스트시간을 줄일 수 있음은 물론 개발기간 중에도 시뮬레이션(simulation) 시간을 단축할 수가 있다. 이렇게 하기 위하여 각 타이밍주기 발생회로를 9x30의 프레임 형태로 맞게 바꿀 수 있어야 한다. 이렇게 하면 9배의 적은 수의 클럭(테스트 벡터)으로 같은 기능을 확인할 수 있으므로 시간이 9배 단축된다.

이를 위하여 각 블럭에서의 타이밍 발생부(61)는 특정모드에서 9배 줄어든 형태로 카운트할 수 있는 구조로 되어 있어야 한다.

제7도는 9x30 테스트모드에서 각 블럭의 타이밍 발생부를 설명하기 위해 예시한 SOH 처리부의 타이밍 발생부의 블럭도이다. 여기서는 각 블럭에 대하여 그 제어회로의 타이밍 발생부의 구조에 대해 설명한다.

먼저 SOH 처리부의 타이밍 발생부(61)에 대해서 설명한다.

제7도는 SOH 처리부에서의 카운터 구성을 나타내는데 여기서는 카운터를 3x10x3x3x3x3의 형태로 구성하여 STM 처리에 필요한 각 타이밍신호를 만들어낸다. 각 카운터의 단(stage)에서는 원하는 싸이클(cycle)로 카운트할 수 있도록 로드(load)할 데이타로 적당한 값이 고정되어 있고, 각 단의 CO(Carry Out)에 의해 자기의 단이 로드(load)되고 또한 앞단의 CO가 뒷단의 CE로 사용되므로 앞단이 그 마지막 값에 도달했을 때만 뒷단이 1씩 증가하게 되어 원하는 형태의 펄스(pulse)를 만들어 낼 수 있다. 이 회로에서는 8k, 24k, 72k, 216k, 648k,의 신호를 만들어내는데 8k는 프레임의 시작점을 지시하고, 24k는 매 3 로우(row)의 시작점을, 72k는 모든 로우(row)의 시작점을, 216k는 모든 로우(row)를 3등분한 시점을, 648k는 모든 로우(row)를 9등분한 시점을 나타낸다. SOH 처리부의 제어신호 발생부(62)는 이런 신호들을 사용하여 실제로 각종 오버헤드를 처리하는데 필요한 타이밍 신호를 발생한다. 본 발명에서는 9x30테스트모드에서 이 타이밍 발생회로를 9배 빨리 동작하도록 하기 위해 중간의 3x3 부분을 바이패스(bypass)하도록 한다. 이렇게 하면 8k 신호가 9배 많은 빈도로 발생하게 되고(실제로 8k가 72k로 된다) 72k 신호도 9배 많은 빈도로 발생하게 된다. 또한 STM1의 세 컬럼을 구분하는 신호는 변함없이 나오게 되기 때문에 8k와 72k 신호를 이용하여 제어신호 발생부(62)에서 만드는 신호들은 원래와 같이 발생하되 9배 자주 발생하게 된다.

포인터 처리부는 SOH 처리부와는 달리 직렬 입출력에 필요한 타이밍신호가 필요없으므로 3x10x9x9의 구조로 이루어져 있어서 8k, 72k 신호를 발생시키는데 여기에서 포인터의 처리에 필요한 타이밍 신호(포인터의 위치와 칼럼 구분신호)를 발생한다. 여기서도 9x30 테스트모드에서 중간의 9 카운터를 바이패스(bypass)하도록 하여 9x30을 줄어든 형태의 프레임에 맞는 제어신호를 얻을 수 있다. 마찬가지로 POH처리부는 단순히 1에서 2349까지(9x261=2349) 카운트하도록 되어 있으나 POH의 위치에 해당하는 각 로우(low)의 시작위치 정보는 1, 262, 523... 을 디코드하도록 되어 있으나 테스트모드에서는 VC4의 구조가 9x21이 되므로 1에서 189까지 카운트하도록 하고 로우(low)의 시작을 디코드할 때 1, 22, 43,..을 디코드하도록 하면 된다. 또한 수신부의 프레임 처리부에는 연속된 프레임패턴을 비교하기 위하여 단순히 다음 프레임의 시작점만 알면 되므로 9x30x4 = 1080이 되도록 한다. ATM 셀처리부는 53카운터가 있어야 타이밍신호를 발생하는데 ATM 셀처리부로 오는 C4EN 신호가 바뀌는 것이므로 ATM셀 처리부는 바꾸지 않아도 된다.

이렇게 각 블럭에서의 핵심부분인 타이밍 발생부에서 9 카운트 부분을 생략하도록 하면 각 블럭의 제어신호 발생부(62)에서는 타이밍 발생부(61)에서 온 신호에 의해서만 필요한 제어신호를 발생시키므로 각 블럭간 상관 관계를 그대로 유지하면서 전체회로를 9x30 모드로 동작시킬 수 있는 것이다. 이 9x30 모드에서의 프레임의 모양은 그림 제8도와 같으며 오버헤드는 변하지 않는다.

본 발명은 ITU-T의 I.432의 규격에 따라 ATM셀을 622Mbps의 STM4-4c나 STS-12c 프레임을 통해 전송하고 수신하는 ATM 셀 물리계층 처리회로를 만드는 것으로서, 사용자의 편의를 위하여 상위로는 ATM포럼(Forum)의 16bit UTOPIA 인터페이스를 제공하고, ATM 셀 처리는 77.76㎒에서 바이트 단위로 처리하며, STM처리 등 나머지 부분은 19M 속도로 4개의 바이트 스트림으로 병렬 처리하므로써, 회로의 동작속도를 낮추고 구현을 용이하게 할 수 있다.

또한, 본 발명은 155Mbps나 622Mbps의 STM기반 ATM 셀 물리계층회로에 있어서, 대부분의 기능이 프레임 단위로 이루어지기 때문에 시뮬레이션(simulation)과 실제의 동작과 같은 입력을 주는 칩(chip)의 테스트에 너무나 많은 시간이 걸리는 것을 피하기 위하여 각 블럭의 타이밍 발생회로를 수정하여 특정 테스트 모드에서는 프레임의 형식이 9x270이 아닌 9x30이 되도록 하므로써, 9배 짧은 시간(또는 테스트 벡터의 수)안에 대부분의 기능을 확인할 수 있다.

Claims (8)

1. 송신 에이티엠 셀 선입선출기에서 셀을 읽어 유휴 셀 삽입, HEC 삽입 및 페이로드 스크램블링을 하여 C4-4c 데이타를 구성하도록 하는 송신 에이티엠 셀 처리부와, 수신된 C4-4c 데이타에서 HEC을 이용한 셀 경계식별을 하여 페이로드 디스크램블링 및 유휴 셀 제거를 한 후 수신 에이티엠 셀 선입선출기에 쓰는 기능을 수행하는 수신 에이티엠 셀 처리부와, 패스오버해드를 생성하여 삽입하는 송신 패스 오버해드 처리부와, 수신된 VC4-4c 데이타에서 패스오버해드를 추출하여 처리하는 기능을 수행하는 수신 패스 오버해드 처리부와, VC4-4c의 위치를 나타내는 포인터 값을 생성하여 프레임에 삽입하는 기능을 담당하는 송신 포인터 처리부와, 수신된 프레임에서 포인터 값을 추출, 해석하여 VC4-4c의 위치를 알아내는 기능을 담당하는 수신 포인터 처리부와, 섹션 오버헤드를 생성하여 송신 섹션 오버헤드를 추출하여 처리하는 기능을 담당하는 수신 섹션 오버헤드 처리부와, 상기 송신부 및 수신부에서 프레임을 처리하도록 하는 송수신 프레임 처리부와, 상기 송신 에이티엠 셀 처리부, 수신 에이티엠 셀 처리부, 송신 패스 오버해드 처리부, 수신 패스 오버해드 처리부, 송신 포인터 처리부, 수신 포인터 처리부, 송신 섹션 오버헤드 처리부, 수신 섹션 오버헤드 처리부 및 송수신 프레임 처리부를 각각 제어하기 위한 다수의 제어부로 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
2. 제1항에 있어서, 상기 송신 에이티엠 셀 처리부는 셀의 시작점부터 두 클럭에 한번 읽기번지를 증가시키고, 한 번지내에서 나온 데이터의 상위바이트와 하위바이트를 차례로 선택하되, HEC가 있는 워드에서만 읽기번지를 한 클럭에 증가시키고, 상위바이트를 선택하여 UDF를 생략하도록 하여 16bit UTOPIA 형식의 데이타에서 8bit의 표준 ATM 셀의 데이터로 변환되도록 구성한 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
3. 제1항에 있어서, 상기 수신 에이티엠 셀 처리부는 에이티엠 계층과의 인터페이스로서 16bit UTOPIA 인터페이스를 가지고 내부의 선입선출기 구조가 27 x 16을 기본으로 하며, 수신된 바이트 스트림을 받아 상하위 래치의 선택신호와 선입선출기의 쓰기번지를 조절하여 16bit UTOPIA 형식으로 바꾸어 선입선출기에 저장되도록 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
4. 제1항에 있어서, 상기 송수신 패스 오버해드 처리부는 상기 송수신 에이티엠 셀 처리부로 클럭 인에이블신호를 공급하도록 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
5. 제1항에 있어서, 상기 송수신 포인터 처리부는 상기 송수신 패스 오버해드 처리부로 클럭 인에이블신호를 공급하도록 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
6. 제1항에 있어서, 상기 다수의 제어부는 주기적으로 필요한 타이밍 펄스를 발생하는 타이밍 주기신호 발생부와, 타이밍 주기를 이용하여 실제 필요한 제어신호를 출력하도록 하는 제어신호 발생부로 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
7. 제6항에 있어서, 상기 타이밍 주기신호 발생부가 9x270의 기본모드와 9x30 기본모드를 가지도록 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.
8. 제6항에 있어서, 상기 타이밍 주기신호 발생부는 섹션 오버헤드 처리부의 타이밍 발생부가 3x10x3x3x3x3으로 구성되며, 포인터 처리부의 타이밍 발생부가 3x10x9x9로 구성되고, 패스 오버헤드 처리부의 타이밍 발생부가 9x270으로 구성된 것을 특징으로 하는 에스티엠 기반 에이티엠 셀 물리계층 처리회로.