JP2007006540A - 単一の通信スイッチを経てａｔｍ、ｔｄｍ及びパケットデータを交換するための方法及び装置 - Google Patents

Abstract

【課題】ＴＤＭ、ＡＴＭ、可変長さパケットトラフィックを全て同じスイッチ機構を経てスイッチングできるネットワークエレメントを提供する。
【解決手段】ネットワークインターフェイスを各々有する複数のポートプロセッサとポートプロセッサへ接続する複数のポートを各々有する複数のスイッチエレメントを備え、各ポートプロセッサは、各スイッチエレメントの１つのポートに接続する第１及び第２スイッチエレメントインターフェイスとスイッチ混雑の場合に第１又は第２スイッチエレメントインターフェイスの何れかにトラフィックを再指向する自動手段を有し、又は、１つのスイッチエレメントの２つのポートに接続する第１及び第２スイッチエレメントインターフェイスとスイッチ故障又はスイッチ混雑の場合に第１又は第２スイッチエレメントインターフェイスの何れかにトラフィックを再指向する自動手段を有する通信スイッチ。
【選択図】図２

Description

本発明は、テレコミュニケーションネットワークに係る。より詳細には、本発明は、単一の通信スイッチを経てＡＴＭ、ＴＤＭ及びパケットデータを交換するための方法及び装置に係る。

広帯域のテレコミュニケーションネットワークを使用するための初期の技術の１つは、時分割多重化（ＴＤＭ）と称されるものであった。ＴＤＭの基本的動作は、理解が簡単である。高周波数信号が多数のタイムスロットに分割され、その中で多数の低周波数信号をあるポイントから別のポイントへ搬送することができる。しかしながら、ＴＤＭを実施するのは、かなり複雑で、信号を正確にマルチプレクス及びデマルチプレクスするために精巧なフレーミング技術及びバッファを必要とする。ＴＤＭの北米規格（Ｔ１又はＤＳ１として知られている）は、１．５４４Ｍビット／秒のレートを有する２４個のインターリーブされたチャンネルを一緒に使用する。ＴＤＭのヨーロッパ規格は、Ｅ−１として知られており、２．０４８Ｍビット／秒のレートを有する３０個のインターリーブされたチャンネルを使用する。多重化のハイアラーキー構成は、多数のＴ１又はＥ−１信号をベースとするもので、最も一般的な１つは、Ｔ３又はＤＳ３である。Ｔ３信号は６７２個のチャンネルを有し、２８個のＴ１信号と等価である。ＴＤＭは、最初に、音声チャンネルとして設計された。しかしながら、今日では、音声及びデータの両方に使用されている。

ブロードバンドデータ通信に対する初期の解決策は、パケット交換と称されるものであった。パケット交換とＴＤＭとの相違の１つは、パケット交換が、トランシット中に失われるか又はダメージを受けたパケットを再送信しそしてエラー修正する方法を含むことである。別の相違は、ＴＤＭのチャンネルとは異なり、パケットは、必ずしも長さが固定されないことである。更に、パケットは、パケット内に含まれたアドレス情報に基づいてそれらの行先に向けられる。これとは対照的に、ＴＤＭチャンネルは、固定フレームにおけるそれらの位置に基づいてそれらの行先に向けられる。今日、広く使用されているパケット交換プロトコルは、ＩＰ（インターネットプロトコル）として知られている。

最近、ＡＴＭ及びＳＯＮＥＴとして知られているブロードバンド技術が開発された。ＡＴＭネットワークは、各々５３バイト（４８バイトのペイロード及び５バイトのオーバーヘッド）の固定長さパケット（セル）をベースとしている。ＡＴＭネットワークの特徴の１つは、ユーザがサービスクオリティ（ＱＯＳ）レベルで契約することである。従って、ＡＴＭセルには、ＱＯＳに基づいて異なるプライオリティが指定される。例えば、一定ビットレート（ＣＲＢ）サービスは、最もプライオリティが高いサービスであり、備えられたＴＤＭ接続と実質的に同等である。可変ビットレート（ＶＢＲ）サービスは、混雑周期中にセルのロスを許す中間プライオリティサービスである。非特定ビットレート（ＵＢＲ）サービスは、プライオリティが最も低く、ｅ−メール送信のように長い待ち時間を許すデータ送信に使用される。

ＳＯＮＥＴネットワークは、８１０バイトのフレームをベースとするもので、その中に７８３バイトの同期ペイロード包絡体（ＳＰＥ）が浮動している。ペイロード包絡体は、ネットワーク全体を通してタイミングに相違があるために浮動する。ペイロードの厳密な位置は、スタフ／デスタフ及びポインタの比較的複雑なシステムを経て決定される。北米では、基本的なＳＯＮＥＴ信号がＳＴＳ−１（又はＯＣ−１）と称される。ＳＯＮＥＴネットワークは、ＳＯＮＥＴ信号のハイアラーキー構成を含み、７６８個までのＳＴＳ−１信号が一緒にマルチプレクスされて、２１５０４個のＴ１信号（７６８個のＴ３信号）の容量を与える。ＳＴＳ−１信号は、５１．８４Ｍビット／秒のフレームレートを有し、８０００フレーム／秒及び１２５マイクロ秒／フレームである。ヨーロッパでは、基本的（ＳＴＭ−１）レートは、１５５．５２０Ｍビット／秒で、北米ＳＴＳ−３レート（３＊５１．８４＝１５５．５２０）に等しく、そしてペイロード部分は、仮想コンテナ（ＶＣ）と称される。低レートデジタル信号の搬送を容易にするため、ＳＯＮＥＴ規格は、バーチャル・トリビュータリ（ＶＴ）構造体と称されるサブＳＴＳペイロードマッピングを使用している。（ＩＴＵは、これらのトリビュータリ・ユニット即ちＴＵを呼び出す。）４つのバーチャル・トリビュータリのサイズは、ＶＴ−１．５、ＶＴ−２、ＶＴ−３及びＶＴ−６である。ＶＴ−１．５は、データ送信レートが１．７２８Ｍビット／秒で、オーバーヘッドを伴うＴ１信号を受け入れる。ＶＴ−２は、データ送信レートが２．３０４Ｍビット／秒で、オーバーヘッドを伴うＥ１信号を受け入れる。ＶＴ−３は、データ送信レートが３．４５６Ｍビット／秒で、オーバーヘッドを伴うＴ２信号を受け入れる。ＶＴ−６は、データ送信レートが６．９１２Ｍビット／秒で、オーバーヘッドを伴うＤＳ２信号を受け入れる。

上述したブロードバンド技術の各々は、ＴＤＭ、ＡＴＭ又はパケット技術として分類することができ、ＳＯＮＥＴは、ＴＤＭの複雑な形態である。以上のことから明らかなように、ＴＤＭ、ＡＴＭ及びパケットの各々は、それ自身の独特の送信要件を有する。従って、これらの異なる種類の信号をルーティングするのに異なる種類のスイッチが使用される。より詳細には、ＴＤＭは、入念な時間同期を必要とし、ＡＴＭは、セルのプライオリティ及びＱＯＳに入念に注意することを必要とし、そしてパケット（例えば、ＩＰ）は、可変長さパケットを取り扱う能力を必要とする。これらの理由で、ＴＤＭ、ＡＴＭ及び可変長さパケット交換のスイッチング技術は、異なる仕方で発展してきた。従って、サービスプロバイダー及びネットワークデザイナーは、これらの技術を別々に取り扱うことを余儀なくされ、重畳するネットワークに、単一のネットワーク内でしか使用できない異なる装置セットをしばしば設けることになる。

そこで、本発明の目的は、単一のスイッチ機構を経て異なる種類のブロードバンド信号をスイッチングできる方法及び装置を提供することである。
又、本発明の目的は、ＴＤＭ、ＡＴＭ及び可変長さパケットトラフィックを、全て同じスイッチ機構を経てスイッチングできるネットワークエレメントを提供することである。

本発明の別の目的は、同じチップセットと結合されて拡張可能なネットワークスイッチ機構を形成できるネットワークスイッチチップセットを提供することである。
本発明の更に別の目的は、ＴＤＭ、ＡＴＭ及び可変長さパケットトラフィックの中で柔軟に仕切ることのできるネットワークスイッチを提供することである。

本発明の更に別の目的は、スイッチエレメント又はリンクの故障が直ちに接続の故障を生じないように冗長なスイッチ平面をもつネットワークスイッチを提供することである。
本発明の更に別の目的は、マルチキャスト及びユニキャストの音声及びデータ送信を取り扱うネットワークスイッチを提供することである。
本発明の付加的な目的は、クロウ(Clos)アーキテクチャー及び折り返しクロウアーキテクチャーをサポートするネットワークスイッチを提供することである。

以下に詳細に述べるこれら目的によれば、本発明のネットワークスイッチは、少なくとも１つのポートプロセッサ（添付資料では「サービスプロセッサ」とも称される）と、少なくとも１つのスイッチエレメントとを備えている。ポートプロセッサは、ＳＯＮＥＴ ＯＣ−ｘ（ＳＯＮＥＴ／ＳＤＨ ＳＴＳ−ｘ／ＳＴＭ−ｙ）インターフェイス（ＴＤＭトラフィック用）と、ＵＴＯＰＩＡ及びＵＴＯＰＩＡフレームベースのインターフェイス（ＡＴＭ及びパケットトラフィック用）と、スイッチエレメントへのインターフェイスとを有する。ここに例示するポートプロセッサは、ＳＯＮＥＴ ＯＣ−４８信号と同等の全Ｉ／Ｏ帯域巾を有する。ここに例示するスイッチエレメントは、１２ｘ１２ポートを有し、３０Ｇｂｐｓの全帯域巾をサポートする。

本発明による典型的なスイッチは、多数のポートプロセッサと、多数のスイッチエレメントとを備えている。４８ｘ４８「折り返し(folded)」スイッチの場合には、４８個のポートプロセッサが、１２個（第１及び第３段）のスイッチエレメントに接続され（各々４個）、そしてこれらの１２個のスイッチエレメントの各々は、８個（第２段）のスイッチエレメントに接続される。本発明による３段の非ブロッキングスイッチは、２４０Ｇｂｐｓの全帯域巾を与え、そして５段の非ブロッキングスイッチは、１Ｔｂｐｓの全帯域巾を与える。ここに例示する３段の折り返しクロウ(Clos)アーキテクチャーのスイッチは、４８個のポートプロセッサと、１２個のスイッチエレメントとを含む。１２個（第１及び第３段）のスイッチエレメントの各々に４個のポートプロセッサが接続される。１２個（第１及び第３段）のスイッチエレメントの各々は、８個（第２段）のスイッチエレメントに接続される。ここに示す好ましい実施形態によれば、各ポートプロセッサには、１つのスイッチエレメントの２つのポート又は２つのスイッチエレメントの１つのポートに接続するための手段が設けられ、従って、リンクが故障した場合の冗長性が与えられる。

本発明によれば、９行ｘ１７００スロットのデータフレームを使用して、ＡＴＭ、ＴＤＭ及びパケットデータがポートプロセッサから１つ以上のスイッチエレメントを経て同じ又は別のポートプロセッサへ搬送される。各フレームは、１２５マイクロ秒で送信され、各行は、１３．８９マイクロ秒である。各スロットは、４ビットタグ及び４バイトペイロードを含む（即ち３６ビットである）。スロットの帯域巾（全フレームの１／１７００）は，２．５９２Ｍｂｐｓであり、これは、オーバーヘッドを伴うＥ−１信号を搬送するのに充分な大きさである。４ビットタグは、ＴＤＭ接続が与えられるときに設定されるクロス接続ポインタである。フレームの最後の２０スロットは、リンクオーバーヘッドのために指定される。従って、フレームは、ＳＴＭ−１６フレームが１００８個のＥ−１信号の容量しかもたないが、１６８０個のＥ−１ ＴＤＭ信号と同等のものを搬送することができる。

ＡＴＭ及びパケットデータの場合に、１６スロットのＰＤＵ（プロトコルデータユニット）が、６４バイトペイロード（スイッチオーバーヘッドを伴うＡＴＭセルを受け入れるのに充分な大きさ）に対して定義される。最大で９６ＰＤＵ／行が許される。ＰＤＵルーティングにはＰＤＵの１６個の４ビットタグが必要とされず、それらは、ＡＴＭ又は可変長さパケットペイロードを保護するためのパリティビットとして使用される。６４バイトのペイロードのうち、１２バイト（９６ビット）は、スイッチにより内部ルーティングのために使用される。これは、５２バイトを実際のペイロードに残し、これは、ＡＴＭセル（１バイトのＨＥＣをもたない）を搬送するのに充分であり、且つ分断の後に大きなパケットに対して充分である。ＰＤＵは、２８ビットのルートタグと共にスイッチを経て自己ルーティングされ、これは、段当たり４ビットを使用して７つのスイッチ段を経てルーティンするのを許す。ＰＤＵの残りの６８ビットは、種々の他のアドレス情報、例えば、ＰＤＵがＡＴＭセルを含むかパケットを含むか又は制御メッセージを含むか、パケットの再組み立てを中断すべきかどうか、ペイロードが第１の断片であるか中間の断片であるか又は最後の断片であるか、最後の断片にどれほど多くのペイロードバイトがあるか、そして断片シーケンスカウント及び行先流識別子を指示する情報に使用される。

フレームの最後の２０個のスロットにおけるリンクオーバーヘッド（ＬＯＨ）は、ＳＯＮＥＴフレームにおけるライン及びセクションオーバーヘッドと機能的に同様である。ＬＯＨは、シリアルデータ流からバイト及び行境界を定めるのに使用される３６ビットフレーム整列パターンと、各出力リンクに対する３２ビット状態レジスタと、３２ビットのスイッチ及びリンク識別子と、３２ビットのスタフパターンとを含む。

ＡＴＭ及びパケットトラフィックは、通常、供給されないので、このトラフィックがシステムに入るときには、ＡＴＭ及びパケット接続の間で帯域巾を裁定しなければならない。更に、ＴＤＭトラフィックは、ＡＴＭ及びパケットトラフィックと同じフレームを共用するので、ＴＤＭタイミングを維持しながら帯域巾を裁定しなければならない。本発明によれば、帯域巾は、フレームの各行における各ＰＤＵに対して実施される要求及び許可のシステムにより裁定される。スイッチエレメントは、リンク当たり３つのチャンネルを与え、その２つは、データ及び裁定要求を搬送するのに使用され、そしてその１つは、裁定許可を搬送するのに使用される。ここに示す好ましい実施形態によれば、４８ビット（１．５スロット）要求エレメントが、フレームの次の行において各ＰＤＵに対して発生される。各スイッチエレメントは、各出力リンクに対して単一要求パーザー及び個別要求裁定モジュールを含む。要求エレメントは、ポートプロセッサにより発生され、そしてスイッチ内「ホップ・バイ・ホップ」ルートタグ及びプライオリティレベル情報を含む。要求エレメントは、スイッチエレメントによってバッファされ、そしてプライオリティの低い要求エレメントは、バッファがいっぱいの場合にスイッチエレメントにより破棄される。スイッチ機構を経て移動するときに破棄されない各要求エレメントは、ポートプロセッサへ返送され、そこから、１つの「行時間」中、即ち１３．８９マイクロ秒の間に発信される。上記で示唆したように、要求は、データとインターリーブして「帯域内」で発せられ、そして許可（返送される要求エレメント）は、各リンクの第３チャンネルを使用して「帯域外」で与えられる。

ＴＤＭトラフィックのタイミングを維持するために、ＶＴ／ＶＣフレームのＶ１−Ｖ４バイトが剥離され、そしてＶＣバイトがポートプロセッサによりスイッチへの入口においてバッファされる。Ｖ１−Ｖ4バイトは、ポートプロセッサによりスイッチからの出口において再生される。ＰＤＵ及びＴＤＭの両トラフィックを有する行において、ＰＤＵは早期に構成され、そしてＴＤＭスロットは、行において後で構成される。

ここに示す好ましい実施形態によれば、各スイッチエレメントは、マルチキャストコントローラ及び個別のマルチキャストＰＤＵバッファを備えている。マルチキャスティングに対して２つの別の実施形態が与えられる。第１実施形態は、若干のゲートしか必要とせず、マルチキャスティングがトラフィックの主要部分ではない環境に対して最も適している。第２の実施形態は、それを実施するのに多数のゲートを必要とする。しかしながら、これは、マルチキャスティングが頻繁な事象である環境に良く適している。この第２実施形態は、マルチキャスト経路を設定するのに長い待ち時間を必要とするが、データをマルチキャスティングするときは待ち時間が短い。第１の実施形態によれば、マルチキャスト要求エレメントは、標準的なユニキャスト要求エレメントと同様に、スイッチを経て流れる。メッセージをマルチキャストする必要がある時点で、そのスイッチ段に対するホップ・バイ・ホップフィールドのビットコードは、要求がマルチキャストであることを指示する。この要求は、マルチキャストコントローラへ転送される。許可経路では、マルチキャストコントローラは、マルチキャスト再循環バッファにデータを入れる余裕がある場合に、許可を与える。データがマルチキャストバッファへ送信されると、マルチキャストコントローラは、データヘッダを検査し、そしてそれをどの出力リンクに送出する必要があるか決定する。この点において、マルチキャストコントローラは、多数の要求メッセージを送出し、これらは、ユニキャスト要求と同様に取り扱われる。プロセスは、送信要求、受信許可、送信ＰＤＵのシーケンスで繰り返される。即ち、各マルチキャストＰＤＵが送信される前に、要求及び許可がスイッチを横切らねばならない。第２の実施形態によれば、全てのホップが許可されるまで多数の要求（各ホップに対して１つ）を送信することによりマルチキャスト経路がある時間周期中予約される。このようにして経路が設定されると、ＰＤＵは、予約した時間が経過するか又は送信すべきＰＤＵがなくなるまで、待ち時間なしに、次々にマルチキャストされる。

本発明の付加的な目的及び効果は、当業者であれば、添付図面を参照した以下の詳細な説明から容易に明らかであろう。
本発明の装置は、一般に、ポートプロセッサ及びスイッチエレメントを備えている。図１は、ポートプロセッサ１０の主たる特徴を示し、そして図２は、スイッチエレメント１００の主たる特徴を示す。図１を参照すれば、ポートプロセッサ１０は、ＳＯＮＥＴインターフェイス及びＵＴＯＰＩＡインターフェイスを備えている。入口（ＲＸ）側では、ＳＯＮＥＴインターフェイスは、シリアル−パラレルコンバータ１２と、ＳＯＮＥＴフレーマ・搬送オーバーヘッド（ＴＯＨ）抽出器１４と、上位ポインタプロセッサ１６と、経路オーバーヘッド（ＰＯＨ）抽出器１８とを備えている。ＳＰＥで搬送されるＡＴＭ及びＩＰパケットの場合に、ＳＯＮＥＴインターフェイスの入口側は、４８個のＨＤＬＣフレーマ２０（ＩＰ用）と、４８個のセルデニリエイタ（輪郭描出器）２２（ＡＴＭ用）と、４８個の６４バイトＦＩＦＯ２４（ＡＴＭ及びＩＰ用）とを備えている。ＳＰＥで搬送されるＴＤＭ信号の場合に、ＳＯＮＥＴインターフェイスの入口側は、デマルチプレクサ・下位ポインタプロセッサ２６を備えている。出口（ＴＸ）側では、ＳＯＮＥＴインターフェイスは、ＴＤＭ信号に対して、マルチプレクサ・下位ポインタジェネレータ２８を備えている。ＳＰＥで搬送されるＡＴＭ及びＩＰパケットの場合に、ＳＯＮＥＴインターフェイスの出口側は、４８個の６４バイトＦＩＦＯ３０と、４８個のＨＤＬＣフレームジェネレータ３２と、４８個のセルマッパー（マップ装置）３４とを備えている。又、ＳＯＮＥＴインターフェイスの出口側は、ＰＯＨジェネレータ３６と、上位ポインタジェネレータ３８と、ＳＯＮＥＴフレーマ・ＴＯＨジェネレータ４０と、パラレル−シリアルインターフェイス４２とを備えている。入口側では、ＵＴＯＰＩＡインターフェイスは、ＡＴＭ及びパケットのためのＵＴＯＰＩＡ入力４４と、１つの４ｘ６４バイトＦＩＦＯ４６とを備えている。出口側では、ＵＴＯＰＩＡインターフェイスは、９６個の４ｘ６４バイトＦＩＦＯ４８と、ＵＴＯＰＩＡ出力５０とを備えている。

又、ポートプロセッサ１０の入口部分は、スイッチマッパー５２と、パラレル−シリアルスイッチ機構インターフェイス５４と、要求裁定装置５６とを備えている。又、ポートプロセッサの出口部分は、シリアル−パラレルスイッチ機構インターフェイス５８と、スイッチデマッパー（デマップ装置）６０と、許可ジェネレータ６２とを備えている。

ＡＴＭ及びパケットトラフィックを処理するため、ポートプロセッサ１０は、入口部分に、記述子構成装置６４と、ＩＰＦ及びＡＴＭルックアッププロセッサ６６と、ＩＰ分類プロセッサ６８と、ＲＥＤ／ポリシープロセッサ７０とを使用し、これらは全てオフチップで配置される。これらのユニットは、ＡＴＭセル及びパケットを処理した後に、それらを（受信）データリンクマネージャー７２へ引き渡す。ポートプロセッサの出口部分には、（送信）データリンクマネージャー７４及び送信スケジューラー・シェーパー７６が設けられている。これらユニットは、両方とも、オフチップで配置される。又、ポートプロセッサには、ホストインターフェイス７８及び重み付けされたラウンドロビンスケジューラー８０も設けられる。

スイッチの入口におけるポートプロセッサの目的は、ＴＤＭ、パケット及びＡＴＭデータをアンパックし、そして図３を参照して以下に述べるデータフレームに基づいてそれをフレーム形成することである。又、ポートプロセッサは、スイッチエレメントを経てリンク帯域巾に対する裁定要求を発しながらＴＤＭ及びパケットデータをバッファし、そして以下に述べるようにスイッチを経て受信した裁定要求を許可する。ＴＤＭトラフィックに対するタイミングを維持するため、ＳＯＮＥＴフレームのＶ１−Ｖ４バイトが剥離され、そしてＶＣバイトがスイッチの入口にバッファされる。ＰＤＵ及びＴＤＭトラフィックの両方を有する行では、ＰＤＵが早く構成され、そしてＴＤＭスロットがその行において後で構成されるのが好ましい。スイッチの出口では、ポートプロセッサがＴＤＭ、パケット及びＡＴＭデータを再組み立てする。スイッチの出口においてＶ１−Ｖ４バイトが再生される。

図１には示されていないが、ポートプロセッサ１０は、これを２つのスイッチエレメントに接続するか又は１つのスイッチエレメントの２つのポートに接続できるようにする二重のスイッチエレメントインターフェイスを備えている。両方のインターフェイスが使用されるときには、メインリンクに故障が生じるまで、「スタンバイ」リンクはフレーム情報のみを搬送し、故障が生じると、スタンバイリンクを経てデータが送信される。これは、スイッチの一部分が故障した場合でも接続が維持されるように、スイッチに冗長性を与える。

図２を参照すれば、本発明によるスイッチエレメント１００は、１２個の「データ経路及びリンク帯域巾裁定モジュール」１０２を備えている（明瞭化のため図２には１つしか示されていない）。各モジュール１０２は、スイッチエレメント１００を通して１つのリンク入力１０４及び１つのリンク出力１０６を備えている。当業者に明らかなように、リンク入力に入るデータは、ルート情報に基づきリンク出力を経て退出する。本発明によれば、各モジュール１０２は、２つの順方向データ経路１０８、１１０、１１２、１１４と、１つの戻り「許可」経路１１６、１１８を備えている。３つの経路は、集合的に、単一チャンネルを構成すると称される。２つのデータ経路が設けられる理由は、各チャンネルの帯域巾を広げるためである。２つのデータ経路は、単一の物理的データストリームの帯域巾を越える（２倍）単一の「論理的」シリアルデータストリームを与えるようにインターリーブされる。データは、入力リンク１０４から入力リンクバス１２０及び出力リンクバス１２２を経て出力リンク１０６へルーティングされる。戻り経路の許可は、出力リンク１０６から許可バス１２４を経て入力リンク１０４へルーティングされる。

各「データ経路及びリンク帯域巾裁定モジュール」１０２の順方向データ経路は、データストリームデシリアライザー（デシリアル化装置）１２６と、データストリームデマッパー１２８と、行バッファマッパー１３０と、行バッファ１３２と、要求裁定モジュール１３４と、データストリームマッパー１３６と、データストリームシリアライザー（シリアル化装置）１３８とを備えている。各モジュール１０２の戻り許可経路は、許可ストリームデシリアライザー１４０と、許可ストリームデマッパー１４２と、許可裁定モジュール１４４と、許可ストリームマッパー１４６と、許可ストリームシリアライザー１４８とを備えている。

又、スイッチエレメント１００は、一度だけ例示されそして１２個の「データ経路及びリンク帯域巾裁定モジュール」１０２の機能をサポートする次のモジュール、即ちリンク同期・タイミング制御器１５０と、要求パーザー１５２と、許可パーザー１５４と、リンクＲＩＳＣプロセッサ１５６も備えている。又、スイッチエレメント１００は、一度だけ例示されそして他のモジュールをサポートするが、「スイッチング」には直接含まれない次のモジュール、即ちコンフィギュレーションＲＩＳＣプロセッサ１５８と、システム制御モジュール１６０と、テストパターンジェネレータ・アナライザー１６２と、テストインターフェイスバスマルチプレクサ１６４と、ユニリンクＰＬＬ１６６と、コアＰＬＬ１６８と、ＪＴＡＧインターフェイス１７０も備えている。

本発明による典型的なスイッチは、多数のポートプロセッサ１０と、多数のスイッチエレメント１００とを備えている。例えば、図４に示すように、４８個の「入力」ポートプロセッサが、１２個の「第１段」スイッチエレメントに、各々４つづつ、接続される。第１段スイッチエレメントの各々は、８個の第２段スイッチエレメントに接続される。第２段スイッチエレメントの各々は、１２個の第３段スイッチエレメントに接続される。４個の「出力」ポートプロセッサは、第３段スイッチエレメントの各々に接続される。以上のことから、当業者に明らかなように、本発明のポートプロセッサ及びスイッチエレメントは、図５に示すように単一スイッチエレメントが第１段及び第３段の両方として働く折り返しクロウ(folded Clos)アーキテクチャーで構成することができる。

ポートプロセッサ１０及びスイッチエレメント１００の機能を詳細に説明する前に、本発明は、ＴＤＭ、ＡＴＭ及びパケットデータの組合せを同じフレームにおいて搬送するように良好に適応される独特のフレーミング技術を使用することが明らかであろう。図３を参照すれば、本発明により、９行ｘ１７００スロットのデータフレームを使用して、ＡＴＭ、ＴＤＭ及びパケットデータがポートプロセッサから１つ以上のスイッチエレメントを経てポートプロセッサへ搬送される。各フレームは、１２５マイクロ秒で送信され、各行は、１３．８９マイクロ秒である。各スロットは、４ビットタグ及び４バイトペイロードを含む（即ち３６ビット）。スロット帯域巾（全フレームの１／１７００）は、２．５９２Ｍｂｐｓであり、これは、オーバーヘッドを伴うＥ−１信号を搬送するのに充分な大きさである。４ビットタグは、ＴＤＭ接続が与えられるときに設定されるクロス接続ポインタである。フレームの最後の２０スロットは、リンクオーバーヘッド（ＬＯＨ）に指定される。従って、フレームは、１６８０個のＥ−１ ＴＤＭ信号と同等のものを搬送することができる。フレームの最後の２０スロットにおけるリンクオーバーヘッド（ＬＯＨ）は、ＳＯＮＥＴフレームにおけるライン及びセクションオーバーヘッドと機能が類似している。

ＬＯＨスロットの内容は、スイッチマッパー（図１の５２）によって挿入される。ＬＯＨスロットに挿入できるデータは、４つの形式がある。３６ビットのフレーミングパターンが、２０個のスロットの１つに挿入される。このフレーミングパターンは、全ての出力リンクに共通であり、ソフトウェアプログラマブルレジスタを経て構成可能である。３２ビット状態フィールドが、別のスロットに挿入される。この状態フィールドは、各出力リンクに対して独特なもので、ソフトウェアプログラマブルレジスタを経て構成可能である。３２ビットスイッチ及びリンク識別子が、別のスロットに挿入される。このスイッチ及びリンク識別子は、４ビットのリンク番号と、２４ビットのスイッチエレメントＩＤと、４ビットの段番号とを含む。フレーミング、状態又はＩＤにより使用されないスロットに３２ビットスタフパターンが挿入される。このスタフパターンは、全ての出力リンクに共通であり、ソフトウェアプログラマブルレジスタを経て構成可能である。

ＡＴＭ及びパケットデータに対し、１６スロットのＰＤＵ（プロトコルデータユニット）が、６４バイトのペイロード（オーバーヘッドを伴うＡＴＭセルを受け入れるに充分な大きさ）として定義される。ＰＤＵのフォーマットが図３ａに示されている。最大で９６ＰＤＵ／行が許される（ＳＯＮＥＴ ＯＣ−４８行におけるＡＴＭセルの最大数は７５であることに注意されたい）。ＰＤＵルーティングに対して１６個の４ビットタグ（各スロットにおけるビット位置３２−３５）が必要とされず、従って、それらは、ＡＴＭ又はＩＰペイロードを保護するためのパリティビットとして使用される。６４バイトペイロードの中で、１２バイト（９６ビット）は、スイッチにより内部ルーティングに使用される（スロット０−２、ビット位置０−３１）。これは、５２バイト（スロット３−１５）を実際のペイロードとして残し、これは、ＡＴＭセル（１バイトのＨＥＣをもたない）を搬送するのに充分であり、且つ分断の後に大きなパケットに対して充分である。ＰＤＵは、２８ビットのルートタグ（スロット０、ビット位置０−２７）と共にスイッチを経て自己ルーティングされ、これは、段当たり４ビットを使用して７つの段を経てルーティンするのを許す。ＰＤＵの残りの６８ビットは、種々の他のアドレス情報として使用される。

図３ａに示すように、スロット０、ビット３０−３１におけるＰＤＵビットは、ＰＤＵがアイドル（００）であるか、ＡＴＭセル（０１）であるか、ＩＰパケット（１０）であるか、又は制御メッセージ（１１）であるか識別するのに使用される。スロット１、ビット３０−３１における２つのビットは、ＰＤＵを形成したチップの内部プロトコルバージョンを指示するのに使用される。パケット及び制御メッセージに対して、「有効バイト」フィールド（スロット１、ビット２４−２９）は、ＰＤＵが分断されたパケットの最後の断片であることをＦｒａｇＩＤフィールドが指示するときに、いかに多くのペイロードバイトがＰＤＵにより搬送されるか指示するのに使用される。ＶＯＱＩＤフィールド（スロット１、ビット位置１９−２３）は、ＰＤＵに対するサービスのクラスを識別する。サービスのクラスは、０から３１までの値であり、０は最高プライオリティであり、そして３１は最低プライオリティである。スロット１、ビット１７−１８におけるＦｒａｇＩＤは、このＰＤＵが完全なパケット（１１）であるか、第１断片（０１）であるか、中間断片（００）であるか、又は最後の断片（１０）であるかを指示する。スロット１、ビット位置１６におけるＡビットは、このパケットに対する再組み立てが、例えば、早期パケット（又は部分パケット）破棄オペレーションのために中止された場合に、セットされる。このビットがセットされると、この点まで受け取られたパケットの断片が出力ポートプロセッサにより破棄される。ＦＦＳと示されたフィールドは、将来の使用のために指定される。スロット１、ビット０−３におけるＳｅｑ＃フィールドは、パケット断片をカウントするモジュラーカウンタである。スロット２、ビット０−１６におけるＤｅｓｔＦｌｏｗＩＤフィールドは、このＰＤＵが属する行先ポートプロセッサの「流れ」を識別する。「流れ」とは、能動的なデータ接続である。ポートプロセッサ当たり１２８Ｋの流れがある。

上述したように、ＡＴＭ及びパケットトラフィックは、通常、供給されないので、このトラフィックがシステムに入るときには、ＡＴＭ及びパケット接続の間で帯域巾を裁定しなければならない。更に、ＴＤＭトラフィックは、ＡＴＭ及びパケットトラフィックと同じフレームを共用するので、ＴＤＭタイミングを維持しながら帯域巾を裁定しなければならない。本発明によれば、帯域巾は、フレームの各行における各ＰＤＵに対して実施される要求及び許可のシステムにより裁定される。ポートプロセッサにより発生される要求エレメントは、「ホップ・バイ・ホップ」内部スイッチルートタグ、スイッチエレメント段及びプライオリティ情報を含む。ここに示す好ましい実施形態によれば、２つの要求エレメントが、３つの隣接するスロット束において送信され、そして要求エレメント束の間には非要求エレメントトラフィックの少なくとも８つのスロットが存在しなければならない。要求エレメント束の間の時間分離が、スイッチエレメントの裁定ロジック及びポートプロセッサにより使用されて、要求エレメントが処理される。

図３ｂは、ＰＤＵ及び要求エレメントを搬送するために行スロットがいかに割り当てられるかの一例を示す。図示されたように、１つの行に対する最大ＰＤＵ容量は、９６である。単一のＰＤＵを搬送することのできる１６スロットのブロックを「グループ」と称する。行における各グループに対し、４８ビットの要求エレメント（ＲＥ）を搬送するには、１．５スロットの帯域巾が必要とされる。図３ｂは、第１の２４グループ各々の３つのスロットに２つのＲＥをいかに挿入するか示している。行がスタートした後にできるだけ直ちにＲＥが多段スイッチ機構を経てリプルするのを許すために、全てのＲＥをできるだけ早くに行内において搬送しなければならない。

図３ｂに示す構造は、システム要件及び実施制約が与えられると、（第１リンクに対して）最適なフォーマットであると現在考えられる。これは、ＲＥを行において早くに配置するが、裁定を許すに充分なほどの間隔をあける。現在の好ましい実施形態によれば、行の構造は、スイッチのどのリンクに対して構成がなされるかに基づいて若干相違する。図３ｂは、ポートプロセッサと、第１のスイッチ機構段のスイッチエレメントとの間の行構造を示す。２つのＲＥの第１ブロックは、行の第１の３つのスロットを占有する。ＲＥを処理する裁定ロジックのここに示す実施形態は、入力リンクにおけるＲＥの各３スロットブロック間に少なくとも１２スロットタイムの待ち時間を必要とする。又、行の第１のＲＥがスイッチエレメントにより受信されたときから、そのＲＥがスイッチエレメントの出力リンクへ挿入されるときまでに、ある程度の待ち時間がなければならない。この待ち時間は、裁定ロジックにより、到来するＲＥをＲＥバッファへマップするために使用される。従って、第１段と第２段との間のリンクに対する行構造は、スロットタイム３２でスタートするＲＥの第１グループを有していなければならない。これは、図３ｂと同じ構造を３２個のスロットタイムだけオフセットして示す図３ｃに示されている。

ここに示す好ましい実施形態によれば、ＴＤＭトラフィックは、１スロット／行の最も微細な粒度でスイッチエレメントを経てスイッチングすることができる。ＴＤＭトラフィックは、行ごとに所与のスロットに対し同じ経路を経てスイッチングすることができる。スイッチエレメントは、フレーム内の異なる行の同じＴＤＭデータスロットに対して異なるスイッチ経路を許さない。これは、現在の行番号が（フレーム内の）何であるかについてスイッチが注意しないことを意味する。行の番号が問題になるのは、リンクオーバーヘッドスロットの内容を解釈するときだけである。

１スロット／行の最も微細な粒度では、スイッチエレメントは、最小２．５２Ｍｂｐｓのスイッチング帯域巾でＴＤＭトラフィックをスイッチングすることができる。１つのスロットは、４列のトラフィックと同等のものをＳＯＮＥＴ ＳＰＥから搬送できるので、スイッチエレメントは、ＶＴ１．５又はＶＴ２チャンネルの粒度でＴＤＭトラフィックをスイッチングすると言える。ＶＴ１．５チャンネルは、ＳＯＮＥＴ ＳＰＥにおいて３列しか占有しないが、４つのＳＰＥ列を保持できるスロットフォーマットにマップされる。上述したように、ＴＤＭトラフィックを搬送する３６ビットスロットの内容のフォーマットは、４ビットのタグ及び３２ビットのペイロードである。タグフィールドの定義は、以下のテーブル１に示す。

テーブル１
０００ アイドル
０００１ 指定済み
１０１０ 指定済み
１０１１ データ存在
１１００ ビット３１−２４におけるＶ５バイト
１１０１ ビット２３−１６におけるＶ５バイト
１１１０ ビット１５−８におけるＶ５バイト
１１１１ ビット７−０におけるＶ５バイト

スイッチエレメントは、予め構成された接続テーブルによりスロットがＴＤＭデータを含むかどうかを知る。これらのテーブルは、各入力リンクに対する入力クロス接続ＲＡＭとして実施される。入力スロット番号は、ＲＡＭへのアドレスであり、一方、ＲＡＭのデータ出力は、行先出力リンク及びスロット番号を含む。接続テーブルは、集中型システムコントローラにより変更することができ、このコントローラは、２つの経路、即ち（１）ホストインターフェイスポート又は（２）リンクデータチャンネルを経て送信される帯域内制御メッセージ、のいずれかを経て、スイッチエレメントへ制御メッセージを送信することができる。ＴＤＭ接続は頻繁に変更されないので、接続テーブルを更新するためのこの比較的ゆっくりとした制御メッセージの解決策が受け入れられる。ＴＤＭデータが失われないようにスイッチエレメント内の接続テーブルを決定しそして構成するのは外部ソフトウェアモジュールの役割である。

図１に戻ると、ポートプロセッサ１０の受信側のＳＯＮＥＴインターフェイスは、デシリアライザー１２及びフレーマ１４を備えている。このインターフェイスは、１５５ＭＨｚにおいて１６ビット巾の１つのＯＣ−４８、６２２ＭＨｚにおいてシリアルの４つのＯＣ−１２、又は１５５ＭＨｚにおいてシリアルの４つのＯＣ−３として構成される。１つのＯＣ−４８として構成されるときには、デシリアライザー１２は使用されない。４つのＯＣ−１２又は１つのＯＣ−４８として構成されるときには、デシリアライザー１２は、シリアルデータ流を１６ビット巾のパラレル流に変換する。デシリアライザー１２は、入力シリアルクロックを１６で除算する回路を備えている。デシリアライザーへの入力は、１ビットのシリアルデータ入力と、１ビットの６２２ＭＨｚクロックと、１ビットの１５５ＭＨｚクロックとを含む。出力は、１６ビットのパラレルデータ出力と、１ビットの３８．８７ＭＨｚクロックと、９．７２ＭＨｚクロックとを含む。

パラレルデータは、ＳＯＮＥＴフレーマ及び搬送オーバーヘッド（ＴＯＨ）ブロック１４へ送信される。到来する全ての信号は、参考としてここに取り上げるＢＥＬＬＣＯＲＥ ＧＲ−２５３規格に基づきフレーム形成される。バイト境界及びフレーム境界は、Ｆ６２８パターンに対して一連の１６ビットワードを走査することにより見出される。フレーマ（フレーム形成装置）は、パターンＦ６Ｆ６Ｆ６２８２８２８に対してフレーム形成する。ＳＴＳ−Ｎフレーム内の独立したＳＯＮＥＴ ＳＰＥは、フレーマ１４によりデマルチプレクスされる。最大で４個の独立したラインインターフェイスがあり、それ故、フレーマ１４は、４つの独立したフレーマを含む。フレーマへの入力は、１６ビットのパラレルデータ入力と、１ビットクロックとを含み、これは、１５５ＭＨｚ、３８．８７ＭＨｚ又は９．７２ＭＨｚを受け入れる。フレーマの出力は、１６ビットのパラレルデータ出力と、１ビットのフレームスタート（ＳＯＦ）指示と、ＳＯＮＥＴ ＳＰＥ番号を指示するのに使用される６ビットのＳＰＥ ＩＤとを含む。ＳＰＥは、ライン側ポートコンフィギュレーションに対し１ないし４８と番号付けされる。

又、ブロック１４は、各独立したＳＯＮＥＴ ＳＰＥに対し搬送（セクション及びライン）オーバーヘッドを終端する。ライン側には最大４８個のＯＣ−１があるので、ブロックが時分割されない限り４８個の搬送オーバーヘッドブロックが設けられる。ＴＯＨ終端部への入力は、フレーマについて上述したのと同じである。６ビットのＳＰＥ ＩＤは、このブロックへのデータをイネーブルする。トラフィックは、このブロックにルーティングされそして同じデータバスを経て次のブロック（Ｐｔｒ Ｐｒｏｃ１６）へルーティングされるので、出力データバスは必要とされない。データ経路は、このブロックに流れ込むだけで、これを貫通しない。

ポインタプロセッサ１６は、ＳＯＮＥＴポインタ（ＴＯＨのＨ１、Ｈ２及びＨ３バイト）を使用して、ＳＯＮＥＴ包絡体において搬送されるペイロードデータのスタートを正しく位置付ける。ＳＯＮＥＴポインタは、経路オーバーヘッドのバイト＃１の位置を識別する。ポインタプロセッサ１６は、ペイロードデータとＳＯＮＥＴ包絡体との間の周波数差を正当化するために挿入されたポインタ正当化を受け入れる役割を果たす。最大で４８個のＯＣ−１があるので、ブロックが時分割されない限り、４８個のポインタプロセッサブロックが４８個の搬送オーバーヘッド終端ブロックに連結される。ポインタプロセッサ１６への入力は、フレーマ及びＴＯＨ終端部１４への入力と同じである。出力は、１６ビットパラレルデータ出力と、ＳＰＥ３のワード１に一致する１ビットのＳＰＥスタート指示子と、オーバーヘッドをギャップアウトしそしてポインタの移動を受け入れる１ビットのＳＰＥ有効指示子と、経路オーバーヘッドバイトが出力バスにあるときにそれを指示する１ビットのＰＯＨ有効指示子とを含む。

ＰＯＨプロセッサ１８は、４８個のＳＯＮＥＴ ＳＰＥの各々における９バイトの経路オーバーヘッドを処理する。最大で４８個のＳＰＥがあるので、プロセッサが時分割されない限り、４８個の経路オーバーヘッドプロセッサが設けられる。経路オーバーヘッドプロセッサ１８への入力は、８ビットのパラレルデータ入力と、４ビットのＳＰＥ ＩＤと、１ビットのＳＰＥスタート指示子と、１ビットのＰＯＨ有効指示子とを含む。出力は、１ビットのＶ１指示子と、Ｊ１情報と、アラームと、経路状態とを含む。ブロック１４、１６及び１８に関する更なる詳細は、ＧＲ−２５３規格、及びＬｕｃｅｎｔ又はＴｒａｎＳｗｉｔｃｈから入手できるもののようなＳＯＮＥＴマッパー／デマッパー規格の添付文書により与えられる。

到来するＳＯＮＥＴ／ＳＤＨ信号のフレーム境界が見つかり、そしてＳＰＥの位置が、ポインタ処理又はテレコムバスＩ／Ｆ制御信号により識別され、そして経路オーバーヘッドが処理されると、ＳＰＥからペイロードが抽出される。ＳＰＥは、ＴＤＭトラフィック、ＡＴＭセル又はＩＰパケットを搬送することができる。各ＳＰＥに対するトラフィックの形式は、マイクロプロセッサインターフェイス７８を経て構成される。各ＳＰＥは、１つの形式のトラフィックしか搬送できない。各ＳＰＥからのデータは、正しいペイロード抽出器に直接ルーティングされる。

パケット及びＡＴＭセルを含むＳＰＥは、ＨＤＬＣフレーマ２０及びセルデリニエイタブロック２２へ各々送信される。各ＳＰＥは、パケットデータ（ＳＯＮＥＴを経てのパケット）を搬送するように構成できる。ポートプロセッサ１０は、次のＳＯＮＥＴ（ＳＤＨ）信号：即ちＳＴＳ−１（ＶＣ−３）、ＳＴＳ−３ｃ（ＶＣ−４）、ＳＴＳ−１２ｃ（ＶＣ−４−４ｃ）及びＳＴＳ−４８ｃ（ＶＣ−４−１６ｃ）に対してＳＯＮＥＴを経てのパケットをサポートする。データグラムは、ＨＤＬＣプロトコルを用いてフレーム形成されたＰＰＰパケットにカプセル化される。ＨＤＬＣフレームは、バイト的にＳＯＮＥＴ ＳＰＥ及び上位ＳＤＨ ＶＣへとマップされる。ＨＤＬＣフレーマ２０は、ＨＤＬＣフレーミングを実行し、そしてＰＰＰパケットをＦＩＦＯバッファ２４へ転送し、そこで、ＰＤＵへの組み立てを待機する。フレーマ２０の入力は、１６ビットのパラレルデータ入力、６ビットのＳＰＥ ＩＤ、１ビットのＳＰＥ有効指示子、及び１ビットのＰＹＬＤ有効指示子を含む。フレーマ２０の出力は、１６ビットのデータバス、１ビットのパケット開始指示子、及び１ビットのパケット終了指示子を含む。ＳＯＮＥＴからのパケット抽出に関する更なる詳細は、参考としてここに取り上げるＩＥＴＦ（インターネット・エンジニアリング・タスク・フォース）ＲＦＣ１６１９（１９９９年）に見られる。

セルデリニエイタブロック２２は、参考としてここに取り上げるＩＴＵ−Ｔ Ｇ．８０４「ATM Cell Mapping into Plesiochronous Digital Hierarch (PDH)」、１９９８年をベースとするものである。セルデリニエイタブロック２２の入力は、１６ビットのパラレルデータバス、６ビットのＳＰＥ ＩＤ、１ビットのＳＰＥ有効指示子、及び１ビットのＰＯＨ有効指示子を含む。出力は、１６ビットのパラレルデータバス、及び１ビットのセルスタート指示子を含む。セルは、ＰＤＵへの組み立てを待機する間にＦＩＦＯ２４に入れられる。ＳＯＮＥＴからのＡＴＭ抽出に関する更なる詳細は、ＩＴＵ−Ｔ Ｇ．８０４に見られる。

ＴＤＭデータは、ＴＤＭデマルチプレクサ・下位ポインタプロセッサブロック２６へルーティングされ、そこで、下位ＶＴ及びＶＣが識別される。特定のＳＰＥがＴＤＭデータに対して構成される場合には、ＴＤＭマッピングがホストインターフェイス７８を使用して記述される。各ＳＰＥは、ＶＣ−１１、ＶＣ−１２、ＶＣ−２、ＶＣ−３及びＶＣ−４の組合せを搬送することができる。単一のＳＴＳ−１ペイロードには７つのＶＴグループがあり、各ＶＴグループは、１２個の列を有する。１つのＶＴグループ内では、全てのＶＴが同じでなければならない。同じＳＴＳ−１ ＳＰＥ内の異なるＶＴグループは、異なるＶＴ形式を搬送できるが、グループ内では、全てのＶＴが同じ形式であることが必要とされる。ＶＣ及びＶＴは、各ＳＰＥに対するコンフィギュレーションに基づきＳＯＮＥＴ信号からデマルチプレクスされる。この情報が全て、ホストインターフェイス７８を経て構成されたコンフィギュレーションテーブル（図示せず）に見つかるときには、コンテナ及びトリビュータリを探索するためのトラフィックが必要であると解釈されない。フレームは、ＳＰＥの経路オーバーヘッドにおけるＨ４バイトによりＶＣ及びＶＴの内部に配置される。ＶＴスーパーフレームにおけるＶバイトにより指示されるようにポインタ処理が実行される。ＴＤＭデマルチプレクサ・下位ポインタプロセッサブロック２６の入力は、１６ビットのパラレルデータ、６ビットのＳＰＥ ＩＤ、１ビットのＳＰＥスタート指示子、１ビットのＳＰＥ有効指示子、１ビットのＶ１指示子、及び１ビットのＰＯＨ有効指示子を含む。ＴＤＭデマルチプレクサ・下位ポインタプロセッサブロック２６は、スイッチマッパー５２へ次の出力を与える。即ち、１６ビットのパラレルデータ、１ビットのＶＴ／ＶＣ有効指示子、６ビットのＳＰＥ ＩＤ、及び５ビットのＶＴ／ＶＣナンバー（０−２７）。ＴＤＭデータは、上述したように、フレーム内の指定スロットに入れられ、これは、スイッチマッパー５２を参照して以下に詳細に述べる。ＴＤＭ抽出に関する更なる詳細は、ＧＲ−２５３仕様書に見られる。

ＵＴＯＰＩＡインターフェイス４４からのＩＰパケット及びＡＴＭセルは、ＦＩＦＯ４６に入れられる。ＦＩＦＯ２４からのパケット及びセルは、ＦＩＦＯ４６からのパケット及びセルと合体される。記述子構成部６４は、データがＡＴＭセルであるかＩＰパケットであるかを決定し、そしてそれに対応する割り込みを発生して、ＩＰＦ／ＡＴＭルックアッププロセッサ６６をトリガーし、ＩＰルーティングルックアップ又はＡＴＭルックアップを実行する。ＩＰルーティングルックアップは、各パケットに対してＩＰ行先アドレスを、そして分類を必要とするパケットに対してＩＰソースアドレスをサーチすることにより行われる。ＡＴＭルックアップは、セルのＶＰＩ／ＶＣＩフィールドをサーチすることにより行われる。ＩＰパケット及びＡＴＭセルの両方に対するＩＰＦ／ＡＴＭルックアッププロセッサ６６の出力は、１７ビットの流れインデックス、５ビットのＱＯＳインデックス、及びＩＰパケットが分類を必要とするかどうかを示す指示子を含む。ＩＰパケットが分類を必要とする場合には、パケットが、分類のためにＩＰ分類プロセッサ６８へ通され、さもなければ、パケット処理の次の段、ＲＥＤ／ポリシープロセッサ７０へ通される。ＲＥＤ／ポリシープロセッサ７０は、ＩＰ混雑制御のためのランダムな早期検出及び重み付けされたランダムな早期検出を実行し、ＡＴＭトラフィック制御のための漏れバケツポリシングを実行し、そしてパケットを含むＡＴＭトラフィックを制御するために早期パケット及び部分パケット破棄を実行する。ポートプロセッサ１０の現在の好ましい実施形態は、ＩＰ／ＡＴＭ転送を全体的にターンオフするためにバイパスモードに入れることのできるモードレジスタ（図示せず）を備えている。バイパスモードでは、ＩＰ／ＡＴＭ転送のために外部装置が使用され、そして記述子構成部６４により発生されたデータ記述子が出力ＦＩＦＯ（図示せず）に直接ルーティングされる。

ＦＩＦＯ２４及び４６に記憶された全てのデータは、５２バイト「チャンク」である。ＩＰパケットが５２バイトより長い場合には、多数の５２バイトチャンクにセグメント化される。各チャンクの入力データ記述子は、チャンクがＡＴＭセルであるかパケットであるか、それがパケットの開始であるかパケットの終了であるかの指示、更には、パケットの長さ、ソース及び行先ポート番号を含む。ＩＰＦ／ＡＴＭルックアッププロセッサ６６及びＩＰ分類プロセッサ６８により処理された後に、出力データ記述子がＦＩＦＯ（図示せず）に書き込まれ、これがＲＥＤ／ポリシープロセッサ７０により読み取られる。

ＲＥＤ／ポリシーで残存したセル及びパケットは、受信データリンクマネージャー７２によって読み取られ、該マネージャーは、図３ａを参照して上述したＰＤＵを形成する。現在の好ましい実施形態によれば、処理されたセル及びパケットは、外部ＦＩＦＯに記憶され、これは、空でないときに読み取られる。

図１に示すように、スイッチマッパー５２は、ＴＤＭデマルチプレクサ・下位ポインタプロセッサ２６からＴＤＭトラフィックを、そしてデータリンクマネージャー７２からＰＤＵを受け取る。上述したように、スイッチマッパーは、要求エレメントも受け取る。要求エレメントは、以下に詳細に述べるように、裁定装置５６によって形成される。図３及び図３ａ−ｃを参照して上述したフレームにおいてＴＤＭデータ、ＰＤＵ及び要求エレメントを配列するのは、スイッチマッパーの機能である。

スイッチマッパー５２は、ＡＴＭ／ＩＰ ＰＤＵに関連した状態マシン（図示せず）を含む。データリンクマネージャー７２は、６４ビットインターフェイスを使用してＰＤＵを外部ＦＩＦＯ（図示せず）に書き込む。データは、外部ＦＩＦＯから、４ビットのパリティを伴う３２ビットのスロットにおいてスイッチマッパー５２へ送信される。外部ＰＤＵ ＦＩＦＯに関連した状態マシンは、ＦＩＦＯの状態を監視し、そしてデータの完全性を維持する。

データリンクマネージャー７２、裁定ブロック５６、スイッチマッパー５２、及び重み付けされたラウンドロビンスケジューラー８０は、メモリ及び他のサポート回路（図１には示さず）と共に、全体的に「受信スイッチコントローラ」と称することができる。上記で詳細に述べたように、各到来するＡＴＭセル及びパケットは、ＡＴＭ ＶＰＩ／ＶＣＩ、又はＩＰソース及び行先をベースとするルックアップを実行することにより処理される。このルックアップは、先ず、接続がアクティブであることを照合し、そしてアクティブである場合に、１７ビットのインデックスを返送する。ＡＴＭセルの場合には、このインデックスは、パーＶＣ(per VC)パラメータのセット及びルート情報を指す。パケットの場合には、このインデックスは、待ち行列パラメータのセット及びルート情報を指す。１７ビットインデックスは、ポートプロセッサを通る最大１２８Ｋの同時ＩＰ及びＡＴＭ流をサポートする。ＡＴＭセルは、セルコンテナにカプセル化され、そして外部メモリにおいて１２８Ｋ待ち行列の１つに記憶される。これら１２８Ｋの待ち行列は、データリンクマネージャー７２により管理される。上述したように、ＩＰパケットは、５２バイトブロックに分断され、これらブロックの各々は、セルコンテナ（ＰＤＵ）にカプセル化される。又、これらセルコンテナは、データリンクマネージャーにより外部メモリにおいて１２８Ｋ待ち行列の１つにも記憶される。１２８ＫのＩＰ／ＡＴＭ流は、スイッチを経てスケジューリングするために３２個のＱＯＳ待ち行列の１つに集合される。又、データリンクマネージャー７２は、スイッチを経てセルを送信するのに必要な全ての制御ヘッダをＱＯＳ待ち行列に集合し、そしてこれらルートタグを３１個のＱＯＳルートタグＦＩＦＯの１つに挿入する。待ち行列の１つは、プライオリティの高いトラフィックに指定される。プライオリティの高い待ち行列に到着するセルは、スケジューラー８０に割り込み、そしてプライオリティの高い待ち行列を直ちに去るようにスケジュールされる。

スケジューラー８０は、スイッチを通るセルコンテナのスケジュールを決める役割を果たす。使用するスケジューリングアルゴリズムは、ＱＯＳ待ち行列において動作する重み付けされたラウンドロビンである。セルがこれら待ち行列からスケジュールされると、これら待ち行列からの制御ヘッダが裁定装置５６に転送され、そして要求制御テーブル（図示せず）に記憶される。要求裁定装置５６は、制御ヘッダから要求エレメントを形成し、そしてそれらの要求をスイッチデータマッパー５２へ転送し、スイッチを経て送信する。これらの要求に応答して受け取られる許可は、ブロック５８によりデシリアライズされ、デフレームされ、そして許可ブロック５２により裁定ブロック５６へ転送されて戻される。許可された要求に対し、セルコンテナが、データリンクマネージャー７２によって外部メモリの待ち行列から取り出され、そしてスイッチマッパー５２へ転送されて、スイッチを経て送信される。

上述したように、ポートプロセッサ１０は、信頼性を改善するために冗長性をサポートする。２つの冗長性スキムがサポートされる。第１の冗長性スキムにおいては、スイッチコントローラが、冗長なルーティングタグ及び透過的なルートスイッチオーバーをサポートする。第２の冗長性スキムでは、ポートプロセッサが、入力及び出力の両方向に冗長なデータチャンネルをサポートする。冗長なデータチャンネルは、２つの別々のスイッチ機構（ファブリック）に接続される。添付資料において、それらは、Ａ及びＢデータチャンネルと称される。各制御ヘッダは、２つのルートタグを含み、そして各ルートタグは、それに対応するＡＢチャンネルタグを有する。これは、データ送信のためにスイッチを通る２つのルートを与える。両方のルートタグが同じチャンネルタグを有する場合には、同じスイッチ機構を通る２つの別々の経路を許す。両方のルートタグが異なるチャンネルタグを有する場合には、冗長なスイッチ機構を許し、一方のスイッチ機構にルート欠陥が生じると、冗長なスイッチ機構を使用するようにスイッチオーバーが生じる。データがＡデータチャンネルを使用してルーティングされるべきか、Ｂルーティングチャンネルを使用してルーティングされるべきかを指示するために、ＡＢチャンネルタグが使用される。プログラム可能な回数の連続的な試みの後に、Ａチャンネルルートタグを使用する要求エレメントに応答して許可が受け取られない場合には、Ｂチャンネルルートタグへスイッチオーバーするようにビットがセットされる。

上述したように、裁定装置５６は、スイッチマッパー５２へ要求を送信し、そして許可デマッパー６２から到達する許可を処理する役割を果たす。裁定装置は、ルートタグＦＩＦＯの待ち行列から要求を取り出し、その情報を要求制御テーブルへコピーし、ＦＬＯＷＩＤをＦＬＯＷＩＤ ＲＡＭに書き込み、要求が試みられた回数をカウントする要求試みカウンタをリセットし、そして許可ビットをリセットする。各要求メッセージは、独特の要求ＩＤを有し、これは、許可メッセージにおいて返送される。この要求ＩＤは、ルートタグがコピーされる裁定装置の要求制御テーブルにおけるインデックスである。ルートタグは、要求ＩＤと共に、ルートタグフォーマッターブロックへ転送され、該ブロックは、ルートタグを要求メッセージへとフォーマットし、そしてその要求をスイッチマッパー５２の要求ＦＩＦＯに挿入する。

許可ブロック６２の許可デマッパーは、「ｇｒａｎｔ＿ｒｅｑｉｄ ＦＩＦＯ」と称するＦＩＦＯに要求ＩＤ及び許可を記憶する。裁定ブロック５２では、要求ＩＤは、スイッチオーバービットがセットされたかどうかに基づいてＡ及びＢのｇｒａｎｔ＿ｒｅｑｉｄ ＦＩＦＯの待ち行列から交互に取り出される。ＦＩＦＯの待ち行列から取り出された要求ＩＤは、その要求ＩＤにより指示されるビット位置において許可レジスタに許可ビットをセットし、ＦＬＯＷＩＤ ＲＡＭをインデックスし、そして要求ＩＤに関連したＦＬＯＷＩＤを読み取る。このＦＬＯＷＩＤは、適当なチャンネルに対してｄｅｑ−ｆｌｏｗｉｄ ＦＩＦＯに書き込まれ、即ち要求ＩＤがＡ ｒｅｑｉｄ＿ｆｉｆｏの待ち行列から取り出される場合に、ＦＬＯＷＩＤがＡ ｄｅｑｆｌｏｗｉｄ＿ｆｉｆｏに書き込まれる。
データリンクマネージャー７２は、ｄｅｑｆｌｏｗｉｄ＿ｆｉｆｏを監視し、そしてＦＬＯＷＩＤを使用して、外部メモリの待ち行列からデータＰＤＵを取り出し、そしてそれらをスイッチマッパー５２へ送信して、次の行タイムに送信する。

許可デマッパー６２においてそれ以上の許可を受け取ることができないときに許可デマッパーによりｅｎｄ＿ｏｆ＿ｇｒａｎｔｓ（許可終了）信号がアサートされる。ほとんどのスイッチ実施形態では、ｅｎｄ＿ｏｆ＿ｇｒａｎｔｓ信号は、アサートされることが稀である。ｅｎｄ＿ｏｆ＿ｇｒａｎｔｓ信号が最もアサートされ勝ちであるのは、多数の段を有するスイッチにおいてのみである。ｅｎｄ＿ｏｆ＿ｇｒａｎｔｓ信号が受け取られると、裁定装置５６は、要求制御テーブルを更新する処理を開始する。要求制御テーブルに記憶されたルートタグに対して許可が返送されない場合には、要求試みカウンタが増加され、そしてルートタグを使用して新たな要求が発生される。要求制御テーブルのルートタグがＲＥとして（プログラムされた）最大回数だけ送信された場合には、ＦＬＯＷＩＤの最上位１５ビットを使用して、冗長制御テーブルをインデックスすると共に、現在経路の欠陥を指示するビットを更新し、そして別のルート経路を選択する。

上述したように、ＴＤＭデータ、ＡＴＭ／ＩＰ ＰＤＵ、及び要求メッセージは、スイッチ機構を経て送信するために単一のデータ流に結合される。この結合は、ポートプロセッサの受信側のスイッチマッパー５２により実行される。ポートプロセッサの送信側では、スイッチデマッパー６０がＴＤＭデータをＡＴＭ／ＩＰ ＰＤＵから分離する。ここに示す好ましい実施形態によれば、デマッパー６０には、ＰＤＵ ＦＩＦＯのための外部メモリが設けられる。ＡＴＭ／ＩＰデータの場合に、デマッパーは、ＰＤＵをＦＩＦＯに書き込み、そしてデータリンクマネージャー７４に割り込む。データリンクマネージャー７４は、ＰＤＵ ＦＩＦＯからヘッダ情報を読み取り、そしてＦＬＯＷＩＤを抽出する。このＦＬＯＷＩＤに基づいて、データリンクマネージャー７４は、リンクリスト／シェーピング／スケジューリングデータ構造体を外部メモリから検索する。データリンクマネージャー７４は、リンクリストポインターをＰＤＵ ＦＩＦＯに書き込み、次いで、ＤＭＡ転送を開始してＰＤＵを外部メモリへ移動する。データリンクマネージャーは、リンクリスト／シェーピング／スケジューリングデータ構造体におけるヘッド、テール及びカウントフィールドを更新し、そしてそのデータ構造体を、シェーピング／スケジューリングＦＩＦＯを経てシェーピング／スケジューリングプロセッサ７６へ通す。このシェーピング／スケジューリングプロセッサ７５は、シェーピング／スケジューリング機能を遂行し、そしてリンクリスト／シェーピング／スケジューリングデータ構造体を更新する。

外部メモリからＳＯＮＥＴ／ＵＴＯＰＩＡデータＦＩＦＯ３０及び４８へのデータ流は、次の通りである。データリンクマネージャー７４は、ＰＤＵ ＦＩＦＯ及びＳＯＮＥＴ／ＵＴＯＰＩＡ ＦＩＦＯ状態フラグをポーリングする。ＰＤＵ ＦＩＦＯが空ではなく、そしてＳＯＮＥＴ／ＵＴＯＰＩＡ ＦＩＦＯが特定の出力ポートに対していっぱいでない場合には、データリンクマネージャー７４は、ＰＤＵ ＦＩＦＯから読み取られたＦＬＯＷＩＤに対してリンクリスト／シェーピング／スケジューリングデータ構造体を検索する。（ＩＰパケット流の場合に、データリンクマネージャーは、パケット終了指示子を伴うＰＤＵが見つかるまで、リンクリストからＰＤＵを検索し続けることに注意されたい。）次いで、データリンクマネージャーは、外部メモリからＳＯＮＥＴ／ＵＴＯＰＩＡ ＦＩＦＯ３０、４８へのＤＭＡ転送を開始する。データリンクマネージャー７４は、次いで、リンクリスト／シェーピング／スケジューリングデータ構造体を更新し、そしてそれを外部メモリへ書き込んで戻す。

ポートプロセッサ１０の送信側では、許可ブロック６２における許可フレーマ、デフレーマ、シリアライザー及びデシリアライザー、スイッチデマッパー６０、送信データリンクマネージャー７４及び送信スケジューラー・シェーパー７６が、全体的に、送信（ＴＸ）スイッチコントローラと称される。このＴＸスイッチコントローラは、出力送信のためにポートプロセッサに到来する要求を受け入れるか又は拒絶する役割を果たす。これを行うために、ＴＸスイッチコントローラは、要求の出力ポート番号により識別された待ち行列がセルコンテナを受け入れられるかどうかチェックする。１２８個の待ち行列がＴＸデータリンクマネージャー７４により管理される。ここに示す好ましい実施形態によれば、これらの待ち行列は、外部メモリに記憶される。これらのセルコンテナのスケジューリングは、ＴＸスケジューラー７６により実行される。待ち行列がセルコンテナを受け入れられる場合には、要求が許可へと転じられ、そしてｇｒａｎｔ＿ｆｉｆｏに挿入される。許可フレーマ・シリアライザー６２は、この情報を読み取り、そして許可経路を経て送信するための許可メッセージを形成する。

ＴＸスイッチコントローラは、次の３つのルールを使用して１２８個の出力ポートの各々に対しデータ待ち行列の状態を監視する。要求された出力ポートに対するｆｕｌｌ＿ｓｔａｔｕｓビットがセットされた場合には、その出力ポートを行先とするデータＰＤＵに対して待ち行列にバッファスペースが存在せず、その出力ポートへの全ての要求は拒絶される。ｆｕｌｌ＿ｓｔａｔｕｓビットがセットされず、そしてｎｅａｒｌｙ＿ｆｕｌｌ＿ｓｔａｔｕｓビットがセットされた場合には、その出力ポートを行先とするデータＰＤＵに対して待ち行列に若干のスペースがあるが、このスペースは、プライオリティの高いトラフィックに指定される。この例では、ＱＯＳ番号が、スレッシュホールド（プログラムされた）ＱＯＳ番号に対してチェックされ、そしてＱＯＳ番号がそのスレッシュホールドより低い場合には、要求が受け入れられる。ｎｅａｒｌｙ＿ｆｕｌｌ＿ｓｔａｔｕｓビットがセットされない場合には、到来する全ての要求が許可される。要求が受け入れられる場合には、それに対応する出力ポートカウンタが増加される。これは、データＰＤＵが出力ポートに到達するためのスペースをデータバッファ（３０又は４８）に予約する。送信データリンクマネージャー７４は、１２８個の出力ポートカウンタを常時監視し、そして１２８個の完全及びほぼ完全な状態ビットをセット／リセットする。

ポートプロセッサ１０は、完全な出力ＳＯＮＥＴ信号を形成する。全ての搬送及び経路オーバーヘッド機能がサポートされる。ＳＯＮＥＴインターフェイスは、ソースタイミングモード又はループタイミングモードで動作できる。
上位ポインタは、ＳＯＮＥＴフレームを発生するのに使用されるクロックと、ＳＯＮＥＴ ＳＰＥを発生するのに使用されるクロックとのタイミング差を受け入れるために、上位ポインタジェネレータ３８により正及び負のポインタ正当化を経て調整される。初期化の際に、ＳＰＥ ＦＩＦＯは、データが取り出される前に半分まで充填することが許される。中心点の周りの変化が監視されて、ＳＯＮＥＴ包絡体のレートがＳＰＥのレートより高いか低いか決定される。ＳＯＮＥＴ包絡体のレートがＳＰＥのレートよりも高い場合には、ＳＰＥ ＦＩＦＯが、より空いた状態に徐々に近づく。この場合には、正のポインタ移動が発生され、付加的なデータを送信する機会がＳＰＥに与えられる。ＳＯＮＥＴ包絡体のレートがＳＰＥのレートよりも低い場合には、ＳＰＥ ＦＩＦＯが、よりいっぱいな状態に徐々に近づく。この場合には、負のポインタ移動が発生されて、ＦＩＦＯから余計なデータバイトを出力する機会がＳＰＥに与えられる。ＳＯＮＥＴフレーマ・ＴＯＨジェネレータ４０は、ＢＥＬＬＣＯＲＥ ＧＲ−２５３規格に基づいて搬送オーバーヘッドを発生する。

出て行くＳＯＮＥＴフレームは、受信側ＳＯＮＥＴインターフェイスから回復されたタイミングから発生されるか、又はポートプロセッサのソースタイミングから発生される。各信号が別々に構成され、そしてそれらは、異なる仕方で構成することができる。出て行くＳＯＮＥＴフレームのフレーム配向は任意である。４つの信号の各々は、異なるタイミングで動作することができ、従って、それら信号は常時ドリフトして離れるので、それらを一緒に同期させるよう試みる必要はない。ＴｘポートをＲｘポートにフレーム整列させる必要はない。というのは、そのようにすると、Ｒｘポートを再整列するたびにＴｘポートも再整列することになるからである。

ＯＣ−３及びＯＣ−１２の場合に、１６ビット巾の内部バスは、シリアライザー４２により１５５Ｍｂｐｓ又は６２２Ｍｂｐｓにシリアライズされる。ＯＣ−４８のアプリケーションでは、全１６ビットバスは、外部シリアライザー（図示せず）の制御のもとで出力される。
出て行くＳＯＮＥＴインターフェイスに対して潜在的に４８個の異なるＳＰＥが発生される。これらＳＰＥは、全て、単一のタイミング基準から発生される。これは、異なるＳＯＮＥＴタイミングドメインの異なるクロック間でマルチプレクシングを行わずに、全てのＳＰＥジェネレータを全てのＳＯＮＥＴ及びテレコムバスインターフェイス間で共用するのを許す。ＳＰＥは、経路レベルオーバーヘッド及びペイロードデータより成る。ペイロードデータは、ＴＤＭ、ＡＴＭ、又はパケットである。これら全てのトラフィック形式は、各規格により要求されるように、単一のＳＰＥ又は連結されたＳＰＥへマップされる。ＳＰＥが発生されるときには、それらがＳＰＥ ＦＩＦＯに蓄積される。各ＳＰＥに対し、６４バイトのＦＩＦＯがあり、これら個々のＳＰＥ ＦＩＦＯは、ＳＰＥ連結コンフィギュレーションレジスタを経て連結される。上述したように、ＳＰＥ ＦＩＦＯの充填状態を使用して、正又は負のポインタ正当化を実行する正しい時間を決定する。

ＴＤＭ、ＡＴＭ及びパケットデータは、全て、それらの各規格により規定されたＳＯＮＥＴ ＳＰＥへマップされる。潜在的な４８個のＳＰＥの各々において搬送されるデータの形式は、外部ホストプロセッサを経て構成される。この構成に基づき、各ＳＰＥジェネレータには、正しい形式のマッパーが割り当てられる。この構成は、全て、初期化時に実行され、そして特定のＳＰＥが最初にディスエイブルされたときしか変更できない。構成が完了すると、各ＳＰＥに割り当てられた機能的ブロックの分離セットが生じる。機能的ブロックのこのセットは、次の各々の１つを含む。ペイロードマッパー、ペイロードＦＩＦＯ、ＰＯＨジェネレータ、ＳＰＥ ＦＩＦＯ、及びＳＰＥジェネレータ。ＡＴＭ及びパケットペイロードマッパーの各々は、特定のＳＰＥに対するペイロードデータが書き込まれるペイロードＦＩＦＯを有する。ＴＤＭトラフィックの場合には、各潜在的なバーチャルコンテナにそれ自身のＦＩＦＯが割り当てられる。

図２を参照すれば、各「データ経路及びリンク帯域巾裁定モジュール」１０２において、データストリームデシリアライザー１２６は、到来するシリアルデータ流に同期し、次いで、２つの物理的ユニリンクチャンネルを使用して搬送された行の流れを再組み立てする。又、これは、２つの到来するシリアル流の各々にＦＩＦＯバッファ作用を与え、行を再組み立てする前に流れを「デスキュー」する。これは、１２個の入力リンクをデスキューするのに使用される第３のＦＩＦＯにおいて行の流れから３６ビットのスロットデータを回復する。このデスキューにより、全ての入力リンクがスロットＮをスイッチングコアに同時に転送できるようにする。このリンクのデスキューは、リンク同期・タイミング制御モジュール１５０によって制御される。又、デシリアライザー１２６は、到来する行のスロット０が存在する場所と、スイッチエレメント内の内部行境界信号との間のデルタを連続的に監視する。この差は、リンクＲＩＳＣプロセッサ１５６へ報告され、そしてレンジングプロセスの一部分として使用されて（スイッチの第１段において）、入力リンクに接続されたポートプロセッサを同期させる。

データストリームデマッパー１２８は、到来するシリアルデータリンクからデータを抽出する役割を果たす。これは、入力スロット番号に基づいて入力リンクスロットをデマップし、そしてトラフィックがＴＤＭであるか、ＰＤＵであるか又は要求エレメント（ＲＥ）であるかを決定する。ＴＤＭトラフィックの場合に、デマッパーは、行先リンク・行バッファ１３２のメモリアドレスを決定する。この情報は、ＴＤＭ接続が追加されるか又は除去されたときにソフトウェアにより構成されるデマッパーＲＡＭ（図示せず）に記憶される。ＰＤＵトラフィックの場合には、デマッパー１２８は、ＰＤＵを作り上げる全１６スロットを単一の６４バイトＰＤＵワードへと組み立て、次いで、この全ＰＤＵワードを行バッファマッパーロジック１３０へ転送する。ＰＤＵは、それらを行バッファ１３２へ転送する前に組み立てられ、行バッファマッパー１３０は、全ＰＤＵを単一のクロックサイクルで行バッファ３１２へ書き込むことができる。これは、考えられる最大の書き込み側メモリ帯域巾を行バッファ１３２に与える。１２個の全ＰＤＵが６個のリンクスロットタイム（１２個のコアクロックサイクル）で単一の行バッファに書き込まれることがスイッチエレメントの顕著な特徴である。要求エレメントの場合、デマッパー１２８は、ＲＥの３スロットブロックを２つの４８ビットＲＥへと組み立て、そしてそれらを要求パーザーモジュール１５２へ転送する。

行バッファマッパー１３０は、データストリームデマッパー１２８から受信されたトラフィックを行バッファ１３２へマッピングする役割を果たす。マッパー１３０は、データストリームデマッパー１２８からＴＤＭトラフィックが受信されたときにそれにＦＩＦＯバッファを与え、次いで、それを行バッファ１３２へ書き込む。行バッファのメモリアドレスは、実際には、データストリームデマッパーモジュール１２８内のデマッパーＲＡＭ（図示せず）において予め構成される。このモジュールは、アドレスをＴＤＭスロットデータと共に行バッファマッパー１３０へ転送する。又、マッパー１３０は、データストリームデマッパー１２８からのＰＤＵトラフィックを行バッファ１３２に書き込み、そして各ＰＤＵが書き込まれる行バッファ１３２内のアドレスを計算する。ＰＤＵは、アドレス０でスタートして行バッファに書き込まれ、その後、１６スロットアドレス境界ごとに書き込まれ、行バッファ１３２のＰＤＵアドレスの最大構成番号まで書き込まれる。

行バッファ１３２は、行バッファメモリエレメントを含む。ここに示す好ましい実施形態では、これは、二重バッファの行記憶を与え、行Ｎの間に１つの行バッファに書き込むことができる一方、行Ｎ−１の間に書き込まれた行データが、データストリームマッパー１３６により読み出される。各行バッファは、１５３６スロットのデータを記憶することができる。これは、行バッファが９６個のＰＤＵ又は１５３６個のＴＤＭスロット或いは２つのトラフィック形式の組合せを記憶できるようにする。要求エレメント及びリンクオーバーヘッドスロットは、行バッファ１３２へ送信されない。それ故、行バッファは、１７００個の入力リンクスロット全体を受け入れるサイズにする必要はない。ここに示す好ましい実施形態によれば、行バッファ書き込みポートは、１６＊３６＝５７６ビット巾であり、これは、１つのクロックサイクルに１つの３６ビットスロット（ＴＤＭデータ）のみの書き込み又は全５７６ビットワード（ＰＤＵデータ）の書き込みをサポートする。

要求裁定は、出力リンクの各々に対して２つの成分、即ち集中型要求パーザーモジュール１５２及び要求裁定モジュール１３４を使用する。要求エレメントは、入力スロット流からデータストリームデマッパー１２８により抽出され、そして要求パーザー１５２へ転送される。この要求パーザー１５２は、４８ビットの要求エレメントを、２つの要求バス（入力リンクバス１２０の一部分）を経て適当な要求裁定モジュール１３４へ転送する。各要求バスは、コアクロックサイクルごとに新たな要求エレメントを含む。このタイミングは、要求裁定ロジックが８未満のコアクロックサイクルに１３個の要求ソースを処理できるようにする。１３個の要求ソースは、１２個の入力データ流と、内部マルチキャスト・帯域内制御メッセージモジュール１５６である。要求裁定モジュール１３４は、２つの要求エレメントバスを監視し、そして要求裁定モジュールが実施する出力リンクに対するターゲットである全ての要求エレメントを読み取る。ここに示す好ましい実施形態によれば、要求裁定モジュール１３４は、２４までの要求エレメントに対してバッファ作用を与える。新たな要求エレメントが受け取られると、それが空きＲＥバッファ（図示せず）に記憶される。空きＲＥバッファがない場合には、新たなＲＥのプライオリティが高ければ、バッファに既に記憶されているプライオリティの低いＲＥが、新たなＲＥに置き換えられる。新たなＲＥが、ＲＥバッファに現在記憶されている全てのＲＥよりプライオリティが低いか又は同じである場合には、新たなＲＥが破棄される。出力側において、データストリームマッパーモジュール１３６が次のＲＥを受信する準備ができたときに、要求裁定モジュール１３４は、ＲＥバッファに記憶されている最もプライオリティの高いＲＥをデータストリームマッパーモジュール１３６に転送する。ＲＥバッファが空である場合には、「アイドル」ＲＥが転送される。

データストリームマッパー１３６は、データ及び要求エレメントを出て行くシリアルデータリンクに挿入するという役割を果たす。これは、出力スロット番号に基づいて出力リンクスロットをマッピングし、トラフィックがＴＤＭであるかＰＤＵであるか要求エレメントであるか又はテストトラフィックであるか決定することを含む。この決定は、マッパーＲＡＭ（図示せず）の内容に基づく。ＴＤＭトラフィックの場合には、行バッファメモリアドレスは、ＴＤＭ接続が追加されるか又は除去されたときにソフトウェアにより構成されるマッパーＲＡＭから決定される。ＰＤＵトラフィックの場合には、データストリームマッパー１３６は、行バッファ１３２から一度に１つのスロットを読み取る。行バッファメモリアドレスは、ソフトウェアによりマッパーＲＡＭに記憶される。ターゲットＰＤＵが有効でない（即ち、ＰＤＵが、以前の行タイムの間にその行バッファ位置に書き込まれていない）場合には、マッパー１３６がアイドルパターンを送信し、データＰＤＵがスイッチ内に複写されないよう確保する。要求エレメントの場合には、マッパーは、２つの４８ビットＲＥからＲＥの３スロットブロックを組み立てる。ＲＥは、要求裁定モジュール１３４から読み取られる。テストパターンの場合には、マッパー１３６は、出力リンクバス１２２から適当なテストパターンを挿入する。これらのテストパターンは、テストパターンジェネレータモジュール１６２又はテストインターフェイスバスモジュール１６４のいずれかにより形成される。

データストリームマッパーは、出力段においてスロットマルチキャスティングをサポートする。例えば、出力リンクに対するデータストリームマッパーは、他の出力リンクが現在スロットタイムに送出するものをコピーすることができる。このコピー動作は、マッパーＲＡＭを経て制御され、そしてマッパーが別の出力リンクからの出力データをスロットごとのベースでコピーできるようにする。
データストリームシリアライザー１３８は、出力リンクシリアル流を形成する。データスロットは、データストリームマッパーモジュール１３６を経て受け取られ、そしてリンクオーバーヘッドは、データストリームシリアライザー１３８により内部に発生される。このシリアライザー１３８は、行データ流を、２つの経路１１０、１１４に送信するために２本の流れに分割する。

各モジュール１０２の許可ストリームデシリアライザー１４０は、データストリームデシリアライザー１２６とほぼ同様に機能する。その主たる相違は、許可データが単一経路しか使用せず、従って、単一入力シリアル流を回復するためのデスキュー及びデインターリーブの必要性を排除することである。このシリアルリンクは、順方向リンクのデータ流レートの半分しかないので、行タイム当たり８５０個のスロットがある。単一のＦＩＦＯ（図示せず）を使用して、全１２リンクに対し入力シリアル許可流のデスキューを行うことができる。

許可ストリームデマッパー１４２は、到来するシリアル許可リンクからデータを抽出する役割を果たす。これは、入力スロット番号に基づいて受信した許可リンクスロットをデマッピングして、トラフィックが許可エレメントであるか別の種類のトラフィックであるか決定することを含む。この決定は、許可デマッパーＲＡＭ（図示せず）の内容に基づく。ここに示す好ましい実施形態によれば、許可エレメント以外のトラフィックは、まだ定義されない。許可エレメントの場合には、許可ストリームデマッパー１４２が、ＧＥの３スロットブロックを２つの４８ビットＧＥへと組み立て、そしてそれらを単一許可パーザーモジュール１５４へ転送する。

許可裁定モジュール１４４は、要求裁定ロジック１３４と同様に動作する。ここに示す好ましい実施形態では、このモジュールは、要求裁定モジュールと同一である。その唯一の相違は、それが、順方向経路における要求エレメントに代わって逆方向経路における許可エレメントを処理することである。許可エレメントは、実際には、返送された要求エレメントであることを想起されたい。

許可ストリームマッパー１４６は、出て行くシリアル許可リンクにデータを挿入する役割を果たす。これは、出力スロット番号に基づいて出力許可スロットをマップし、トラフィックが許可エレメントであるかテストトラフィックであるかを決定する。この決定は、許可マッパーＲＡＭ（図示せず）の内容に基づいて行われる。許可エレメントの場合には、２つの４８ビットＧＥからＧＥの３スロットブロックを組み立てる。ＧＥは、許可裁定モジュール１４４から読み取られる。テストパターンの場合には、出力リンクバス１２２から適当なテストパターンを挿入する。これらのテストパターンは、テストパターンジェネレータモジュール１６２又はテストインターフェイスバスモジュール１６４により形成される。許可ストリームマッパー１４６の詳細な説明は、セクション７．２．３．２で行われている。

許可ストリームシリアライザー１４８は、データストリームシリアライザー１３８とほぼ同様に機能する。その主たる相違は、許可データが単一経路しか使用せず、従って、多数の出力シリアル流を横切る送信シリアル流をインターリーブする必要性を排除することである。このシリアルリンクは、順方向データ流のレートの半分しかないので、行タイム当たり８５０スロットしかない。
上述したモジュール（要求パーザー及び許可パーザー以外の）は、各スイッチエレメント１００に対して１２個ある各リンクモジュール１０２に対して例示される。次のモジュールは、各スイッチエレメントに対して１つだけ例示される。

リンク同期・タイミング制御器１５０は、スイッチエレメントに使用される全体的な同期及びタイミング信号を発生する。この制御器は、全てのシリアル出力が、ＲＳＹＮＣ（行同期）入力基準に同期された行データの送信を開始するように、送信制御信号を発生する。又、この制御器は、１２個の全入力リンクがスロットＮのデータを同時に入力リンクバス１２０に駆動するように、データストリームデシリアライザーにおけるデスキューＦＩＦＯを制御する。この同じデスキュー機構が許可ストリームデシリアライザーにおいて実施される。

要求パーザー１５２は、１３個全部の要求エレメントソースから入力を受け取り、そして２つの要求エレメントバスを経て適当な要求裁定モジュールへＲＥを転送する。
許可パーザー１５４は、物理的に要求パーザー１５２と同様に動作し、そしてそれと同一である。唯一の相違は、順方向経路における要求エレメントに代わって逆方向経路における許可エレメントを処理することである。上述したように、許可エレメントは、要求エレメントと同じ情報、即ちあるポートプロセッサからスイッチを経て別のポートプロセッサへ至るリンクアドレスを含む。

リンクＲＩＳＣプロセッサ１５６は、スイッチ機構の第１段におけるソースポートプロセッサとの入力リンク上のレンジング同期を制御する。又、このプロセッサは、スイッチ機構の最終段におけるソースポートプロセッサとの出力リンク許可流入力上のレンジング同期も制御する。又、このプロセッサは、マルチキャストメッセージを送信するのに必要なＲｅｑ／Ｇｒａｎｔ処理を取り扱うと共に、帯域内通信ＰＤＵの受信及び送信も制御する。全ての帯域内通信ＰＤＵは、メッセージを解釈するコンフィギュレーションＲＩＳＣプロセッサ１５８へ転送される。リンクＲＩＳＣプロセッサ１５６は、マルチキャスト及び帯域内通信メッセージを送信するのに必要なＲｅｑ／Ｇｒａｎｔ処理だけを取り扱う。

コンフィギュレーションＲＩＳＣコントローラ１５８は、外部コントローラモジュール（図示せず）から受け取ったコンフィギュレーション及び状態メッセージと、上述した帯域内通信メッセージとを処理する。システム制御モジュール１６０は、全てのリセット入力を取り扱い、そして適当な内部モジュールをリセットする。コンフィギュレーションＲＩＳＣコントローラ１５８及びシステム制御モジュール１６０は、カリフォルニア州、サンタクララのテンシリカ・インクから入手できるＸｔｅｎｓａ（登録証票）プロセッサで実施されるのが好ましい。
テストパターンジェネレータ・アナライザー１６２は、データ流又は許可流の出力を経て任意のスロットにおいて送出できる種々のテストパターンを発生するのに使用される。又、これは、受信したデータ流又は許可流からの入力スロットを監視することもできる。

テストインターフェイスバスマルチプレクサ１６４は、外部Ｉ／Ｏピンから送信データをソーシングし、そしてＩ／Ｏピンへデータを転送することができる。これは、ポートプロセッサが使用できないときにスイッチエレメントをテストするのに使用される。
ユニリンクＰＬＬ１６６は、ユニリンクマクロにより必要とされるＩＦクロックを形成するのに使用される。各ユニリンクマクロ内では、別のＰＬＬがＩＦクロックをシリアルクロックレートまで乗算する。コアＰＬＬ１６８は、スイッチエレメントコアロジックにより使用されるクロックを形成するのに使用される。ここに示す好ましい実施形態では、コアクロックが約２５０ＭＨｚである。

ＪＴＡＧインターフェイス１７０は、２つの目的で使用される：（１）ＡＳＩＣ機構におけるスイッチエレメントの境界走査テスト、及び（２）コンフィギュレーションＲＩＳＣプロセッサのためのデバッグインターフェイス。
図２に示すように、スイッチされるトラフィックを入力リンクから出力リンクへ移動するのに使用されるデータ経路バスは３つある（入力リンクバス１２０、出力リンクバス１２２及び許可バス１２４）。これらのバスは、スイッチエレメントの内部で発生又は終端されるトラフィックを搬送するのにも使用される。入力リンクバスの意義のあるデータ経路を以下のテーブル２に要約する。出力リンクバスの意義のあるデータ経路を以下のテーブル３に要約する。許可バスの意義のあるデータ経路を以下のテーブル４に要約する。

テーブル２
名前 量 巾 説明 ソース
islot_num 1 11 トラフィックの現在 リンク同期
入力スロット番号
ilink_req_0 から 12 48 入力リンクで受け取る 各入力リンクの
ilink_req_11 要求エレメント データストリーム
デマッパー
モジュール
lcl_req_0 1 48 ローカル発生の要求 リンクRISC
エレメント コントローラ
req_a, req_b 2 48 パーズされた要求 要求パーザー
エレメント
ilink_tdm_data_0 から
ilink_req_11 12 47 TDMデータ、36ビット 各入力リンクの
データ＋11ビット行先 データストリー
行バッファアドレス ムデマッパー
モジュール
ilink_tdm_dlink_0 から
ilink_tdm_dlink_11
12 4 行先出力リンク(即ち 各入力リンクの
行バッファ)識別子 データストリー
ムデマッパー
モジュール
ilink_pdu_0 から 12 512 到来スロットから 各入力リンクの
ilink_pdu_11 組み立てられた完全 データストリー
な64バイトPDU ムデマッパー
モジュール
ilink_pdu_flag_0 から
ilink_pdu_flag_11
12 13 現在PDUがアドレス 各入力リンクの
された各行先に対して データストリー
各フラグがアサート ムデマッパー
される。全行先＝12 モジュール
出力リンク＋内部MC
＆帯域内通信制御器
lcl_pdu 1 64 ローカル発生のPDU リンクRISC
をデータストリームデ コントローラ
マッパーへ搬送するの
に使用するバス

テーブル３
名前 量 巾 説明 ソース
oslot_num 1 11 出力リンクに向けられた リンク同期＆
トラフィックの現在出力 タイミング制御
スロット番号
rbuf_dout_0から
rbuf_dout_11 12 36 行バッファからのスロット 各出力リンク
データ出力 の行バッファ
rbuf_rd_addr 12 12 行バッファ読み取り 各出力リンク
アドレス のデータスト
リームマッパー
test_src 1, test_ src 2,
test src 3 3 36 テストトラフィックソース テストパターン
ジェネレータ、
テストインター
フェイスバス
idle_ptrn 1 36 有効なPDUデータが得ら 各入力リンク
れないときに送信されるア に対するデー
イドルパターン タストリーム
デマッパーモジ
ュール
olink_req_0から
olink_req_11 12 48 各出力リンクの要求 要求裁定
エレメント モジュール
omap_data_0から
omap_data_11 12 36 マッピングマルチプレクサ 各出力リンク
後のリンク出力。全12出力 のデータストリ
が各データストリームマッ ームマッパー
パーにフィードバックされ、
ＴＤＭマルチキャスティン
グを実行できる。

テーブル４
名前 量 巾 説明 ソース
olink_gntslot_num
1 10 許可ストリームデシリアラ リンク同期＆
イザーからのトラフィック タイミング
現在入力スロット番号 制御
olink_gnt_0から
olink_gnt_11 12 48 出力リンクに関連した許可 許可ストリー
受信器で受け取った許可エ ムデマッパー
レメント
olink_gntslot_0から 受信した許可ストリームか 許可ストリー
olink_gntslot_11 12 36 らのデマップされたスロット。ムデマッパー
これらは、許可エレメント
を搬送しないスロット。
gnt_a, gnt_b 2 48 パーズされた許可エレメント 許可パーザー

ここに示す好ましい実施形態によれば、各スイッチエレメントは、マルチキャストコントローラ及び個別のマルチキャストＰＤＵバッファを含む。マルチキャスティングのために２つの別々の実施形態が設けられる。第１実施形態は、若干のゲートしか必要とせず、マルチキャスティングがトラフィックの主要部分ではない環境に対して最も適している。第２の実施形態は、それを実施するのに多数のゲートを必要とする。しかしながら、これは、マルチキャスティングが頻繁な事象である環境に良く適している。この第２実施形態は、マルチキャスト経路を設定するのに長い待ち時間を必要とするが、データをマルチキャスティングするときは待ち時間が短い。

第１の実施形態によれば、マルチキャスト要求エレメントは、標準的なユニキャスト要求エレメントと同様に、スイッチを経て流れる。メッセージをマルチキャストする必要がある時点で、そのスイッチ段に対するホップ・バイ・ホップフィールドのビットコードは、要求がマルチキャストであることを指示する。この要求は、マルチキャストコントローラへ転送される。許可経路では、マルチキャストコントローラは、マルチキャスト再循環バッファにデータを入れる余裕がある場合に、許可を与える。データがマルチキャストバッファへ送信されると、マルチキャストコントローラは、データヘッダを検査し、そしてそれをどの出力リンクに送出する必要があるか決定する。この点において、マルチキャストコントローラは、多数の要求メッセージを送出し、これらは、ユニキャスト要求と同様に取り扱われる。プロセスは、送信要求、受信許可、送信ＰＤＵのシーケンスで繰り返される。即ち、各マルチキャストＰＤＵが送信される前に、要求及び許可がスイッチを横切らねばならない。この構成は、「記憶及び転送」構成と考えられる。このような構成は、マルチキャストデータに関してある程度の待ち時間を導入する。この待ち時間をある程度改善するために、マルチキャストＰＤＵは、マルチキャストキャッシュタグ（ＭｃＣａｃｈｅＴａｇ）、即ちＰＤＵを複写するときに使用すべきマルチキャストキャッシュエントリーを識別する４ビットタグを備えている。マルチキャストコントローラは、マルチキャストのためにＰＤＵをコピーする前に、ＭｃＣａｃｈｅＴａｇをＭｃＣａｃｈｅ（ルートテーブルのサブセット）と比較する。ＭｃＣａｃｈｅＴａｇに一致するエントリーがＭｃＣａｃｈｅにない場合には、ＰＤＵが破棄される。キャッシュエントリーは、マルチキャストパラメータＰＤＵ（要求エレメントに類似した）を経てロードされる。マルチキャスティングの第１実施形態は、１６０００までのアクティブなマルチキャスト流をサポートする。各ＭＣパケットの待ち時間は、２つの行タイムである。

第２の実施形態によれば、全てのホップが許可されるまで多数の要求（各ホップに対して１つ）を送信することによりマルチキャスト経路がある時間周期中予約される。このようにして経路が設定されると、ＰＤＵは、予約した時間が経過するか又は送信すべきＰＤＵがなくなるまで、待ち時間なしに、次々にマルチキャストされる。「記憶及び転送」ではなく、この第２の実施形態は、「帯域巾事前割当」メカニズムを実施する。マルチキャスト経路（ツリー）は、「行タイム」で測定された時間周期にわたって予約される。この実施形態の待ち時間は、全て、経路の設定時にあり、スイッチを経て各ホップに対して１つの行タイムを必要とする。この実施形態のマルチキャストＰＤＵは、キャッシュタグを含まず、他の観点では、第１実施形態のＰＤＵと同じである。パラメータＰＤＵは、スロット０−３を含む。スロット０は、ユニキャスト要求エレメントの場合と同じである。スロット１及び２は、１つの行先に対するルートタグと、リンク帯域巾を裁定するための他の情報とを含む。スロット３は、マルチキャストセッションに必要な巾の指示を含む。巾の指示は、１６ビットである。従って、要求することのできる最も長い巾は、６４０００行タイムである。上述したように、９個の行タイムが、１つのＳＯＮＥＴフレームタイムに等しい。第２のマルチキャスティング実施形態は、１２８０００個までのアクティブな進行中マルチキャスト流を許す。第２実施形態の待ち時間は、スイッチの段数をＮとすれば、マルチキャスト流を設定するためのＮ＋１行タイムと、スイッチを経てデータを通すためのＮ行タイムである。

以上、ＴＤＭ、ＡＴＭ及びＩＰトラフィックをサポートするネットワークスイッチの多数の実施形態を図示して説明した。本発明の特定の実施形態を説明したが、本発明は、これに限定されるものではなく、その技術が許すように広範囲に実施することができる。それ故、当業者であれば、特許請求の精神及び範囲内で他の種々の変更がなされ得ることも理解されよう。

図１Ａ及び図１Ｂの配置を示すである。 本発明によるポートプロセッサの簡単な回路図である。 本発明によるポートプロセッサの簡単な回路図である。 図２Ａ及び図２Ｂの配置を示すである。 本発明によるスイッチエレメントの簡単な回路図である。 本発明によるスイッチエレメントの簡単な回路図である。 本発明のデータフレーム構造を示す概略図である。 本発明によるＰＤＵの現在の好ましいフォーマットを示す概略図である。 スイッチの第１段への要求エレメントを含む行構造を示す概略図である。 スイッチの第２段への要求エレメントを含む行構造を示す概略図である。 本発明による３段の４８ｘ４８スイッチを示す概略図である。 本発明による４８ｘ４８折り返し型クロウ(Clos)アーキテクチャースイッチを示す概略図である。

符号の説明

１０ ポートプロセッサ
１２ シリアル−パラレルコンバータ
１４ ＳＯＮＥＴフレーマ・搬送オーバーヘッド（ＴＯＨ）抽出器
１６ 上位ポインタプロセッサ
１８ 経路オーバーヘッド（ＰＯＨ）抽出器
２０ ＨＤＬＣフレーマ
２２ セルデニリエイタ（輪郭描出器）
２４ ＦＩＦＯ
２６ デマルチプレクサ・下位ポインタプロセッサ
２８ マルチプレクサ・下位ポインタジェネレータ
３０ ＦＩＦＯ
３２ ＨＤＬＣフレームジェネレータ
３４ セルマッパー（マップ装置）
３６ ＰＯＨジェネレータ
３８ 上位ポインタジェネレータ
４０ ＳＯＮＥＴフレーマ・ＴＯＨジェネレータ
４２ パラレル−シリアルインターフェイス
４４ ＵＴＯＰＩＡ入力
４６ ＦＩＦＯ
４８ ＦＩＦＯ
５０ ＵＴＯＰＩＡ出力
５２ スイッチマッパー
５４ パラレル−シリアルスイッチ機構インターフェイス
５６ 要求裁定装置
５８ シリアル−パラレルスイッチ機構インターフェイス
６０ スイッチデマッパー（デマップ装置）
６２ 許可ジェネレータ
６４ 記述子構成装置
６６ ＩＰＦ及びＡＴＭルックアッププロセッサ
６８ ＩＰ分類プロセッサ
７０ ＲＥＤ／ポリシープロセッサ
７２ （受信）データリンクマネージャー
７４ （送信）データリンクマネージャー
７６ 送信スケジューラー・シェーパー
７８ ホストインターフェイス
８０ 重み付けされたラウンドロビンスケジューラー

Claims (3)

1. ａ）少なくとも１つのネットワークインターフェイスを各々有する複数のポートプロセッサと、
   ｂ）上記ポートプロセッサへ接続するための複数のポートを各々有する複数のスイッチエレメントを備え、
   上記ポートプロセッサの各々は、２つのスイッチエレメントの各々の１つのポートに接続するための第１及び第２のスイッチエレメントインターフェイスを有し、上記ポートプロセッサの各々は、スイッチ混雑の場合に上記第１又は第２スイッチエレメントインターフェイスのいずれかにトラフィックを再指向するための自動手段を有し、又は、
   上記ポートプロセッサの各々は、１つのスイッチエレメントの２つのポートに接続するための第１及び第２のスイッチエレメントインターフェイスを有し、上記ポートプロセッサの各々は、スイッチ故障又はスイッチ混雑の場合に上記第１又は第２スイッチエレメントインターフェイスのいずれかにトラフィックを再指向するための自動手段を有する通信スイッチ。
2. ａ）第１スイッチ機構を形成する複数の第１スイッチエレメントであって、各々複数のポートを有している第１スイッチエレメントと、
   ｂ）第２スイッチ機構を形成する複数の第２スイッチエレメントであって、各々複数のポートを有している第２スイッチエレメントと、
   ｃ）少なくとも１つのネットワークインターフェイス、上記第１スイッチエレメントの１つのポートの１つに接続された第１スイッチ機構インターフェイス、及び上記第２スイッチエレメントの１つのポートの１つに接続された第２スイッチ機構インターフェイスを各々有する複数のポートプロセッサと、
   ｄ）スイッチ混雑に応答して上記第１スイッチ機構又は第２スイッチ機構のいずれかを経てネットワークトラフィックを自動的に再指向するための手段と、
   を備えた通信スイッチ。
3. ａ）少なくとも１つのネットワークインターフェイスを各々有する複数のポートプロセッサと、
   ｂ）第１スイッチ機構と、
   ｃ）第２スイッチ機構と、
   を備え、上記ポートプロセッサの各々は、上記第１及び第２スイッチ機構の各々に接続するための第１及び第２スイッチ機構インターフェイスを有し、
   上記ポートプロセッサの各々は、スイッチ混雑の場合に上記第１又は第２スイッチ機構のいずれかにトラフィックを再指向するための自動手段を有する通信スイッチ。

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