JP4083010B2 - 単一の通信スイッチを経てatm、tdm及びパケットデータを交換するための方法及び装置 - Google Patents
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Description
【技術分野】
本発明は、テレコミュニケーションネットワークに係る。より詳細には、本発明は、単一の通信スイッチを経てATM、TDM及びパケットデータを交換するための方法及び装置に係る。
【0002】
【背景技術】
広帯域のテレコミュニケーションネットワークを使用するための初期の技術の1つは、時分割多重化(TDM)と称されるものであった。TDMの基本的動作は、理解が簡単である。高周波数信号が多数のタイムスロットに分割され、その中で多数の低周波数信号をあるポイントから別のポイントへ搬送することができる。しかしながら、TDMを実施するのは、かなり複雑で、信号を正確にマルチプレクス及びデマルチプレクスするために精巧なフレーミング技術及びバッファを必要とする。TDMの北米規格(T1又はDS1として知られている)は、1.544Mビット/秒のレートを有する24個のインターリーブされたチャンネルを一緒に使用する。TDMのヨーロッパ規格は、E−1として知られており、2.048Mビット/秒のレートを有する30個のインターリーブされたチャンネルを使用する。多重化のハイアラーキー構成は、多数のT1又はE−1信号をベースとするもので、最も一般的な1つは、T3又はDS3である。T3信号は672個のチャンネルを有し、28個のT1信号と等価である。TDMは、最初に、音声チャンネルとして設計された。しかしながら、今日では、音声及びデータの両方に使用されている。
【0003】
ブロードバンドデータ通信に対する初期の解決策は、パケット交換と称されるものであった。パケット交換とTDMとの相違の1つは、パケット交換が、トランシット中に失われるか又はダメージを受けたパケットを再送信しそしてエラー修正する方法を含むことである。別の相違は、TDMのチャンネルとは異なり、パケットは、必ずしも長さが固定されないことである。更に、パケットは、パケット内に含まれたアドレス情報に基づいてそれらの行先に向けられる。これとは対照的に、TDMチャンネルは、固定フレームにおけるそれらの位置に基づいてそれらの行先に向けられる。今日、広く使用されているパケット交換プロトコルは、IP(インターネットプロトコル)として知られている。
【0004】
最近、ATM及びSONETとして知られているブロードバンド技術が開発された。ATMネットワークは、各々53バイト(48バイトのペイロード及び5バイトのオーバーヘッド)の固定長さパケット(セル)をベースとしている。ATMネットワークの特徴の1つは、ユーザがサービスクオリティ(QOS)レベルで契約することである。従って、ATMセルには、QOSに基づいて異なるプライオリティが指定される。例えば、一定ビットレート(CRB)サービスは、最もプライオリティが高いサービスであり、備えられたTDM接続と実質的に同等である。可変ビットレート(VBR)サービスは、混雑周期中にセルのロスを許す中間プライオリティサービスである。非特定ビットレート(UBR)サービスは、プライオリティが最も低く、e−メール送信のように長い待ち時間を許すデータ送信に使用される。
【0005】
SONETネットワークは、810バイトのフレームをベースとするもので、その中に783バイトの同期ペイロード包絡体(SPE)が浮動している。ペイロード包絡体は、ネットワーク全体を通してタイミングに相違があるために浮動する。ペイロードの厳密な位置は、スタフ/デスタフ及びポインタの比較的複雑なシステムを経て決定される。北米では、基本的なSONET信号がSTS−1(又はOC−1)と称される。SONETネットワークは、SONET信号のハイアラーキー構成を含み、768個までのSTS−1信号が一緒にマルチプレクスされて、21504個のT1信号(768個のT3信号)の容量を与える。STS−1信号は、51.84Mビット/秒のフレームレートを有し、8000フレーム/秒及び125マイクロ秒/フレームである。ヨーロッパでは、基本的(STM−1)レートは、155.520Mビット/秒で、北米STS−3レート(3*51.84=155.520)に等しく、そしてペイロード部分は、仮想コンテナ(VC)と称される。低レートデジタル信号の搬送を容易にするため、SONET規格は、バーチャル・トリビュータリ(VT)構造体と称されるサブSTSペイロードマッピングを使用している。(ITUは、これらのトリビュータリ・ユニット即ちTUを呼び出す。)4つのバーチャル・トリビュータリのサイズは、VT−1.5、VT−2、VT−3及びVT−6である。VT−1.5は、データ送信レートが1.728Mビット/秒で、オーバーヘッドを伴うT1信号を受け入れる。VT−2は、データ送信レートが2.304Mビット/秒で、オーバーヘッドを伴うE1信号を受け入れる。VT−3は、データ送信レートが3.456Mビット/秒で、オーバーヘッドを伴うT2信号を受け入れる。VT−6は、データ送信レートが6.912Mビット/秒で、オーバーヘッドを伴うDS2信号を受け入れる。
【0006】
上述したブロードバンド技術の各々は、TDM、ATM又はパケット技術として分類することができ、SONETは、TDMの複雑な形態である。以上のことから明らかなように、TDM、ATM及びパケットの各々は、それ自身の独特の送信要件を有する。従って、これらの異なる種類の信号をルーティングするのに異なる種類のスイッチが使用される。より詳細には、TDMは、入念な時間同期を必要とし、ATMは、セルのプライオリティ及びQOSに入念に注意することを必要とし、そしてパケット(例えば、IP)は、可変長さパケットを取り扱う能力を必要とする。これらの理由で、TDM、ATM及び可変長さパケット交換のスイッチング技術は、異なる仕方で発展してきた。従って、サービスプロバイダー及びネットワークデザイナーは、これらの技術を別々に取り扱うことを余儀なくされ、重畳するネットワークに、単一のネットワーク内でしか使用できない異なる装置セットをしばしば設けることになる。
【0007】
【発明の開示】
そこで、本発明の目的は、単一のスイッチ機構を経て異なる種類のブロードバンド信号をスイッチングできる方法及び装置を提供することである。
又、本発明の目的は、TDM、ATM及び可変長さパケットトラフィックを、全て同じスイッチ機構を経てスイッチングできるネットワークエレメントを提供することである。
【0008】
本発明の別の目的は、同じチップセットと結合されて拡張可能なネットワークスイッチ機構を形成できるネットワークスイッチチップセットを提供することである。
本発明の更に別の目的は、TDM、ATM及び可変長さパケットトラフィックの中で柔軟に仕切ることのできるネットワークスイッチを提供することである。
【0009】
本発明の更に別の目的は、スイッチエレメント又はリンクの故障が直ちに接続の故障を生じないように冗長なスイッチ平面をもつネットワークスイッチを提供することである。
本発明の更に別の目的は、マルチキャスト及びユニキャストの音声及びデータ送信を取り扱うネットワークスイッチを提供することである。
本発明の付加的な目的は、クロウ(Clos)アーキテクチャー及び折り返しクロウアーキテクチャーをサポートするネットワークスイッチを提供することである。
【0010】
以下に詳細に述べるこれら目的によれば、本発明のネットワークスイッチは、少なくとも1つのポートプロセッサ(添付資料では「サービスプロセッサ」とも称される)と、少なくとも1つのスイッチエレメントとを備えている。ポートプロセッサは、SONET OC−x(SONET/SDH STS−x/STM−y)インターフェイス(TDMトラフィック用)と、UTOPIA及びUTOPIAフレームベースのインターフェイス(ATM及びパケットトラフィック用)と、スイッチエレメントへのインターフェイスとを有する。ここに例示するポートプロセッサは、SONET OC−48信号と同等の全I/O帯域巾を有する。ここに例示するスイッチエレメントは、12x12ポートを有し、30Gbpsの全帯域巾をサポートする。
【0011】
本発明による典型的なスイッチは、多数のポートプロセッサと、多数のスイッチエレメントとを備えている。48x48「折り返し(folded)」スイッチの場合には、48個のポートプロセッサが、12個(第1及び第3段)のスイッチエレメントに接続され(各々4個)、そしてこれらの12個のスイッチエレメントの各々は、8個(第2段)のスイッチエレメントに接続される。本発明による3段の非ブロッキングスイッチは、240Gbpsの全帯域巾を与え、そして5段の非ブロッキングスイッチは、1Tbpsの全帯域巾を与える。ここに例示する3段の折り返しクロウ(Clos)アーキテクチャーのスイッチは、48個のポートプロセッサと、12個のスイッチエレメントとを含む。12個(第1及び第3段)のスイッチエレメントの各々に4個のポートプロセッサが接続される。12個(第1及び第3段)のスイッチエレメントの各々は、8個(第2段)のスイッチエレメントに接続される。ここに示す好ましい実施形態によれば、各ポートプロセッサには、1つのスイッチエレメントの2つのポート又は2つのスイッチエレメントの1つのポートに接続するための手段が設けられ、従って、リンクが故障した場合の冗長性が与えられる。
【0012】
本発明によれば、9行x1700スロットのデータフレームを使用して、ATM、TDM及びパケットデータがポートプロセッサから1つ以上のスイッチエレメントを経て同じ又は別のポートプロセッサへ搬送される。各フレームは、125マイクロ秒で送信され、各行は、13.89マイクロ秒である。各スロットは、4ビットタグ及び4バイトペイロードを含む(即ち36ビットである)。スロットの帯域巾(全フレームの1/1700)は,2.592Mbpsであり、これは、オーバーヘッドを伴うE−1信号を搬送するのに充分な大きさである。4ビットタグは、TDM接続が与えられるときに設定されるクロス接続ポインタである。フレームの最後の20スロットは、リンクオーバーヘッドのために指定される。従って、フレームは、STM−16フレームが1008個のE−1信号の容量しかもたないが、1680個のE−1 TDM信号と同等のものを搬送することができる。
【0013】
ATM及びパケットデータの場合に、16スロットのPDU(プロトコルデータユニット)が、64バイトペイロード(スイッチオーバーヘッドを伴うATMセルを受け入れるのに充分な大きさ)に対して定義される。最大で96PDU/行が許される。PDUルーティングにはPDUの16個の4ビットタグが必要とされず、それらは、ATM又は可変長さパケットペイロードを保護するためのパリティビットとして使用される。64バイトのペイロードのうち、12バイト(96ビット)は、スイッチにより内部ルーティングのために使用される。これは、52バイトを実際のペイロードに残し、これは、ATMセル(1バイトのHECをもたない)を搬送するのに充分であり、且つ分断の後に大きなパケットに対して充分である。PDUは、28ビットのルートタグと共にスイッチを経て自己ルーティングされ、これは、段当たり4ビットを使用して7つのスイッチ段を経てルーティンするのを許す。PDUの残りの68ビットは、種々の他のアドレス情報、例えば、PDUがATMセルを含むかパケットを含むか又は制御メッセージを含むか、パケットの再組み立てを中断すべきかどうか、ペイロードが第1の断片であるか中間の断片であるか又は最後の断片であるか、最後の断片にどれほど多くのペイロードバイトがあるか、そして断片シーケンスカウント及び行先流識別子を指示する情報に使用される。
【0014】
フレームの最後の20個のスロットにおけるリンクオーバーヘッド(LOH)は、SONETフレームにおけるライン及びセクションオーバーヘッドと機能的に同様である。LOHは、シリアルデータ流からバイト及び行境界を定めるのに使用される36ビットフレーム整列パターンと、各出力リンクに対する32ビット状態レジスタと、32ビットのスイッチ及びリンク識別子と、32ビットのスタフパターンとを含む。
【0015】
ATM及びパケットトラフィックは、通常、供給されないので、このトラフィックがシステムに入るときには、ATM及びパケット接続の間で帯域巾を裁定しなければならない。更に、TDMトラフィックは、ATM及びパケットトラフィックと同じフレームを共用するので、TDMタイミングを維持しながら帯域巾を裁定しなければならない。本発明によれば、帯域巾は、フレームの各行における各PDUに対して実施される要求及び許可のシステムにより裁定される。スイッチエレメントは、リンク当たり3つのチャンネルを与え、その2つは、データ及び裁定要求を搬送するのに使用され、そしてその1つは、裁定許可を搬送するのに使用される。ここに示す好ましい実施形態によれば、48ビット(1.5スロット)要求エレメントが、フレームの次の行において各PDUに対して発生される。各スイッチエレメントは、各出力リンクに対して単一要求パーザー及び個別要求裁定モジュールを含む。要求エレメントは、ポートプロセッサにより発生され、そしてスイッチ内「ホップ・バイ・ホップ」ルートタグ及びプライオリティレベル情報を含む。要求エレメントは、スイッチエレメントによってバッファされ、そしてプライオリティの低い要求エレメントは、バッファがいっぱいの場合にスイッチエレメントにより破棄される。スイッチ機構を経て移動するときに破棄されない各要求エレメントは、ポートプロセッサへ返送され、そこから、1つの「行時間」中、即ち13.89マイクロ秒の間に発信される。上記で示唆したように、要求は、データとインターリーブして「帯域内」で発せられ、そして許可(返送される要求エレメント)は、各リンクの第3チャンネルを使用して「帯域外」で与えられる。
【0016】
TDMトラフィックのタイミングを維持するために、VT/VCフレームのV1−V4バイトが剥離され、そしてVCバイトがポートプロセッサによりスイッチへの入口においてバッファされる。V1−V4バイトは、ポートプロセッサによりスイッチからの出口において再生される。PDU及びTDMの両トラフィックを有する行において、PDUは早期に構成され、そしてTDMスロットは、行において後で構成される。
【0017】
ここに示す好ましい実施形態によれば、各スイッチエレメントは、マルチキャストコントローラ及び個別のマルチキャストPDUバッファを備えている。マルチキャスティングに対して2つの別の実施形態が与えられる。第1実施形態は、若干のゲートしか必要とせず、マルチキャスティングがトラフィックの主要部分ではない環境に対して最も適している。第2の実施形態は、それを実施するのに多数のゲートを必要とする。しかしながら、これは、マルチキャスティングが頻繁な事象である環境に良く適している。この第2実施形態は、マルチキャスト経路を設定するのに長い待ち時間を必要とするが、データをマルチキャスティングするときは待ち時間が短い。第1の実施形態によれば、マルチキャスト要求エレメントは、標準的なユニキャスト要求エレメントと同様に、スイッチを経て流れる。メッセージをマルチキャストする必要がある時点で、そのスイッチ段に対するホップ・バイ・ホップフィールドのビットコードは、要求がマルチキャストであることを指示する。この要求は、マルチキャストコントローラへ転送される。許可経路では、マルチキャストコントローラは、マルチキャスト再循環バッファにデータを入れる余裕がある場合に、許可を与える。データがマルチキャストバッファへ送信されると、マルチキャストコントローラは、データヘッダを検査し、そしてそれをどの出力リンクに送出する必要があるか決定する。この点において、マルチキャストコントローラは、多数の要求メッセージを送出し、これらは、ユニキャスト要求と同様に取り扱われる。プロセスは、送信要求、受信許可、送信PDUのシーケンスで繰り返される。即ち、各マルチキャストPDUが送信される前に、要求及び許可がスイッチを横切らねばならない。第2の実施形態によれば、全てのホップが許可されるまで多数の要求(各ホップに対して1つ)を送信することによりマルチキャスト経路がある時間周期中予約される。このようにして経路が設定されると、PDUは、予約した時間が経過するか又は送信すべきPDUがなくなるまで、待ち時間なしに、次々にマルチキャストされる。
【0018】
【発明を実施するための最良の形態】
本発明の付加的な目的及び効果は、当業者であれば、添付図面を参照した以下の詳細な説明から容易に明らかであろう。
本発明の装置は、一般に、ポートプロセッサ及びスイッチエレメントを備えている。図1は、ポートプロセッサ10の主たる特徴を示し、そして図2は、スイッチエレメント100の主たる特徴を示す。図1を参照すれば、ポートプロセッサ10は、SONETインターフェイス及びUTOPIAインターフェイスを備えている。入口(RX)側では、SONETインターフェイスは、シリアル−パラレルコンバータ12と、SONETフレーマ・搬送オーバーヘッド(TOH)抽出器14と、上位ポインタプロセッサ16と、経路オーバーヘッド(POH)抽出器18とを備えている。SPEで搬送されるATM及びIPパケットの場合に、SONETインターフェイスの入口側は、48個のHDLCフレーマ20(IP用)と、48個のセルデニリエイタ(輪郭描出器)22(ATM用)と、48個の64バイトFIFO24(ATM及びIP用)とを備えている。SPEで搬送されるTDM信号の場合に、SONETインターフェイスの入口側は、デマルチプレクサ・下位ポインタプロセッサ26を備えている。出口(TX)側では、SONETインターフェイスは、TDM信号に対して、マルチプレクサ・下位ポインタジェネレータ28を備えている。SPEで搬送されるATM及びIPパケットの場合に、SONETインターフェイスの出口側は、48個の64バイトFIFO30と、48個のHDLCフレームジェネレータ32と、48個のセルマッパー(マップ装置)34とを備えている。又、SONETインターフェイスの出口側は、POHジェネレータ36と、上位ポインタジェネレータ38と、SONETフレーマ・TOHジェネレータ40と、パラレル−シリアルインターフェイス42とを備えている。入口側では、UTOPIAインターフェイスは、ATM及びパケットのためのUTOPIA入力44と、1つの4x64バイトFIFO46とを備えている。出口側では、UTOPIAインターフェイスは、96個の4x64バイトFIFO48と、UTOPIA出力50とを備えている。
【0019】
又、ポートプロセッサ10の入口部分は、スイッチマッパー52と、パラレル−シリアルスイッチ機構インターフェイス54と、要求裁定装置56とを備えている。又、ポートプロセッサの出口部分は、シリアル−パラレルスイッチ機構インターフェイス58と、スイッチデマッパー(デマップ装置)60と、許可ジェネレータ62とを備えている。
【0020】
ATM及びパケットトラフィックを処理するため、ポートプロセッサ10は、入口部分に、記述子構成装置64と、IPF及びATMルックアッププロセッサ66と、IP分類プロセッサ68と、RED/ポリシープロセッサ70とを使用し、これらは全てオフチップで配置される。これらのユニットは、ATMセル及びパケットを処理した後に、それらを(受信)データリンクマネージャー72へ引き渡す。ポートプロセッサの出口部分には、(送信)データリンクマネージャー74及び送信スケジューラー・シェーパー76が設けられている。これらユニットは、両方とも、オフチップで配置される。又、ポートプロセッサには、ホストインターフェイス78及び重み付けされたラウンドロビンスケジューラー80も設けられる。
【0021】
スイッチの入口におけるポートプロセッサの目的は、TDM、パケット及びATMデータをアンパックし、そして図3を参照して以下に述べるデータフレームに基づいてそれをフレーム形成することである。又、ポートプロセッサは、スイッチエレメントを経てリンク帯域巾に対する裁定要求を発しながらTDM及びパケットデータをバッファし、そして以下に述べるようにスイッチを経て受信した裁定要求を許可する。TDMトラフィックに対するタイミングを維持するため、SONETフレームのV1−V4バイトが剥離され、そしてVCバイトがスイッチの入口にバッファされる。PDU及びTDMトラフィックの両方を有する行では、PDUが早く構成され、そしてTDMスロットがその行において後で構成されるのが好ましい。スイッチの出口では、ポートプロセッサがTDM、パケット及びATMデータを再組み立てする。スイッチの出口においてV1−V4バイトが再生される。
【0022】
図1には示されていないが、ポートプロセッサ10は、これを2つのスイッチエレメントに接続するか又は1つのスイッチエレメントの2つのポートに接続できるようにする二重のスイッチエレメントインターフェイスを備えている。両方のインターフェイスが使用されるときには、メインリンクに故障が生じるまで、「スタンバイ」リンクはフレーム情報のみを搬送し、故障が生じると、スタンバイリンクを経てデータが送信される。これは、スイッチの一部分が故障した場合でも接続が維持されるように、スイッチに冗長性を与える。
【0023】
図2を参照すれば、本発明によるスイッチエレメント100は、12個の「データ経路及びリンク帯域巾裁定モジュール」102を備えている(明瞭化のため図2には1つしか示されていない)。各モジュール102は、スイッチエレメント100を通して1つのリンク入力104及び1つのリンク出力106を備えている。当業者に明らかなように、リンク入力に入るデータは、ルート情報に基づきリンク出力を経て退出する。本発明によれば、各モジュール102は、2つの順方向データ経路108、110、112、114と、1つの戻り「許可」経路116、118を備えている。3つの経路は、集合的に、単一チャンネルを構成すると称される。2つのデータ経路が設けられる理由は、各チャンネルの帯域巾を広げるためである。2つのデータ経路は、単一の物理的データストリームの帯域巾を越える(2倍)単一の「論理的」シリアルデータストリームを与えるようにインターリーブされる。データは、入力リンク104から入力リンクバス120及び出力リンクバス122を経て出力リンク106へルーティングされる。戻り経路の許可は、出力リンク106から許可バス124を経て入力リンク104へルーティングされる。
【0024】
各「データ経路及びリンク帯域巾裁定モジュール」102の順方向データ経路は、データストリームデシリアライザー(デシリアル化装置)126と、データストリームデマッパー128と、行バッファマッパー130と、行バッファ132と、要求裁定モジュール134と、データストリームマッパー136と、データストリームシリアライザー(シリアル化装置)138とを備えている。各モジュール102の戻り許可経路は、許可ストリームデシリアライザー140と、許可ストリームデマッパー142と、許可裁定モジュール144と、許可ストリームマッパー146と、許可ストリームシリアライザー148とを備えている。
【0025】
又、スイッチエレメント100は、一度だけ例示されそして12個の「データ経路及びリンク帯域巾裁定モジュール」102の機能をサポートする次のモジュール、即ちリンク同期・タイミング制御器150と、要求パーザー152と、許可パーザー154と、リンクRISCプロセッサ156も備えている。又、スイッチエレメント100は、一度だけ例示されそして他のモジュールをサポートするが、「スイッチング」には直接含まれない次のモジュール、即ちコンフィギュレーションRISCプロセッサ158と、システム制御モジュール160と、テストパターンジェネレータ・アナライザー162と、テストインターフェイスバスマルチプレクサ164と、ユニリンクPLL166と、コアPLL168と、JTAGインターフェイス170も備えている。
【0026】
本発明による典型的なスイッチは、多数のポートプロセッサ10と、多数のスイッチエレメント100とを備えている。例えば、図4に示すように、48個の「入力」ポートプロセッサが、12個の「第1段」スイッチエレメントに、各々4つづつ、接続される。第1段スイッチエレメントの各々は、8個の第2段スイッチエレメントに接続される。第2段スイッチエレメントの各々は、12個の第3段スイッチエレメントに接続される。4個の「出力」ポートプロセッサは、第3段スイッチエレメントの各々に接続される。以上のことから、当業者に明らかなように、本発明のポートプロセッサ及びスイッチエレメントは、図5に示すように単一スイッチエレメントが第1段及び第3段の両方として働く折り返しクロウ(folded Clos)アーキテクチャーで構成することができる。
【0027】
ポートプロセッサ10及びスイッチエレメント100の機能を詳細に説明する前に、本発明は、TDM、ATM及びパケットデータの組合せを同じフレームにおいて搬送するように良好に適応される独特のフレーミング技術を使用することが明らかであろう。図3を参照すれば、本発明により、9行x1700スロットのデータフレームを使用して、ATM、TDM及びパケットデータがポートプロセッサから1つ以上のスイッチエレメントを経てポートプロセッサへ搬送される。各フレームは、125マイクロ秒で送信され、各行は、13.89マイクロ秒である。各スロットは、4ビットタグ及び4バイトペイロードを含む(即ち36ビット)。スロット帯域巾(全フレームの1/1700)は、2.592Mbpsであり、これは、オーバーヘッドを伴うE−1信号を搬送するのに充分な大きさである。4ビットタグは、TDM接続が与えられるときに設定されるクロス接続ポインタである。フレームの最後の20スロットは、リンクオーバーヘッド(LOH)に指定される。従って、フレームは、1680個のE−1 TDM信号と同等のものを搬送することができる。フレームの最後の20スロットにおけるリンクオーバーヘッド(LOH)は、SONETフレームにおけるライン及びセクションオーバーヘッドと機能が類似している。
【0028】
LOHスロットの内容は、スイッチマッパー(図1の52)によって挿入される。LOHスロットに挿入できるデータは、4つの形式がある。36ビットのフレーミングパターンが、20個のスロットの1つに挿入される。このフレーミングパターンは、全ての出力リンクに共通であり、ソフトウェアプログラマブルレジスタを経て構成可能である。32ビット状態フィールドが、別のスロットに挿入される。この状態フィールドは、各出力リンクに対して独特なもので、ソフトウェアプログラマブルレジスタを経て構成可能である。32ビットスイッチ及びリンク識別子が、別のスロットに挿入される。このスイッチ及びリンク識別子は、4ビットのリンク番号と、24ビットのスイッチエレメントIDと、4ビットの段番号とを含む。フレーミング、状態又はIDにより使用されないスロットに32ビットスタフパターンが挿入される。このスタフパターンは、全ての出力リンクに共通であり、ソフトウェアプログラマブルレジスタを経て構成可能である。
【0029】
ATM及びパケットデータに対し、16スロットのPDU(プロトコルデータユニット)が、64バイトのペイロード(オーバーヘッドを伴うATMセルを受け入れるに充分な大きさ)として定義される。PDUのフォーマットが図3aに示されている。最大で96PDU/行が許される(SONET OC−48行におけるATMセルの最大数は75であることに注意されたい)。PDUルーティングに対して16個の4ビットタグ(各スロットにおけるビット位置32−35)が必要とされず、従って、それらは、ATM又はIPペイロードを保護するためのパリティビットとして使用される。64バイトペイロードの中で、12バイト(96ビット)は、スイッチにより内部ルーティングに使用される(スロット0−2、ビット位置0−31)。これは、52バイト(スロット3−15)を実際のペイロードとして残し、これは、ATMセル(1バイトのHECをもたない)を搬送するのに充分であり、且つ分断の後に大きなパケットに対して充分である。PDUは、28ビットのルートタグ(スロット0、ビット位置0−27)と共にスイッチを経て自己ルーティングされ、これは、段当たり4ビットを使用して7つの段を経てルーティンするのを許す。PDUの残りの68ビットは、種々の他のアドレス情報として使用される。
【0030】
図3aに示すように、スロット0、ビット30−31におけるPDUビットは、PDUがアイドル(00)であるか、ATMセル(01)であるか、IPパケット(10)であるか、又は制御メッセージ(11)であるか識別するのに使用される。スロット1、ビット30−31における2つのビットは、PDUを形成したチップの内部プロトコルバージョンを指示するのに使用される。パケット及び制御メッセージに対して、「有効バイト」フィールド(スロット1、ビット24−29)は、PDUが分断されたパケットの最後の断片であることをFragIDフィールドが指示するときに、いかに多くのペイロードバイトがPDUにより搬送されるか指示するのに使用される。VOQIDフィールド(スロット1、ビット位置19−23)は、PDUに対するサービスのクラスを識別する。サービスのクラスは、0から31までの値であり、0は最高プライオリティであり、そして31は最低プライオリティである。スロット1、ビット17−18におけるFragIDは、このPDUが完全なパケット(11)であるか、第1断片(01)であるか、中間断片(00)であるか、又は最後の断片(10)であるかを指示する。スロット1、ビット位置16におけるAビットは、このパケットに対する再組み立てが、例えば、早期パケット(又は部分パケット)破棄オペレーションのために中止された場合に、セットされる。このビットがセットされると、この点まで受け取られたパケットの断片が出力ポートプロセッサにより破棄される。FFSと示されたフィールドは、将来の使用のために指定される。スロット1、ビット0−3におけるSeq#フィールドは、パケット断片をカウントするモジュラーカウンタである。スロット2、ビット0−16におけるDestFlowIDフィールドは、このPDUが属する行先ポートプロセッサの「流れ」を識別する。「流れ」とは、能動的なデータ接続である。ポートプロセッサ当たり128Kの流れがある。
【0031】
上述したように、ATM及びパケットトラフィックは、通常、供給されないので、このトラフィックがシステムに入るときには、ATM及びパケット接続の間で帯域巾を裁定しなければならない。更に、TDMトラフィックは、ATM及びパケットトラフィックと同じフレームを共用するので、TDMタイミングを維持しながら帯域巾を裁定しなければならない。本発明によれば、帯域巾は、フレームの各行における各PDUに対して実施される要求及び許可のシステムにより裁定される。ポートプロセッサにより発生される要求エレメントは、「ホップ・バイ・ホップ」内部スイッチルートタグ、スイッチエレメント段及びプライオリティ情報を含む。ここに示す好ましい実施形態によれば、2つの要求エレメントが、3つの隣接するスロット束において送信され、そして要求エレメント束の間には非要求エレメントトラフィックの少なくとも8つのスロットが存在しなければならない。要求エレメント束の間の時間分離が、スイッチエレメントの裁定ロジック及びポートプロセッサにより使用されて、要求エレメントが処理される。
【0032】
図3bは、PDU及び要求エレメントを搬送するために行スロットがいかに割り当てられるかの一例を示す。図示されたように、1つの行に対する最大PDU容量は、96である。単一のPDUを搬送することのできる16スロットのブロックを「グループ」と称する。行における各グループに対し、48ビットの要求エレメント(RE)を搬送するには、1.5スロットの帯域巾が必要とされる。図3bは、第1の24グループ各々の3つのスロットに2つのREをいかに挿入するか示している。行がスタートした後にできるだけ直ちにREが多段スイッチ機構を経てリプルするのを許すために、全てのREをできるだけ早くに行内において搬送しなければならない。
【0033】
図3bに示す構造は、システム要件及び実施制約が与えられると、(第1リンクに対して)最適なフォーマットであると現在考えられる。これは、REを行において早くに配置するが、裁定を許すに充分なほどの間隔をあける。現在の好ましい実施形態によれば、行の構造は、スイッチのどのリンクに対して構成がなされるかに基づいて若干相違する。図3bは、ポートプロセッサと、第1のスイッチ機構段のスイッチエレメントとの間の行構造を示す。2つのREの第1ブロックは、行の第1の3つのスロットを占有する。REを処理する裁定ロジックのここに示す実施形態は、入力リンクにおけるREの各3スロットブロック間に少なくとも12スロットタイムの待ち時間を必要とする。又、行の第1のREがスイッチエレメントにより受信されたときから、そのREがスイッチエレメントの出力リンクへ挿入されるときまでに、ある程度の待ち時間がなければならない。この待ち時間は、裁定ロジックにより、到来するREをREバッファへマップするために使用される。従って、第1段と第2段との間のリンクに対する行構造は、スロットタイム32でスタートするREの第1グループを有していなければならない。これは、図3bと同じ構造を32個のスロットタイムだけオフセットして示す図3cに示されている。
【0034】
ここに示す好ましい実施形態によれば、TDMトラフィックは、1スロット/行の最も微細な粒度でスイッチエレメントを経てスイッチングすることができる。TDMトラフィックは、行ごとに所与のスロットに対し同じ経路を経てスイッチングすることができる。スイッチエレメントは、フレーム内の異なる行の同じTDMデータスロットに対して異なるスイッチ経路を許さない。これは、現在の行番号が(フレーム内の)何であるかについてスイッチが注意しないことを意味する。行の番号が問題になるのは、リンクオーバーヘッドスロットの内容を解釈するときだけである。
【0035】
1スロット/行の最も微細な粒度では、スイッチエレメントは、最小2.52Mbpsのスイッチング帯域巾でTDMトラフィックをスイッチングすることができる。1つのスロットは、4列のトラフィックと同等のものをSONET SPEから搬送できるので、スイッチエレメントは、VT1.5又はVT2チャンネルの粒度でTDMトラフィックをスイッチングすると言える。VT1.5チャンネルは、SONET SPEにおいて3列しか占有しないが、4つのSPE列を保持できるスロットフォーマットにマップされる。上述したように、TDMトラフィックを搬送する36ビットスロットの内容のフォーマットは、4ビットのタグ及び32ビットのペイロードである。タグフィールドの定義は、以下のテーブル1に示す。
【0036】
【0037】
スイッチエレメントは、予め構成された接続テーブルによりスロットがTDMデータを含むかどうかを知る。これらのテーブルは、各入力リンクに対する入力クロス接続RAMとして実施される。入力スロット番号は、RAMへのアドレスであり、一方、RAMのデータ出力は、行先出力リンク及びスロット番号を含む。接続テーブルは、集中型システムコントローラにより変更することができ、このコントローラは、2つの経路、即ち(1)ホストインターフェイスポート又は(2)リンクデータチャンネルを経て送信される帯域内制御メッセージ、のいずれかを経て、スイッチエレメントへ制御メッセージを送信することができる。TDM接続は頻繁に変更されないので、接続テーブルを更新するためのこの比較的ゆっくりとした制御メッセージの解決策が受け入れられる。TDMデータが失われないようにスイッチエレメント内の接続テーブルを決定しそして構成するのは外部ソフトウェアモジュールの役割である。
【0038】
図1に戻ると、ポートプロセッサ10の受信側のSONETインターフェイスは、デシリアライザー12及びフレーマ14を備えている。このインターフェイスは、155MHzにおいて16ビット巾の1つのOC−48、622MHzにおいてシリアルの4つのOC−12、又は155MHzにおいてシリアルの4つのOC−3として構成される。1つのOC−48として構成されるときには、デシリアライザー12は使用されない。4つのOC−12又は1つのOC−48として構成されるときには、デシリアライザー12は、シリアルデータ流を16ビット巾のパラレル流に変換する。デシリアライザー12は、入力シリアルクロックを16で除算する回路を備えている。デシリアライザーへの入力は、1ビットのシリアルデータ入力と、1ビットの622MHzクロックと、1ビットの155MHzクロックとを含む。出力は、16ビットのパラレルデータ出力と、1ビットの38.87MHzクロックと、9.72MHzクロックとを含む。
【0039】
パラレルデータは、SONETフレーマ及び搬送オーバーヘッド(TOH)ブロック14へ送信される。到来する全ての信号は、参考としてここに取り上げるBELLCORE GR−253規格に基づきフレーム形成される。バイト境界及びフレーム境界は、F628パターンに対して一連の16ビットワードを走査することにより見出される。フレーマ(フレーム形成装置)は、パターンF6F6F6282828に対してフレーム形成する。STS−Nフレーム内の独立したSONET SPEは、フレーマ14によりデマルチプレクスされる。最大で4個の独立したラインインターフェイスがあり、それ故、フレーマ14は、4つの独立したフレーマを含む。フレーマへの入力は、16ビットのパラレルデータ入力と、1ビットクロックとを含み、これは、155MHz、38.87MHz又は9.72MHzを受け入れる。フレーマの出力は、16ビットのパラレルデータ出力と、1ビットのフレームスタート(SOF)指示と、SONET SPE番号を指示するのに使用される6ビットのSPE IDとを含む。SPEは、ライン側ポートコンフィギュレーションに対し1ないし48と番号付けされる。
【0040】
又、ブロック14は、各独立したSONET SPEに対し搬送(セクション及びライン)オーバーヘッドを終端する。ライン側には最大48個のOC−1があるので、ブロックが時分割されない限り48個の搬送オーバーヘッドブロックが設けられる。TOH終端部への入力は、フレーマについて上述したのと同じである。6ビットのSPE IDは、このブロックへのデータをイネーブルする。トラフィックは、このブロックにルーティングされそして同じデータバスを経て次のブロック(Ptr Proc16)へルーティングされるので、出力データバスは必要とされない。データ経路は、このブロックに流れ込むだけで、これを貫通しない。
【0041】
ポインタプロセッサ16は、SONETポインタ(TOHのH1、H2及びH3バイト)を使用して、SONET包絡体において搬送されるペイロードデータのスタートを正しく位置付ける。SONETポインタは、経路オーバーヘッドのバイト#1の位置を識別する。ポインタプロセッサ16は、ペイロードデータとSONET包絡体との間の周波数差を正当化するために挿入されたポインタ正当化を受け入れる役割を果たす。最大で48個のOC−1があるので、ブロックが時分割されない限り、48個のポインタプロセッサブロックが48個の搬送オーバーヘッド終端ブロックに連結される。ポインタプロセッサ16への入力は、フレーマ及びTOH終端部14への入力と同じである。出力は、16ビットパラレルデータ出力と、SPE3のワード1に一致する1ビットのSPEスタート指示子と、オーバーヘッドをギャップアウトしそしてポインタの移動を受け入れる1ビットのSPE有効指示子と、経路オーバーヘッドバイトが出力バスにあるときにそれを指示する1ビットのPOH有効指示子とを含む。
【0042】
POHプロセッサ18は、48個のSONET SPEの各々における9バイトの経路オーバーヘッドを処理する。最大で48個のSPEがあるので、プロセッサが時分割されない限り、48個の経路オーバーヘッドプロセッサが設けられる。経路オーバーヘッドプロセッサ18への入力は、8ビットのパラレルデータ入力と、4ビットのSPE IDと、1ビットのSPEスタート指示子と、1ビットのPOH有効指示子とを含む。出力は、1ビットのV1指示子と、J1情報と、アラームと、経路状態とを含む。ブロック14、16及び18に関する更なる詳細は、GR−253規格、及びLucent又はTranSwitchから入手できるもののようなSONETマッパー/デマッパー規格の添付文書により与えられる。
【0043】
到来するSONET/SDH信号のフレーム境界が見つかり、そしてSPEの位置が、ポインタ処理又はテレコムバスI/F制御信号により識別され、そして経路オーバーヘッドが処理されると、SPEからペイロードが抽出される。SPEは、TDMトラフィック、ATMセル又はIPパケットを搬送することができる。各SPEに対するトラフィックの形式は、マイクロプロセッサインターフェイス78を経て構成される。各SPEは、1つの形式のトラフィックしか搬送できない。各SPEからのデータは、正しいペイロード抽出器に直接ルーティングされる。
【0044】
パケット及びATMセルを含むSPEは、HDLCフレーマ20及びセルデリニエイタブロック22へ各々送信される。各SPEは、パケットデータ(SONETを経てのパケット)を搬送するように構成できる。ポートプロセッサ10は、次のSONET(SDH)信号:即ちSTS−1(VC−3)、STS−3c(VC−4)、STS−12c(VC−4−4c)及びSTS−48c(VC−4−16c)に対してSONETを経てのパケットをサポートする。データグラムは、HDLCプロトコルを用いてフレーム形成されたPPPパケットにカプセル化される。HDLCフレームは、バイト的にSONET SPE及び上位SDH VCへとマップされる。HDLCフレーマ20は、HDLCフレーミングを実行し、そしてPPPパケットをFIFOバッファ24へ転送し、そこで、PDUへの組み立てを待機する。フレーマ20の入力は、16ビットのパラレルデータ入力、6ビットのSPE ID、1ビットのSPE有効指示子、及び1ビットのPYLD有効指示子を含む。フレーマ20の出力は、16ビットのデータバス、1ビットのパケット開始指示子、及び1ビットのパケット終了指示子を含む。SONETからのパケット抽出に関する更なる詳細は、参考としてここに取り上げるIETF(インターネット・エンジニアリング・タスク・フォース)RFC1619(1999年)に見られる。
【0045】
セルデリニエイタブロック22は、参考としてここに取り上げるITU−T G.804「ATM Cell Mapping into Plesiochronous Digital Hierarch (PDH)」、1998年をベースとするものである。セルデリニエイタブロック22の入力は、16ビットのパラレルデータバス、6ビットのSPE ID、1ビットのSPE有効指示子、及び1ビットのPOH有効指示子を含む。出力は、16ビットのパラレルデータバス、及び1ビットのセルスタート指示子を含む。セルは、PDUへの組み立てを待機する間にFIFO24に入れられる。SONETからのATM抽出に関する更なる詳細は、ITU−T G.804に見られる。
【0046】
TDMデータは、TDMデマルチプレクサ・下位ポインタプロセッサブロック26へルーティングされ、そこで、下位VT及びVCが識別される。特定のSPEがTDMデータに対して構成される場合には、TDMマッピングがホストインターフェイス78を使用して記述される。各SPEは、VC−11、VC−12、VC−2、VC−3及びVC−4の組合せを搬送することができる。単一のSTS−1ペイロードには7つのVTグループがあり、各VTグループは、12個の列を有する。1つのVTグループ内では、全てのVTが同じでなければならない。同じSTS−1 SPE内の異なるVTグループは、異なるVT形式を搬送できるが、グループ内では、全てのVTが同じ形式であることが必要とされる。VC及びVTは、各SPEに対するコンフィギュレーションに基づきSONET信号からデマルチプレクスされる。この情報が全て、ホストインターフェイス78を経て構成されたコンフィギュレーションテーブル(図示せず)に見つかるときには、コンテナ及びトリビュータリを探索するためのトラフィックが必要であると解釈されない。フレームは、SPEの経路オーバーヘッドにおけるH4バイトによりVC及びVTの内部に配置される。VTスーパーフレームにおけるVバイトにより指示されるようにポインタ処理が実行される。TDMデマルチプレクサ・下位ポインタプロセッサブロック26の入力は、16ビットのパラレルデータ、6ビットのSPE ID、1ビットのSPEスタート指示子、1ビットのSPE有効指示子、1ビットのV1指示子、及び1ビットのPOH有効指示子を含む。TDMデマルチプレクサ・下位ポインタプロセッサブロック26は、スイッチマッパー52へ次の出力を与える。即ち、16ビットのパラレルデータ、1ビットのVT/VC有効指示子、6ビットのSPE ID、及び5ビットのVT/VCナンバー(0−27)。TDMデータは、上述したように、フレーム内の指定スロットに入れられ、これは、スイッチマッパー52を参照して以下に詳細に述べる。TDM抽出に関する更なる詳細は、GR−253仕様書に見られる。
【0047】
UTOPIAインターフェイス44からのIPパケット及びATMセルは、FIFO46に入れられる。FIFO24からのパケット及びセルは、FIFO46からのパケット及びセルと合体される。記述子構成部64は、データがATMセルであるかIPパケットであるかを決定し、そしてそれに対応する割り込みを発生して、IPF/ATMルックアッププロセッサ66をトリガーし、IPルーティングルックアップ又はATMルックアップを実行する。IPルーティングルックアップは、各パケットに対してIP行先アドレスを、そして分類を必要とするパケットに対してIPソースアドレスをサーチすることにより行われる。ATMルックアップは、セルのVPI/VCIフィールドをサーチすることにより行われる。IPパケット及びATMセルの両方に対するIPF/ATMルックアッププロセッサ66の出力は、17ビットの流れインデックス、5ビットのQOSインデックス、及びIPパケットが分類を必要とするかどうかを示す指示子を含む。IPパケットが分類を必要とする場合には、パケットが、分類のためにIP分類プロセッサ68へ通され、さもなければ、パケット処理の次の段、RED/ポリシープロセッサ70へ通される。RED/ポリシープロセッサ70は、IP混雑制御のためのランダムな早期検出及び重み付けされたランダムな早期検出を実行し、ATMトラフィック制御のための漏れバケツポリシングを実行し、そしてパケットを含むATMトラフィックを制御するために早期パケット及び部分パケット破棄を実行する。ポートプロセッサ10の現在の好ましい実施形態は、IP/ATM転送を全体的にターンオフするためにバイパスモードに入れることのできるモードレジスタ(図示せず)を備えている。バイパスモードでは、IP/ATM転送のために外部装置が使用され、そして記述子構成部64により発生されたデータ記述子が出力FIFO(図示せず)に直接ルーティングされる。
【0048】
FIFO24及び46に記憶された全てのデータは、52バイト「チャンク」である。IPパケットが52バイトより長い場合には、多数の52バイトチャンクにセグメント化される。各チャンクの入力データ記述子は、チャンクがATMセルであるかパケットであるか、それがパケットの開始であるかパケットの終了であるかの指示、更には、パケットの長さ、ソース及び行先ポート番号を含む。IPF/ATMルックアッププロセッサ66及びIP分類プロセッサ68により処理された後に、出力データ記述子がFIFO(図示せず)に書き込まれ、これがRED/ポリシープロセッサ70により読み取られる。
【0049】
RED/ポリシーで残存したセル及びパケットは、受信データリンクマネージャー72によって読み取られ、該マネージャーは、図3aを参照して上述したPDUを形成する。現在の好ましい実施形態によれば、処理されたセル及びパケットは、外部FIFOに記憶され、これは、空でないときに読み取られる。
【0050】
図1に示すように、スイッチマッパー52は、TDMデマルチプレクサ・下位ポインタプロセッサ26からTDMトラフィックを、そしてデータリンクマネージャー72からPDUを受け取る。上述したように、スイッチマッパーは、要求エレメントも受け取る。要求エレメントは、以下に詳細に述べるように、裁定装置56によって形成される。図3及び図3a−cを参照して上述したフレームにおいてTDMデータ、PDU及び要求エレメントを配列するのは、スイッチマッパーの機能である。
【0051】
スイッチマッパー52は、ATM/IP PDUに関連した状態マシン(図示せず)を含む。データリンクマネージャー72は、64ビットインターフェイスを使用してPDUを外部FIFO(図示せず)に書き込む。データは、外部FIFOから、4ビットのパリティを伴う32ビットのスロットにおいてスイッチマッパー52へ送信される。外部PDU FIFOに関連した状態マシンは、FIFOの状態を監視し、そしてデータの完全性を維持する。
【0052】
データリンクマネージャー72、裁定ブロック56、スイッチマッパー52、及び重み付けされたラウンドロビンスケジューラー80は、メモリ及び他のサポート回路(図1には示さず)と共に、全体的に「受信スイッチコントローラ」と称することができる。上記で詳細に述べたように、各到来するATMセル及びパケットは、ATM VPI/VCI、又はIPソース及び行先をベースとするルックアップを実行することにより処理される。このルックアップは、先ず、接続がアクティブであることを照合し、そしてアクティブである場合に、17ビットのインデックスを返送する。ATMセルの場合には、このインデックスは、パーVC(per VC)パラメータのセット及びルート情報を指す。パケットの場合には、このインデックスは、待ち行列パラメータのセット及びルート情報を指す。17ビットインデックスは、ポートプロセッサを通る最大128Kの同時IP及びATM流をサポートする。ATMセルは、セルコンテナにカプセル化され、そして外部メモリにおいて128K待ち行列の1つに記憶される。これら128Kの待ち行列は、データリンクマネージャー72により管理される。上述したように、IPパケットは、52バイトブロックに分断され、これらブロックの各々は、セルコンテナ(PDU)にカプセル化される。又、これらセルコンテナは、データリンクマネージャーにより外部メモリにおいて128K待ち行列の1つにも記憶される。128KのIP/ATM流は、スイッチを経てスケジューリングするために32個のQOS待ち行列の1つに集合される。又、データリンクマネージャー72は、スイッチを経てセルを送信するのに必要な全ての制御ヘッダをQOS待ち行列に集合し、そしてこれらルートタグを31個のQOSルートタグFIFOの1つに挿入する。待ち行列の1つは、プライオリティの高いトラフィックに指定される。プライオリティの高い待ち行列に到着するセルは、スケジューラー80に割り込み、そしてプライオリティの高い待ち行列を直ちに去るようにスケジュールされる。
【0053】
スケジューラー80は、スイッチを通るセルコンテナのスケジュールを決める役割を果たす。使用するスケジューリングアルゴリズムは、QOS待ち行列において動作する重み付けされたラウンドロビンである。セルがこれら待ち行列からスケジュールされると、これら待ち行列からの制御ヘッダが裁定装置56に転送され、そして要求制御テーブル(図示せず)に記憶される。要求裁定装置56は、制御ヘッダから要求エレメントを形成し、そしてそれらの要求をスイッチデータマッパー52へ転送し、スイッチを経て送信する。これらの要求に応答して受け取られる許可は、ブロック58によりデシリアライズされ、デフレームされ、そして許可ブロック52により裁定ブロック56へ転送されて戻される。許可された要求に対し、セルコンテナが、データリンクマネージャー72によって外部メモリの待ち行列から取り出され、そしてスイッチマッパー52へ転送されて、スイッチを経て送信される。
【0054】
上述したように、ポートプロセッサ10は、信頼性を改善するために冗長性をサポートする。2つの冗長性スキムがサポートされる。第1の冗長性スキムにおいては、スイッチコントローラが、冗長なルーティングタグ及び透過的なルートスイッチオーバーをサポートする。第2の冗長性スキムでは、ポートプロセッサが、入力及び出力の両方向に冗長なデータチャンネルをサポートする。冗長なデータチャンネルは、2つの別々のスイッチ機構(ファブリック)に接続される。添付資料において、それらは、A及びBデータチャンネルと称される。各制御ヘッダは、2つのルートタグを含み、そして各ルートタグは、それに対応するABチャンネルタグを有する。これは、データ送信のためにスイッチを通る2つのルートを与える。両方のルートタグが同じチャンネルタグを有する場合には、同じスイッチ機構を通る2つの別々の経路を許す。両方のルートタグが異なるチャンネルタグを有する場合には、冗長なスイッチ機構を許し、一方のスイッチ機構にルート欠陥が生じると、冗長なスイッチ機構を使用するようにスイッチオーバーが生じる。データがAデータチャンネルを使用してルーティングされるべきか、Bルーティングチャンネルを使用してルーティングされるべきかを指示するために、ABチャンネルタグが使用される。プログラム可能な回数の連続的な試みの後に、Aチャンネルルートタグを使用する要求エレメントに応答して許可が受け取られない場合には、Bチャンネルルートタグへスイッチオーバーするようにビットがセットされる。
【0055】
上述したように、裁定装置56は、スイッチマッパー52へ要求を送信し、そして許可デマッパー62から到達する許可を処理する役割を果たす。裁定装置は、ルートタグFIFOの待ち行列から要求を取り出し、その情報を要求制御テーブルへコピーし、FLOWIDをFLOWID RAMに書き込み、要求が試みられた回数をカウントする要求試みカウンタをリセットし、そして許可ビットをリセットする。各要求メッセージは、独特の要求IDを有し、これは、許可メッセージにおいて返送される。この要求IDは、ルートタグがコピーされる裁定装置の要求制御テーブルにおけるインデックスである。ルートタグは、要求IDと共に、ルートタグフォーマッターブロックへ転送され、該ブロックは、ルートタグを要求メッセージへとフォーマットし、そしてその要求をスイッチマッパー52の要求FIFOに挿入する。
【0056】
許可ブロック62の許可デマッパーは、「grant_reqid FIFO」と称するFIFOに要求ID及び許可を記憶する。裁定ブロック52では、要求IDは、スイッチオーバービットがセットされたかどうかに基づいてA及びBのgrant_reqid FIFOの待ち行列から交互に取り出される。FIFOの待ち行列から取り出された要求IDは、その要求IDにより指示されるビット位置において許可レジスタに許可ビットをセットし、FLOWID RAMをインデックスし、そして要求IDに関連したFLOWIDを読み取る。このFLOWIDは、適当なチャンネルに対してdeq−flowid FIFOに書き込まれ、即ち要求IDがA reqid_fifoの待ち行列から取り出される場合に、FLOWIDがA deqflowid_fifoに書き込まれる。データリンクマネージャー72は、deqflowid_fifoを監視し、そしてFLOWIDを使用して、外部メモリの待ち行列からデータPDUを取り出し、そしてそれらをスイッチマッパー52へ送信して、次の行タイムに送信する。
【0057】
許可デマッパー62においてそれ以上の許可を受け取ることができないときに許可デマッパーによりend_of_grants(許可終了)信号がアサートされる。ほとんどのスイッチ実施形態では、end_of_grants信号は、アサートされることが稀である。end_of_grants信号が最もアサートされ勝ちであるのは、多数の段を有するスイッチにおいてのみである。end_of_grants信号が受け取られると、裁定装置56は、要求制御テーブルを更新する処理を開始する。要求制御テーブルに記憶されたルートタグに対して許可が返送されない場合には、要求試みカウンタが増加され、そしてルートタグを使用して新たな要求が発生される。要求制御テーブルのルートタグがREとして(プログラムされた)最大回数だけ送信された場合には、FLOWIDの最上位15ビットを使用して、冗長制御テーブルをインデックスすると共に、現在経路の欠陥を指示するビットを更新し、そして別のルート経路を選択する。
【0058】
上述したように、TDMデータ、ATM/IP PDU、及び要求メッセージは、スイッチ機構を経て送信するために単一のデータ流に結合される。この結合は、ポートプロセッサの受信側のスイッチマッパー52により実行される。ポートプロセッサの送信側では、スイッチデマッパー60がTDMデータをATM/IP PDUから分離する。ここに示す好ましい実施形態によれば、デマッパー60には、PDU FIFOのための外部メモリが設けられる。ATM/IPデータの場合に、デマッパーは、PDUをFIFOに書き込み、そしてデータリンクマネージャー74に割り込む。データリンクマネージャー74は、PDU FIFOからヘッダ情報を読み取り、そしてFLOWIDを抽出する。このFLOWIDに基づいて、データリンクマネージャー74は、リンクリスト/シェーピング/スケジューリングデータ構造体を外部メモリから検索する。データリンクマネージャー74は、リンクリストポインターをPDU FIFOに書き込み、次いで、DMA転送を開始してPDUを外部メモリへ移動する。データリンクマネージャーは、リンクリスト/シェーピング/スケジューリングデータ構造体におけるヘッド、テール及びカウントフィールドを更新し、そしてそのデータ構造体を、シェーピング/スケジューリングFIFOを経てシェーピング/スケジューリングプロセッサ76へ通す。このシェーピング/スケジューリングプロセッサ75は、シェーピング/スケジューリング機能を遂行し、そしてリンクリスト/シェーピング/スケジューリングデータ構造体を更新する。
【0059】
外部メモリからSONET/UTOPIAデータFIFO30及び48へのデータ流は、次の通りである。データリンクマネージャー74は、PDU FIFO及びSONET/UTOPIA FIFO状態フラグをポーリングする。PDU FIFOが空ではなく、そしてSONET/UTOPIA FIFOが特定の出力ポートに対していっぱいでない場合には、データリンクマネージャー74は、PDU FIFOから読み取られたFLOWIDに対してリンクリスト/シェーピング/スケジューリングデータ構造体を検索する。(IPパケット流の場合に、データリンクマネージャーは、パケット終了指示子を伴うPDUが見つかるまで、リンクリストからPDUを検索し続けることに注意されたい。)次いで、データリンクマネージャーは、外部メモリからSONET/UTOPIA FIFO30、48へのDMA転送を開始する。データリンクマネージャー74は、次いで、リンクリスト/シェーピング/スケジューリングデータ構造体を更新し、そしてそれを外部メモリへ書き込んで戻す。
【0060】
ポートプロセッサ10の送信側では、許可ブロック62における許可フレーマ、デフレーマ、シリアライザー及びデシリアライザー、スイッチデマッパー60、送信データリンクマネージャー74及び送信スケジューラー・シェーパー76が、全体的に、送信(TX)スイッチコントローラと称される。このTXスイッチコントローラは、出力送信のためにポートプロセッサに到来する要求を受け入れるか又は拒絶する役割を果たす。これを行うために、TXスイッチコントローラは、要求の出力ポート番号により識別された待ち行列がセルコンテナを受け入れられるかどうかチェックする。128個の待ち行列がTXデータリンクマネージャー74により管理される。ここに示す好ましい実施形態によれば、これらの待ち行列は、外部メモリに記憶される。これらのセルコンテナのスケジューリングは、TXスケジューラー76により実行される。待ち行列がセルコンテナを受け入れられる場合には、要求が許可へと転じられ、そしてgrant_fifoに挿入される。許可フレーマ・シリアライザー62は、この情報を読み取り、そして許可経路を経て送信するための許可メッセージを形成する。
【0061】
TXスイッチコントローラは、次の3つのルールを使用して128個の出力ポートの各々に対しデータ待ち行列の状態を監視する。要求された出力ポートに対するfull_statusビットがセットされた場合には、その出力ポートを行先とするデータPDUに対して待ち行列にバッファスペースが存在せず、その出力ポートへの全ての要求は拒絶される。full_statusビットがセットされず、そしてnearly_full_statusビットがセットされた場合には、その出力ポートを行先とするデータPDUに対して待ち行列に若干のスペースがあるが、このスペースは、プライオリティの高いトラフィックに指定される。この例では、QOS番号が、スレッシュホールド(プログラムされた)QOS番号に対してチェックされ、そしてQOS番号がそのスレッシュホールドより低い場合には、要求が受け入れられる。nearly_full_statusビットがセットされない場合には、到来する全ての要求が許可される。要求が受け入れられる場合には、それに対応する出力ポートカウンタが増加される。これは、データPDUが出力ポートに到達するためのスペースをデータバッファ(30又は48)に予約する。送信データリンクマネージャー74は、128個の出力ポートカウンタを常時監視し、そして128個の完全及びほぼ完全な状態ビットをセット/リセットする。
【0062】
ポートプロセッサ10は、完全な出力SONET信号を形成する。全ての搬送及び経路オーバーヘッド機能がサポートされる。SONETインターフェイスは、ソースタイミングモード又はループタイミングモードで動作できる。
上位ポインタは、SONETフレームを発生するのに使用されるクロックと、SONET SPEを発生するのに使用されるクロックとのタイミング差を受け入れるために、上位ポインタジェネレータ38により正及び負のポインタ正当化を経て調整される。初期化の際に、SPE FIFOは、データが取り出される前に半分まで充填することが許される。中心点の周りの変化が監視されて、SONET包絡体のレートがSPEのレートより高いか低いか決定される。SONET包絡体のレートがSPEのレートよりも高い場合には、SPE FIFOが、より空いた状態に徐々に近づく。この場合には、正のポインタ移動が発生され、付加的なデータを送信する機会がSPEに与えられる。SONET包絡体のレートがSPEのレートよりも低い場合には、SPE FIFOが、よりいっぱいな状態に徐々に近づく。この場合には、負のポインタ移動が発生されて、FIFOから余計なデータバイトを出力する機会がSPEに与えられる。SONETフレーマ・TOHジェネレータ40は、BELLCORE GR−253規格に基づいて搬送オーバーヘッドを発生する。
【0063】
出て行くSONETフレームは、受信側SONETインターフェイスから回復されたタイミングから発生されるか、又はポートプロセッサのソースタイミングから発生される。各信号が別々に構成され、そしてそれらは、異なる仕方で構成することができる。出て行くSONETフレームのフレーム配向は任意である。4つの信号の各々は、異なるタイミングで動作することができ、従って、それら信号は常時ドリフトして離れるので、それらを一緒に同期させるよう試みる必要はない。TxポートをRxポートにフレーム整列させる必要はない。というのは、そのようにすると、Rxポートを再整列するたびにTxポートも再整列することになるからである。
【0064】
OC−3及びOC−12の場合に、16ビット巾の内部バスは、シリアライザー42により155Mbps又は622Mbpsにシリアライズされる。OC−48のアプリケーションでは、全16ビットバスは、外部シリアライザー(図示せず)の制御のもとで出力される。
出て行くSONETインターフェイスに対して潜在的に48個の異なるSPEが発生される。これらSPEは、全て、単一のタイミング基準から発生される。これは、異なるSONETタイミングドメインの異なるクロック間でマルチプレクシングを行わずに、全てのSPEジェネレータを全てのSONET及びテレコムバスインターフェイス間で共用するのを許す。SPEは、経路レベルオーバーヘッド及びペイロードデータより成る。ペイロードデータは、TDM、ATM、又はパケットである。これら全てのトラフィック形式は、各規格により要求されるように、単一のSPE又は連結されたSPEへマップされる。SPEが発生されるときには、それらがSPE FIFOに蓄積される。各SPEに対し、64バイトのFIFOがあり、これら個々のSPE FIFOは、SPE連結コンフィギュレーションレジスタを経て連結される。上述したように、SPE FIFOの充填状態を使用して、正又は負のポインタ正当化を実行する正しい時間を決定する。
【0065】
TDM、ATM及びパケットデータは、全て、それらの各規格により規定されたSONET SPEへマップされる。潜在的な48個のSPEの各々において搬送されるデータの形式は、外部ホストプロセッサを経て構成される。この構成に基づき、各SPEジェネレータには、正しい形式のマッパーが割り当てられる。この構成は、全て、初期化時に実行され、そして特定のSPEが最初にディスエイブルされたときしか変更できない。構成が完了すると、各SPEに割り当てられた機能的ブロックの分離セットが生じる。機能的ブロックのこのセットは、次の各々の1つを含む。ペイロードマッパー、ペイロードFIFO、POHジェネレータ、SPE FIFO、及びSPEジェネレータ。ATM及びパケットペイロードマッパーの各々は、特定のSPEに対するペイロードデータが書き込まれるペイロードFIFOを有する。TDMトラフィックの場合には、各潜在的なバーチャルコンテナにそれ自身のFIFOが割り当てられる。
【0066】
図2を参照すれば、各「データ経路及びリンク帯域巾裁定モジュール」102において、データストリームデシリアライザー126は、到来するシリアルデータ流に同期し、次いで、2つの物理的ユニリンクチャンネルを使用して搬送された行の流れを再組み立てする。又、これは、2つの到来するシリアル流の各々にFIFOバッファ作用を与え、行を再組み立てする前に流れを「デスキュー」する。これは、12個の入力リンクをデスキューするのに使用される第3のFIFOにおいて行の流れから36ビットのスロットデータを回復する。このデスキューにより、全ての入力リンクがスロットNをスイッチングコアに同時に転送できるようにする。このリンクのデスキューは、リンク同期・タイミング制御モジュール150によって制御される。又、デシリアライザー126は、到来する行のスロット0が存在する場所と、スイッチエレメント内の内部行境界信号との間のデルタを連続的に監視する。この差は、リンクRISCプロセッサ156へ報告され、そしてレンジングプロセスの一部分として使用されて(スイッチの第1段において)、入力リンクに接続されたポートプロセッサを同期させる。
【0067】
データストリームデマッパー128は、到来するシリアルデータリンクからデータを抽出する役割を果たす。これは、入力スロット番号に基づいて入力リンクスロットをデマップし、そしてトラフィックがTDMであるか、PDUであるか又は要求エレメント(RE)であるかを決定する。TDMトラフィックの場合に、デマッパーは、行先リンク・行バッファ132のメモリアドレスを決定する。この情報は、TDM接続が追加されるか又は除去されたときにソフトウェアにより構成されるデマッパーRAM(図示せず)に記憶される。PDUトラフィックの場合には、デマッパー128は、PDUを作り上げる全16スロットを単一の64バイトPDUワードへと組み立て、次いで、この全PDUワードを行バッファマッパーロジック130へ転送する。PDUは、それらを行バッファ132へ転送する前に組み立てられ、行バッファマッパー130は、全PDUを単一のクロックサイクルで行バッファ312へ書き込むことができる。これは、考えられる最大の書き込み側メモリ帯域巾を行バッファ132に与える。12個の全PDUが6個のリンクスロットタイム(12個のコアクロックサイクル)で単一の行バッファに書き込まれることがスイッチエレメントの顕著な特徴である。要求エレメントの場合、デマッパー128は、REの3スロットブロックを2つの48ビットREへと組み立て、そしてそれらを要求パーザーモジュール152へ転送する。
【0068】
行バッファマッパー130は、データストリームデマッパー128から受信されたトラフィックを行バッファ132へマッピングする役割を果たす。マッパー130は、データストリームデマッパー128からTDMトラフィックが受信されたときにそれにFIFOバッファを与え、次いで、それを行バッファ132へ書き込む。行バッファのメモリアドレスは、実際には、データストリームデマッパーモジュール128内のデマッパーRAM(図示せず)において予め構成される。このモジュールは、アドレスをTDMスロットデータと共に行バッファマッパー130へ転送する。又、マッパー130は、データストリームデマッパー128からのPDUトラフィックを行バッファ132に書き込み、そして各PDUが書き込まれる行バッファ132内のアドレスを計算する。PDUは、アドレス0でスタートして行バッファに書き込まれ、その後、16スロットアドレス境界ごとに書き込まれ、行バッファ132のPDUアドレスの最大構成番号まで書き込まれる。
【0069】
行バッファ132は、行バッファメモリエレメントを含む。ここに示す好ましい実施形態では、これは、二重バッファの行記憶を与え、行Nの間に1つの行バッファに書き込むことができる一方、行N−1の間に書き込まれた行データが、データストリームマッパー136により読み出される。各行バッファは、1536スロットのデータを記憶することができる。これは、行バッファが96個のPDU又は1536個のTDMスロット或いは2つのトラフィック形式の組合せを記憶できるようにする。要求エレメント及びリンクオーバーヘッドスロットは、行バッファ132へ送信されない。それ故、行バッファは、1700個の入力リンクスロット全体を受け入れるサイズにする必要はない。ここに示す好ましい実施形態によれば、行バッファ書き込みポートは、16*36=576ビット巾であり、これは、1つのクロックサイクルに1つの36ビットスロット(TDMデータ)のみの書き込み又は全576ビットワード(PDUデータ)の書き込みをサポートする。
【0070】
要求裁定は、出力リンクの各々に対して2つの成分、即ち集中型要求パーザーモジュール152及び要求裁定モジュール134を使用する。要求エレメントは、入力スロット流からデータストリームデマッパー128により抽出され、そして要求パーザー152へ転送される。この要求パーザー152は、48ビットの要求エレメントを、2つの要求バス(入力リンクバス120の一部分)を経て適当な要求裁定モジュール134へ転送する。各要求バスは、コアクロックサイクルごとに新たな要求エレメントを含む。このタイミングは、要求裁定ロジックが8未満のコアクロックサイクルに13個の要求ソースを処理できるようにする。13個の要求ソースは、12個の入力データ流と、内部マルチキャスト・帯域内制御メッセージモジュール156である。要求裁定モジュール134は、2つの要求エレメントバスを監視し、そして要求裁定モジュールが実施する出力リンクに対するターゲットである全ての要求エレメントを読み取る。ここに示す好ましい実施形態によれば、要求裁定モジュール134は、24までの要求エレメントに対してバッファ作用を与える。新たな要求エレメントが受け取られると、それが空きREバッファ(図示せず)に記憶される。空きREバッファがない場合には、新たなREのプライオリティが高ければ、バッファに既に記憶されているプライオリティの低いREが、新たなREに置き換えられる。新たなREが、REバッファに現在記憶されている全てのREよりプライオリティが低いか又は同じである場合には、新たなREが破棄される。出力側において、データストリームマッパーモジュール136が次のREを受信する準備ができたときに、要求裁定モジュール134は、REバッファに記憶されている最もプライオリティの高いREをデータストリームマッパーモジュール136に転送する。REバッファが空である場合には、「アイドル」REが転送される。
【0071】
データストリームマッパー136は、データ及び要求エレメントを出て行くシリアルデータリンクに挿入するという役割を果たす。これは、出力スロット番号に基づいて出力リンクスロットをマッピングし、トラフィックがTDMであるかPDUであるか要求エレメントであるか又はテストトラフィックであるか決定することを含む。この決定は、マッパーRAM(図示せず)の内容に基づく。TDMトラフィックの場合には、行バッファメモリアドレスは、TDM接続が追加されるか又は除去されたときにソフトウェアにより構成されるマッパーRAMから決定される。PDUトラフィックの場合には、データストリームマッパー136は、行バッファ132から一度に1つのスロットを読み取る。行バッファメモリアドレスは、ソフトウェアによりマッパーRAMに記憶される。ターゲットPDUが有効でない(即ち、PDUが、以前の行タイムの間にその行バッファ位置に書き込まれていない)場合には、マッパー136がアイドルパターンを送信し、データPDUがスイッチ内に複写されないよう確保する。要求エレメントの場合には、マッパーは、2つの48ビットREからREの3スロットブロックを組み立てる。REは、要求裁定モジュール134から読み取られる。テストパターンの場合には、マッパー136は、出力リンクバス122から適当なテストパターンを挿入する。これらのテストパターンは、テストパターンジェネレータモジュール162又はテストインターフェイスバスモジュール164のいずれかにより形成される。
【0072】
データストリームマッパーは、出力段においてスロットマルチキャスティングをサポートする。例えば、出力リンクに対するデータストリームマッパーは、他の出力リンクが現在スロットタイムに送出するものをコピーすることができる。このコピー動作は、マッパーRAMを経て制御され、そしてマッパーが別の出力リンクからの出力データをスロットごとのベースでコピーできるようにする。
データストリームシリアライザー138は、出力リンクシリアル流を形成する。データスロットは、データストリームマッパーモジュール136を経て受け取られ、そしてリンクオーバーヘッドは、データストリームシリアライザー138により内部に発生される。このシリアライザー138は、行データ流を、2つの経路110、114に送信するために2本の流れに分割する。
【0073】
各モジュール102の許可ストリームデシリアライザー140は、データストリームデシリアライザー126とほぼ同様に機能する。その主たる相違は、許可データが単一経路しか使用せず、従って、単一入力シリアル流を回復するためのデスキュー及びデインターリーブの必要性を排除することである。このシリアルリンクは、順方向リンクのデータ流レートの半分しかないので、行タイム当たり850個のスロットがある。単一のFIFO(図示せず)を使用して、全12リンクに対し入力シリアル許可流のデスキューを行うことができる。
【0074】
許可ストリームデマッパー142は、到来するシリアル許可リンクからデータを抽出する役割を果たす。これは、入力スロット番号に基づいて受信した許可リンクスロットをデマッピングして、トラフィックが許可エレメントであるか別の種類のトラフィックであるか決定することを含む。この決定は、許可デマッパーRAM(図示せず)の内容に基づく。ここに示す好ましい実施形態によれば、許可エレメント以外のトラフィックは、まだ定義されない。許可エレメントの場合には、許可ストリームデマッパー142が、GEの3スロットブロックを2つの48ビットGEへと組み立て、そしてそれらを単一許可パーザーモジュール154へ転送する。
【0075】
許可裁定モジュール144は、要求裁定ロジック134と同様に動作する。ここに示す好ましい実施形態では、このモジュールは、要求裁定モジュールと同一である。その唯一の相違は、それが、順方向経路における要求エレメントに代わって逆方向経路における許可エレメントを処理することである。許可エレメントは、実際には、返送された要求エレメントであることを想起されたい。
【0076】
許可ストリームマッパー146は、出て行くシリアル許可リンクにデータを挿入する役割を果たす。これは、出力スロット番号に基づいて出力許可スロットをマップし、トラフィックが許可エレメントであるかテストトラフィックであるかを決定する。この決定は、許可マッパーRAM(図示せず)の内容に基づいて行われる。許可エレメントの場合には、2つの48ビットGEからGEの3スロットブロックを組み立てる。GEは、許可裁定モジュール144から読み取られる。テストパターンの場合には、出力リンクバス122から適当なテストパターンを挿入する。これらのテストパターンは、テストパターンジェネレータモジュール162又はテストインターフェイスバスモジュール164により形成される。許可ストリームマッパー146の詳細な説明は、セクション7.2.3.2で行われている。
【0077】
許可ストリームシリアライザー148は、データストリームシリアライザー138とほぼ同様に機能する。その主たる相違は、許可データが単一経路しか使用せず、従って、多数の出力シリアル流を横切る送信シリアル流をインターリーブする必要性を排除することである。このシリアルリンクは、順方向データ流のレートの半分しかないので、行タイム当たり850スロットしかない。
上述したモジュール(要求パーザー及び許可パーザー以外の)は、各スイッチエレメント100に対して12個ある各リンクモジュール102に対して例示される。次のモジュールは、各スイッチエレメントに対して1つだけ例示される。
【0078】
リンク同期・タイミング制御器150は、スイッチエレメントに使用される全体的な同期及びタイミング信号を発生する。この制御器は、全てのシリアル出力が、RSYNC(行同期)入力基準に同期された行データの送信を開始するように、送信制御信号を発生する。又、この制御器は、12個の全入力リンクがスロットNのデータを同時に入力リンクバス120に駆動するように、データストリームデシリアライザーにおけるデスキューFIFOを制御する。この同じデスキュー機構が許可ストリームデシリアライザーにおいて実施される。
【0079】
要求パーザー152は、13個全部の要求エレメントソースから入力を受け取り、そして2つの要求エレメントバスを経て適当な要求裁定モジュールへREを転送する。
許可パーザー154は、物理的に要求パーザー152と同様に動作し、そしてそれと同一である。唯一の相違は、順方向経路における要求エレメントに代わって逆方向経路における許可エレメントを処理することである。上述したように、許可エレメントは、要求エレメントと同じ情報、即ちあるポートプロセッサからスイッチを経て別のポートプロセッサへ至るリンクアドレスを含む。
【0080】
リンクRISCプロセッサ156は、スイッチ機構の第1段におけるソースポートプロセッサとの入力リンク上のレンジング同期を制御する。又、このプロセッサは、スイッチ機構の最終段におけるソースポートプロセッサとの出力リンク許可流入力上のレンジング同期も制御する。又、このプロセッサは、マルチキャストメッセージを送信するのに必要なReq/Grant処理を取り扱うと共に、帯域内通信PDUの受信及び送信も制御する。全ての帯域内通信PDUは、メッセージを解釈するコンフィギュレーションRISCプロセッサ158へ転送される。リンクRISCプロセッサ156は、マルチキャスト及び帯域内通信メッセージを送信するのに必要なReq/Grant処理だけを取り扱う。
【0081】
コンフィギュレーションRISCコントローラ158は、外部コントローラモジュール(図示せず)から受け取ったコンフィギュレーション及び状態メッセージと、上述した帯域内通信メッセージとを処理する。システム制御モジュール160は、全てのリセット入力を取り扱い、そして適当な内部モジュールをリセットする。コンフィギュレーションRISCコントローラ158及びシステム制御モジュール160は、カリフォルニア州、サンタクララのテンシリカ・インクから入手できるXtensa(登録証票)プロセッサで実施されるのが好ましい。
テストパターンジェネレータ・アナライザー162は、データ流又は許可流の出力を経て任意のスロットにおいて送出できる種々のテストパターンを発生するのに使用される。又、これは、受信したデータ流又は許可流からの入力スロットを監視することもできる。
【0082】
テストインターフェイスバスマルチプレクサ164は、外部I/Oピンから送信データをソーシングし、そしてI/Oピンへデータを転送することができる。これは、ポートプロセッサが使用できないときにスイッチエレメントをテストするのに使用される。
ユニリンクPLL166は、ユニリンクマクロにより必要とされるIFクロックを形成するのに使用される。各ユニリンクマクロ内では、別のPLLがIFクロックをシリアルクロックレートまで乗算する。コアPLL168は、スイッチエレメントコアロジックにより使用されるクロックを形成するのに使用される。ここに示す好ましい実施形態では、コアクロックが約250MHzである。
【0083】
JTAGインターフェイス170は、2つの目的で使用される:(1)ASIC機構におけるスイッチエレメントの境界走査テスト、及び(2)コンフィギュレーションRISCプロセッサのためのデバッグインターフェイス。
図2に示すように、スイッチされるトラフィックを入力リンクから出力リンクへ移動するのに使用されるデータ経路バスは3つある(入力リンクバス120、出力リンクバス122及び許可バス124)。これらのバスは、スイッチエレメントの内部で発生又は終端されるトラフィックを搬送するのにも使用される。入力リンクバスの意義のあるデータ経路を以下のテーブル2に要約する。出力リンクバスの意義のあるデータ経路を以下のテーブル3に要約する。許可バスの意義のあるデータ経路を以下のテーブル4に要約する。
【0084】
【0085】
【0086】
【0087】
ここに示す好ましい実施形態によれば、各スイッチエレメントは、マルチキャストコントローラ及び個別のマルチキャストPDUバッファを含む。マルチキャスティングのために2つの別々の実施形態が設けられる。第1実施形態は、若干のゲートしか必要とせず、マルチキャスティングがトラフィックの主要部分ではない環境に対して最も適している。第2の実施形態は、それを実施するのに多数のゲートを必要とする。しかしながら、これは、マルチキャスティングが頻繁な事象である環境に良く適している。この第2実施形態は、マルチキャスト経路を設定するのに長い待ち時間を必要とするが、データをマルチキャスティングするときは待ち時間が短い。
【0088】
第1の実施形態によれば、マルチキャスト要求エレメントは、標準的なユニキャスト要求エレメントと同様に、スイッチを経て流れる。メッセージをマルチキャストする必要がある時点で、そのスイッチ段に対するホップ・バイ・ホップフィールドのビットコードは、要求がマルチキャストであることを指示する。この要求は、マルチキャストコントローラへ転送される。許可経路では、マルチキャストコントローラは、マルチキャスト再循環バッファにデータを入れる余裕がある場合に、許可を与える。データがマルチキャストバッファへ送信されると、マルチキャストコントローラは、データヘッダを検査し、そしてそれをどの出力リンクに送出する必要があるか決定する。この点において、マルチキャストコントローラは、多数の要求メッセージを送出し、これらは、ユニキャスト要求と同様に取り扱われる。プロセスは、送信要求、受信許可、送信PDUのシーケンスで繰り返される。即ち、各マルチキャストPDUが送信される前に、要求及び許可がスイッチを横切らねばならない。この構成は、「記憶及び転送」構成と考えられる。このような構成は、マルチキャストデータに関してある程度の待ち時間を導入する。この待ち時間をある程度改善するために、マルチキャストPDUは、マルチキャストキャッシュタグ(McCacheTag)、即ちPDUを複写するときに使用すべきマルチキャストキャッシュエントリーを識別する4ビットタグを備えている。マルチキャストコントローラは、マルチキャストのためにPDUをコピーする前に、McCacheTagをMcCache(ルートテーブルのサブセット)と比較する。McCacheTagに一致するエントリーがMcCacheにない場合には、PDUが破棄される。キャッシュエントリーは、マルチキャストパラメータPDU(要求エレメントに類似した)を経てロードされる。マルチキャスティングの第1実施形態は、16000までのアクティブなマルチキャスト流をサポートする。各MCパケットの待ち時間は、2つの行タイムである。
【0089】
第2の実施形態によれば、全てのホップが許可されるまで多数の要求(各ホップに対して1つ)を送信することによりマルチキャスト経路がある時間周期中予約される。このようにして経路が設定されると、PDUは、予約した時間が経過するか又は送信すべきPDUがなくなるまで、待ち時間なしに、次々にマルチキャストされる。「記憶及び転送」ではなく、この第2の実施形態は、「帯域巾事前割当」メカニズムを実施する。マルチキャスト経路(ツリー)は、「行タイム」で測定された時間周期にわたって予約される。この実施形態の待ち時間は、全て、経路の設定時にあり、スイッチを経て各ホップに対して1つの行タイムを必要とする。この実施形態のマルチキャストPDUは、キャッシュタグを含まず、他の観点では、第1実施形態のPDUと同じである。パラメータPDUは、スロット0−3を含む。スロット0は、ユニキャスト要求エレメントの場合と同じである。スロット1及び2は、1つの行先に対するルートタグと、リンク帯域巾を裁定するための他の情報とを含む。スロット3は、マルチキャストセッションに必要な巾の指示を含む。巾の指示は、16ビットである。従って、要求することのできる最も長い巾は、64000行タイムである。上述したように、9個の行タイムが、1つのSONETフレームタイムに等しい。第2のマルチキャスティング実施形態は、128000個までのアクティブな進行中マルチキャスト流を許す。第2実施形態の待ち時間は、スイッチの段数をNとすれば、マルチキャスト流を設定するためのN+1行タイムと、スイッチを経てデータを通すためのN行タイムである。
【0090】
以上、TDM、ATM及びIPトラフィックをサポートするネットワークスイッチの多数の実施形態を図示して説明した。本発明の特定の実施形態を説明したが、本発明は、これに限定されるものではなく、その技術が許すように広範囲に実施することができる。それ故、当業者であれば、特許請求の精神及び範囲内で他の種々の変更がなされ得ることも理解されよう。
【図面の簡単な説明】
【図1】 図1A及び図1Bの配置を示すである。
【図1A】 本発明によるポートプロセッサの簡単な回路図である。
【図1B】 本発明によるポートプロセッサの簡単な回路図である。
【図2】 図2A及び図2Bの配置を示すである。
【図2A】 本発明によるスイッチエレメントの簡単な回路図である。
【図2B】 本発明によるスイッチエレメントの簡単な回路図である。
【図3】 本発明のデータフレーム構造を示す概略図である。
【図3a】 本発明によるPDUの現在の好ましいフォーマットを示す概略図である。
【図3b】 スイッチの第1段への要求エレメントを含む行構造を示す概略図である。
【図3c】 スイッチの第2段への要求エレメントを含む行構造を示す概略図である。
【図4】 本発明による3段の48x48スイッチを示す概略図である。
【図5】 本発明による48x48折り返し型クロウ(Clos)アーキテクチャースイッチを示す概略図である。
Claims (16)
- 単一の通信スイッチを経てATM、TDM及び可変長パケットデータを交換するための方法において、
a)第1の複数の行を有し、各行が第2の複数のスロットを有している繰り返しデータフレームを発生し、
b)TDMデータに対しフレームの各行にスロットを予め指定し、
c)スロットを予め指定した後に残りのスロットからそれぞれ同数のスロットを有する複数のPDUを定義し、そして
d)裁定スキムに基づきATMデータ及び可変長パケットデータにPDUを指定するという段階を備えた方法。 - 単一の通信スイッチを経てATM、TDM及び可変長パケットデータを交換するための方法において、
a)第1の複数の行を有し、各行が第2の複数のスロットを有している繰り返しデータフレームを発生し、
b)TDMデータに対しフレームの各行に幾つかのスロットを予め指定し、そして
c)裁定スキムに基づきATM及び可変長パケットデータに残りのスロットを指定するという段階を備え、
ATM及び可変長パケットデータは、各行において早く送信され、そしてTDMデータは、各行において後で送信されるように構成された方法。 - d)スイッチへの入口においてSONETフレームからTDMデータを抽出し、
e)スイッチへの入口においてSONETフレームのV1−V4バイトを剥離し、そして
f)スイッチからの出口においてV1−V4バイトを再生する、
という段階を更に備えた請求項2に記載の方法。 - 上記裁定スキムは、行Nの間に行N+1におけるPDU又はスロットに対して要求を発することを含む請求項1〜3のいずれかに記載の方法。
- 上記要求は、行Nの間に許可され、好ましくは、帯域外で許可される請求項4に記載の方法。
- 上記要求は、「ホップ・バイ・ホップ」の内部スイッチルート情報とプライオリティレベル情報とを含む請求項4に記載の方法。
- PDUは、各行において早く構成され、そしてTDMスロットは、各行において後で構成される請求項1〜6のいずれかに記載の方法。
- 上記裁定スキムは、PDUをマルチキャスティングするメソッドを含む請求項1〜7のいずれかに記載の方法。
- 単一の通信スイッチを経てATM、TDM及び可変長パケットデータを交換するための装置において、
a)第1の複数の行を有し、各行が第2の複数のスロットを有している繰り返しデータフレームを発生する手段と、
b)TDMデータに対しフレームの各行にスロットを予め指定する手段と、
c)スロットを予め指定した後に残りのスロットからそれぞれ同数のスロットを有する複数のPDUを定義する手段と、
d)裁定スキムに基づきATMデータ及び可変長パケットデータにPDUを指定する手段と、を備えた装置。 - 単一の通信スイッチを経てATM、TDM及び可変長パケットデータを交換するための装置において、
a)第1の複数の行を有し、各行が第2の複数のスロットを有している繰り返しデータフレームを発生する手段と、
b)TDMデータに対してフレームの各行に幾つかのスロットを予め指定する手段と、
c)裁定スキムに基づきATM及び可変長パケットデータに残りのスロットを指定する手段と、を備え、ATM及び可変長パケットデータは、各行において早く送信され、そしてTDMデータは、各行において後で送信されるように構成された装置。 - d)スイッチへの入口においてSONETフレームからTDMデータを抽出する手段と、
e)スイッチへの入口においてSONETフレームのV1−V4バイトを剥離する手段と、
f)スイッチからの出口においてV1−V4バイトを再生する手段と、
を更に備えた請求項10に記載の装置。 - ATMデータ及び可変長パケットデータに残りのスロットを指定するか又はPDUを指定する上記手段は、行Nの間に行N+1におけるスロットに対して又はPDUに対して要求を行う手段を含む請求項9〜11のいずれかに記載の装置。
- ATMデータ及び可変長パケットデータに残りのスロットを指定するか又はPDUを指定する上記手段は、行Nの間に要求を許可する手段を含む請求項12に記載の装置。
- 上記要求は、「ホップ・バイ・ホップ」の内部スイッチルート情報とプライオリティレベル情報とを含む請求項12に記載の装置。
- PDUは、各行において早く構成され、そしてTDMスロットは、各行において後で構成される請求項12に記載の装置。
- ATM及び可変長パケットデータにPDUを指定するための上記手段は、PDUをマルチキャスティングする手段を含む請求項9〜15のいずれかに記載の装置。
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