JP2004529594A - データ伝送方法および装置 - Google Patents

Abstract

【課題】効率的かつ安価にデータを伝送する方法と装置を提供する。
【解決手段】本発明は入力データ伝送速度を有する少なくとも２つのデータ信号を合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する装置、またはこれと逆を行う装置に関し、特にＳＴＭ−ｉ〜ＳＴＭ−ｊの広範囲のＳＤＨ／ＳＯＮＥＴフレームを扱うことができ、総計容量がＳＴＭ−ｊに対応する単一のＳＤＨ／ＳＯＮＥＴフレーマに関する（ｉとｊはＳＤＨ／ＳＯＮＥＴ標準のＳＴＭ−Ｎ定義に従う１〜６４以上の整数である）。
【選択図】図３

Description

【技術分野】
【０００１】
本発明は入力データ伝送速度を有する少なくとも２つのデータ信号を合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する装置、またはこれと逆を行う装置に関する。特に、本発明はＳＴＭ−ｉ〜ＳＴＭ−ｊの広範囲のＳＤＨ／ＳＯＮＥＴフレームを扱うことができ、総計容量がＳＴＭ−ｊに対応する単一のＳＤＨ／ＳＯＮＥＴフレーマに関する（ｉとｊはＳＤＨ／ＳＯＮＥＴ標準のＳＴＭ−Ｎ定義に従う１〜６４以上の整数である）。また、本発明は最小範囲としてＳＴＳ−１を扱うように拡張することもできる。ＳＴＳ−１はＳＯＮＥＴのみに存在しＳＤＨには存在せず、ＳＴＭ−１の１５６Ｍｂ／ｓの３分の１である５１．８４Ｍｂ／ｓのデータ伝送速度に対応する。
【背景技術】
【０００２】
米国規格協会は高速多重化ディジタル・データ伝送用に新たな基本標準を制定した。これが「同期式光ネットワーク（synchronous optical network)」（以下、ＳＯＮＥＴという）である。ＳＯＮＥＴ標準は光ファイバ・ネットワークを介した多重化ディジタル伝送用に光インタフェース、データ伝送速度、操作手順、およびフレーム構造を規定している。
【０００３】
国際電気通信連合（ＩＴＵ）はＳＯＮＥＴのインタフェース原則を採択し、高速ディジタル・データ伝送用に世界規模の新たな伝送標準を勧告した。この標準が「同期式ディジタル・ハイアラキ（synchronous digital hierarchy)」（ＳＤＨ）である。
【０００４】
「ディジタル伝送システムの一般的な側面」に関するＳＤＨ標準のために、次に示すＩＴＵ標準文書（すべて１９９３年３月に発行された）を参照する。すなわち、Ｇ．７０７（同期式ディジタル・ハイアラキのビット速度）、Ｇ．７０８（同期式ディジタル・ハイアラキ用のネットワーク・ノード・インタフェース）、Ｇ．７０９（同期式多重化構造）、Ｇ．７８２（同期式ディジタル・ハイアラキ（ＳＤＨ）機器の種類と一般的な特性）、およびＧ．７８３（同期式ディジタル・ハイアラキ（ＳＤＨ）機器の機能ブロックの特性）である。
【０００５】
ＳＤＨ標準の目的は製造者が次に示す要件を満たす電気通信機器を開発できるようにすることである。
（ａ）その標準に合わせて世界中に構築したすべての電気通信ネットワークにおいて交換可能であること。
（ｂ）上位互換性があること。すなわち、北米、欧州、および日本で使用されている古い電気通信形式に従っているデータを用いて使用しうること。
【０００６】
これはいわゆる「コンテナ」および「仮想コンテナ」という階層によって成し遂げられる（図１参照）。コンテナ（たとえばＣ−４、Ｃ−３、Ｃ−１２など）は特定の伝送速度を有するデータ・トラフィックを収容するように設計された情報構造である。Ｃ−４は最大１３９２６４ｋビット／ｓの基本速度でトラフィックを搬送し、Ｃ−３は最大４４７３６３４３６８ｋビット／ｓまたは３４３６８ｋビット／ｓでトラフィックを搬送する、など。コンテナはそれに「パス・オーバーヘッド（Path Overhead)」（ＰＯＨ）情報を付加することにより仮想コンテナになる。多重化、マッピング、あるいは位置合わせとして定義される手順によって、ＳＤＨに本質的なデータ構造が生成される。これらのデータ構造は「ＡＵＧ(Administrative Unit Groups)」および「ＳＴＭ(Synchronous Transport Module)」と名付けられている。ＳＴＭのラベルはそれが搬送するＡＵＧの個数によって定義されている。たとえば、ＳＴＭ−４は４個のＡＵＧ含んでいる。ＡＵＧは４型の「ＡＵ(Administration Unit) 」を１個またはＡＵ−３を３個含んでいる。最も簡単な場合を参照すると、１個のＡＵ−４はＣ−４信号を１個含んでおり、１個のＡＵ−３はＣ−３信号を１個搬送する。
【０００７】
ＳＤＨ／ＳＯＮＥＴのデータ・フレーム（すなわちＳＴＭ−Ｎ）は長さが１２５マイクロ秒である。各フレームで伝送されるデータ量は信号の階層レベルＮで決まる。
【０００８】
階層レベルが高くなると、約１５５Ｍビット／ｓの基本ＳＴＭ−１レベルより速いデータ伝送速度で伝送される。（正確な伝送速度は１５５．５２Ｍビット／ｓと定義されている。しかし、ここおよび以下では伝送速度はその概略値で表わすことが多い。これは特に、正確な伝送速度はオーバーヘッド・データ・トラフィックと未使用セル・スタッフィング（詰め物）によって歪むという事実のためである。）整数ＮはデータがＳＴＭ−１レベルより何倍速く伝送されるかを表わしている。
【０００９】
たとえば、ＳＴＭ−４は６２２Ｍビット／ｓのデータ伝送速度を表しており、各データ・フレームはＳＴＭ−１の４倍のバイト数を含んでいる。現在、最高位に定義されているＳＯＮＥＴ／ＳＤＨレベルはＳＴＭ−２５６／ＳＴＳ−７６８であり、そのデータ伝送速度は３９．８１３１２Ｇｂ／ｓである。ＳＴＭ−Ｎ信号の各部はＳＴＭ−１の対応する部分と同時にブロードキャストされるが、Ｎ倍多くのバイト数を含んでいる。
【００１０】
ＳＴＭ−１信号は図２に示すように、ＳＯＮＥＴ／ＳＤＨの１５５．５２Ｍビット／ｓのデータ伝送速度に対応する２７０バイト／行の９行から成る情報矩形を備えている。最初の９バイト／行は「セクション・オーバーヘッド（以下、ＳＯＨ）」を表わしている。残りの２６１バイト／行はＶＣ（これは図１のＶＣ−４である）用に予約されている。ＶＣ−４コンテナの最初の列は「ＰＯＨ（Path Overhead)」から成る。残りはペイロード（Ｃ−４信号）で占められている。数個のＶＣを連結して対応する帯域幅を有する単一の伝送チャネルを形成することができる。たとえば、ＳＴＭ−４信号においてＶＣ−４を４個連結して約６００Ｍビット／ｓの容量を有する単一のデータ・チャネルを形成することができる。この場合、４個のＶＣは標準の用語法ではＶＣ−４−４ｃと呼ばれ、その信号はＳＴＭ−４ｃと呼ばれる。
【００１１】
ＳＤＨがこのように柔軟性に富んでいるのは一部にはポインタの概念によっている。すなわち、ＳＤＨでは、フレーム群は同期されているが、フレーム群内のＶＣはこのフレーム群にロックされてはいない。したがって、ＳＤＨの個々のコンテナは互いに位置合わせされたすなわち同期されたフレームであってはならない。「ポインタ」はセクション・オーバーヘッドに備えられており、上述したＰＯＨの位置すなわちＳＤＨフレーム中の仮想コンテナの開始位置を示している。したがって、ＰＯＨはフレーム中の任意の場所に柔軟に配置することができる。
【００１２】
情報を高次のＳＤＨフレームに多重化すると、旧データ標準の場合より簡単になるとともに、ＳＤＨにおいて高価な同期バッファが不要になる。
【００１３】
同様に、信号階層全体を逆多重化する必要なしに、高次のＳＤＨ信号から低次の信号を抽出するとともに、低次の信号を高次のＳＤＨ信号に挿入することができる。ポインタはセクション・オーバーヘッドの第４行に格納されている。
【００１４】
セクション・オーバーヘッドはさらに次に示すように分割される。
（１）「ＲＳＯＨ（Regenerator Section Overhead）」。この部分にはＳＯＮＥＴ／ＳＤＨ信号が横断する経路に沿って設けられた中継器が使用する情報のバイトが含まれている。
【００１５】
ＲＳＯＨはセクション・オーバーヘッドの第１〜３行を占めている。
【００１６】
「ＭＳＯＨ（Multiplexer Section Overhead）」。これにはＳＯＮＥＴ／ＳＤＨ信号の経路に沿って設けられたマルチプレクサが使用する情報のバイトが含まれている。ＭＳＯＨはセクション・オーバーヘッドの第５〜９行を占めている。オーバーヘッドのこれらのセクションは伝送プロセス中の様々な段階で組み立てられたり分解されたりする。また、図２にはＭＳＯＨの分解組立図も示されている。
【００１７】
ＳＯＮＥＴシステムでは、５１．８４Ｍビット／ｓの基本信号を使用する。
それは同期トランスポート信号レベル１（Synchronous Transport Signal level 1）（以下、ＳＴＳ−１という）と呼ばれている。これは９０バイト／行を有する９行の情報矩形を備えている。始めの３バイト／行がセクション・オーバーヘッドであり、残りの８７バイト／行が「同期ペイロード・エンベロープ（synchronous payload envelope）」（以下、ＳＰＥという）である。
【００１８】
これらのＳＰＥのうちの３個が１個の仮想コンテナ−４に正確に適合する。したがって、ＳＴＳ−１信号形式の信号はＳＴＭ−１フレームにマップすることができる。また、フレーム割り当てされたＳＴＳ−１信号またはＳＴＭ−１信号は高次のＳＴＭ−Ｎフレームに多重化することができる。
【００１９】
一般に、データ伝送速度の小さい他の信号と組み合わされて高速の新たなデータ・フレームになるデータ伝送速度の小さい信号は「トリビュタリ（従属）」信号と呼ばれている。たとえば前節において、組み合わせて１個のＳＴＭ−１信号になる３個のＳＴＳ−１信号はトリビュタリ信号である。
【００２０】
ディジタル・クロス・コネクト（Digital Cross-Connect:ＤＣＣ）機能によって、高速の信号に含まれる低速の信号すなわちトリビュタリの時間順序（シリアル高速信号の場合）または空間順序（多重化高速信号の場合）を再構成する可能性がうまれる。
【００２１】
加算／除去（Add/Drop）機能によって、高速信号から少なくとも１つのトリビュタリを抽出し、および／または、それを置換することができる。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）それは除去／挿入（Drop/Insert)機能とも呼ばれている。
【００２２】
国際公開第ＷＯ ９８／２６５３１号公報から、ＳＤＨ信号またはＳＯＮＥＴ信号用のディジタル・クロス・コネクトおよび加算／除去多重化装置は公知である。この装置では、ＳＤＨ／ＳＯＮＥＴのデータ・トラフィックを送信する４個のモジュールとそれを受信する４個のモジュールを１個のチップ・ダイに集積して、１個のＳＴＭ−４チップを形成している。というのは、４個のモジュールの各々が１個のＳＴＭ−１信号を出力するからである。このＳＴＭ−４チップを４個並列に動作させると、ＳＴＭ−１６信号を処理しうるようになる。４個のＳＴＭ−４チップの各々はマルチプレクサ／デマルチプレクサ・ユニットへの４個の外部インタフェースに接続されている。これらの外部インタフェースは各々、各チップの基本モジュール群の１つと協働している。ネットワーク線上を伝送されるＳＯＮＥＴ／ＳＤＨ信号はマルチプレクサ／デマルチプレクサ・ユニットから転送されるとともに、それへ転送される。各ＳＴＭ−４チップの４個の内部インタフェースがＳＯＮＥＴ／ＳＤＨフレームから抽出されたデータ信号、またはそれに挿入すべきデータ信号を伝送する。内部インタフェースの相互接続によって、ディジタル・クロス・コネクト機能または加算／除去機能が実現される。
【特許文献１】
国際公開第ＷＯ ９８／２６５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
これから出発し、本発明の目的は入力データ伝送速度を有する少なくとも２つのデータ信号を効率的に合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する方法と装置、またはこれと逆を行う方法と装置を提供することである。
【課題を解決するための手段】
【００２４】
上記目的は独立請求項で開示した方法とシステムによって達成される。本発明のさらに有利な実例は従属請求項で記述するとともに以下の記述で教示する。
【００２５】
本発明によると、入力データ伝送速度を有する少なくとも２つのデータ信号を効率的に合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する方法と装置、またはこれと逆を行う方法と装置が提供される。本発明に係る装置は少なくとも２つのデータ信号を受信し、および／または送信する少なくとも２つポートと、ポートが受信したデータ信号からデータを抽出し、および／またはポートを介して送信すべきデータを合成するポート・スキャン・ユニットとを備えている。ポート・スキャン・ユニットは少なくとも２つの異なる入力データ伝送速度を有するデータ・ストリームを提供するポート群からデータを抽出し、および／または少なくとも２つの異なるデータ伝送速度を有するデータ・ストリームを取得しポートを介して送信すべきデータを合成するように構成されている。
【００２６】
まず、装置の受信側について本発明の特徴を説明する。本発明に係る装置の有利な点はＳＤＨ／ＳＯＮＥＴフレーマとして使用しうることである。上述したように、ＳＤＨ／ＳＯＮＥＴ標準によると、多数のポートが出すデータを、システム・クロックの各サイクルごとにシステムの固定データ・パス幅ｍに対応するとともに１つの特定のポートに属す所定数のバイトｍをデータ・パスに転送し、そこで単一の論理ユニットがこれらのデータに対してＳＤＨ／ＳＯＮＥＴ処理を行うように多重化する。
【００２７】
これらの処理ステップには、フレーム・バイト位置合わせ、フレーム逆スクランブル、セクション・オーバーヘッド処理、ポインタ処理、パス・オーバーヘッド処理、およびペイロード処理がある。これらにより、本発明に係る装置は次に示すようにデータと機能を分離する。たとえば、単一のセクション・オーバーヘッド処理ユニットが１つのＳＴＭ−Ｎフレームが出すデータを１クロック・サイクルで処理し、中間結果と状態情報をこのフレームに対応するメモリ・ブロックに格納し、次のサイクルでＳＴＭ−Ｊフレームが出すデータを処理する（Ｎ、ＪはＳＯＮＥＴレベルを表わす）。ポート群は異なるデータ伝送速度、たとえばＳＴＭ−１フレーム、ＳＴＭ−４フレーム、ＳＴＭ−１６フレーム、ＳＴＭ−６４フレーム、およびＳＴＭ−２５６フレームを有するから、大きな柔軟性が得られる。各ポートはその受信側に（そのデータ伝送速度に対応する）異なるクロックを有するが、ｍバイト幅のデータ・パス・バスは単一のシステム・クロックでクロック駆動されている。
【００２８】
本発明に係る装置の送信側では、同じ動作を逆の順序で行い、ここでも一連のメモリ・ブロックを使用することにより機能とデータを分離している。
【００２９】
すべての可能なＳＤＨ／ＳＯＮＥＴペイロード（たとえばＡＴＭセル、ＰＰＰ〔ポイント・ツー・ポイント・プロトコル〕パケット、イーサネット（Ｒ）・フレームなど）は対応する仮想コンテナ、仮想コンテナを備えたＳＴＭ−Ｎフレーム、およびクロック・サイクルごとにスイッチングするフレームにマップすることにより処理することができるから有利である。フレームはスクランブルしたのち、対応するポートに出力する。この方向ではフレーム・バイト位置合わせは不要であるから、対応するユニットはバイパスする。
【００３０】
さらに有利なのはこのように広範囲なフレームに対してたった１つの装置しか準備する必要がないという点である。また、その装置はネットワーク・プロセッサとともに集積化しうるし、あるいはＳＤＨ／ＳＯＮＥＴ接続が複雑に構成されているような他の条件下でも動作しうる。ネットワーク・プロセッサは普通、様々な構成下で動作するように設計されており、ＷＡＮ（wide area network)においてはＳＤＨ／ＳＯＮＥＴフレームから成る大規模な構成をも備えている。
【００３１】
本発明に係る装置の好適な一実例はＳＴＭ−１〜ＳＴＭ−６４フレーマである。ＳＴＭ−１〜ＳＴＭ−６４フレーマはＳＴＭ−１（ＳＯＮＥＴの表記ではＳＴＳ−１）からＳＴＭ−６４（ＳＯＮＥＴの表記ではＳＴＳ−１９２）までのフレームを処理し、ＳＴＭ−６４フレームに対応する総計容量を備えている。したがって、次に示すフレーム構成を処理することができる。
（１）１×ＳＴＭ−６４
（２）４×ＳＴＭ−１６
（３）３×ＳＴＭ−１６プラス
（ａ）４×ＳＴＭ−４
（ｂ）３×ＳＴＭ−４プラス４×ＳＴＭ−１
（ｃ）２×ＳＴＭ−４プラス８×ＳＴＭ−１
（ｄ）１×ＳＴＭ−４プラス１２×ＳＴＭ−１
（４）２×ＳＴＭ−１６プラス
（ａ）８×ＳＴＭ−４
（ｂ）・・・
（５）１×ＳＴＭ−１６プラス
（ａ）１２×ＳＴＭ−４
（ｂ）・・・
（６）１６×ＳＴＭ−４
（７）１５×ＳＴＭ−４プラス４×ＳＴＭ−１
（８）１４×ＳＴＭ−４プラス８×ＳＴＭ−１
（９）・・・
・・・・・・
（２２）１×ＳＴＭ−４プラス６０×ＳＴＭ−１
【００３２】
１つのフレーム内では、次に示すように仮想ＳＤＨコンテナから成るすべての好適な構成が可能である。
ＳＴＭ−６４：６４個のＶＣ−４または１６個のＶＣ−４−４ｃまたは４個のＶＣ−４−１６ｃまたは１個のＶＣ−４−６４ｃ
ＳＴＭ−１６：１６個のＶＣ−４または４個のＶＣ−４−４ｃまたは１個のＶＣ−４−１６ｃ
ＳＴＭ−４ ：４個のＶＣ−４または１個のＶＣ−４−４ｃ
ＳＴＭ−１ ：１個のＶＣ−４
【００３３】
本発明はＳＴＭ−６４より遅いデータ伝送速度を有するフレームが出すＳＤＨ／ＳＯＮＥＴデータをＳＴＭ−６４速度でクロック駆動された９バイト幅のデータ・パスに多重化することにより、構成可能性と空間問題を解決する。システム制御論理はポート構成とデータについて、どのクロック・サイクル内でどのポートから処理するかを知っている。これはポート構成を中央レジスタ・バンクに格納することにより、あるいはエンコードしたポート番号を表わす追加のバイトによってデータを拡張し、このポート番号をすべての処理ユニットにおいて識別情報として使用することにより達成することができる。最大６４個のポートを扱うのに１バイトで十分である。
【００３４】
本発明に係る装置は対応するユニットの機能に応じて各フレーム・ポートまたは各仮想コンテナＶＣ−４−ｘｃごとに異なるメモリ・ブロック群と協働する。メモリ・ブロック群は対応するポートまたはＶＣ−４−ｘｃ用のデータを処理するのに必要なすべての情報を格納する。
【００３５】
ＳＴＭ−１〜ＳＴＭ−６４のすべてのＳＤＨ／ＳＯＮＥＴフレームの長さに適合するデータパス幅は３バイトと９バイトだから、本発明に係るフレーマのデータ・パス幅は９バイトに選定するのが望ましい。３バイトのデータ・パスも可能であるが、より速い処理速度が必要になる。３バイトのデータ・パスが有利なのは、本発明に係るフレーマの範囲をＳＴＭ−１／ＳＴＭ−６４からＳＴＳ−１／ＳＴＭ−６４に拡張しうる点である（ＳＴＳ−１のデータ伝送速度はＳＴＭ−１の１／３である）。
【００３６】
本発明に係るフレーマはシリアル・データ接続とクロック信号として実装されたその受信側でたとえば６４個のＳＴＭ−１入力ポートまたは１６個のＳＴＭ−４入力ポートを使用する。１６個のＳＴＭ−４ポートは６４個のＳＴＭ−１ポートの個数からとり、それらのピンを再利用する。また、たとえば８ビットの並行インタフェースの各々プラスＳＴＭ−６４用に単一の１６ビット・インタフェースを備えた４個のＳＴＭ−１６ポートがある。無論、ＳＴＭ−６４に対応する総計データ伝送速度を備えたＳＴＭ−１、ＳＴＭ−４、およびＳＴＭ−１６の任意のポートが可能であり、また、１個のＳＴＭ−６４フレームのみを使用するのも可能であるという点が有利である。ポートのあとの最初のユニットは１つのポートが出す９バイトのデータがシステム・クロック・サイクルごとに利用可能になるようにデータを配列するバッファ・ユニットであるのが望ましい。
【００３７】
可能な実装の１つはＳＴＭ−１受信ポートとＳＴＭ−４受信ポートが各ポートごとに１：７２デマルチプレクサを備えそのあとに小さなＦＩＦＯバッファが続き、ＳＴＭ−１６受信ポートが８：７２デマルチプレクサを備えそのあとに小さなＦＩＦＯバッファが続き、そしてＳＴＭ−６４デマルチプレクサを備えそのあとに小さなＦＩＦＯバッファが続くものである。フレーマ側では、ＦＩＦＯは同じデータ速度のすべてのポートについて単一のクロックで動作する。異なるデータ速度のポートの組み合わせが可能になるのは、データ速度の速いポートに属すＦＩＦＯを速度の遅いポート用のクロックレートの対応する倍数で動作させ、速度の遅いバッファより、これら速度の速いバッファからより頻繁にデータを抽出することによって、あるいは、１個のＳＴＭ−４ポート・バッファ用の４個のＳＴＭ−１ポート・バッファ、１個のＳＴＭ−１６ポート・バッファ用の１６個のＳＴＭ−１ポート・バッファ、およびＳＴＭ−６４ポート・バッファ用の６４個のＳＴＭ−１ポート・バッファ用の場所を使用することにより、フレーマ側で単一のバッファ・アレイと単一のシステム・クロックを扱うことによってである。しかし、この実例では大きなＦＩＦＯバッファが必要になる。
【００３８】
別の実例は中央バッファ（たとえば９×６４バイトのバッファ）を使用するものである。すべてのポートが出すデータは単一のクロック速度で中央バッファに書き込む。その際、ＳＴＭ−１ポートが出すデータは１：８（１ビットを１バイト）に、ＳＴＭ−４ポートが出すデータは１：３２（４バイト）に、ＳＴＭ−１６ポートが出すデータは１：１２８（１６バイト）に逆多重化し、これらのデータを中央バッファに書き込む。その際、９バイト（＝７２ビット）がＳＴＭ−１ポートに属し、４×９＝３６バイトがＳＴＭ−４ポートに属し、１６×９＝１４４バイトがＳＴＭ−１６ポートに属すようにする。ＳＴＭ−６４ポートを使用すると、バッファ全体が必要になる、あるいは当該バッファを直接にバイパスしてもよい。
【００３９】
本発明の第３の実例によると、入来するデータ・ストリームを各ポートごとに１バイトまたは２バイトの幅に変換する。次いで、ポート群を異なる繰り返し速度でスキャンし、データを中央バッファに書き込む。これにより中央バッファの外部においてポートごとのレジスタ・ビット数を低減できるので有利である。
【００４０】
第４の実例では、上述した第３の実例による中央バッファ〔フレーマ〕の前に配置されたフレーム・バイト位置合わせユニットを備える。したがって、データはフレーム・バイト位置合わせを行ったのちにのみ中央バッファに書き込む。このことによる利点は、そうでないとフレーム・バイト位置合わせユニット内に必要となる余分の記憶スペースを除去できる点である。このようなフレーム・バイト位置合わせユニットは１バイト部または２バイト部のデータを扱えるから、合計のバッファ記憶容量を低減することができる。これらすべての構成において、各ＳＴＭ−Ｎ（Ｎ＝１、・・・、６４）ポートはＮ×９バイトのバッファを使用している。クロック・サイクルごとに９バイトをデータ・パスに転送する。
【００４１】
入来するデータに対する次の処理ステップはフレーム・バイト位置合わせ（上述した第４の実例を除く）とフレーム逆スクランブルである。単一クロック・サイクルの９バイトがすべて同じ受信ポートに属しているから、対応するフレーム・バイト位置合わせユニットとフレーム逆スクランブル・ユニットはデータ多重化モードにおいて適合している。次のユニットはセクション・オーバーヘッド処理（ＳＯＨ）ユニットによって形成されている。ポインタ処理とパス・オーバーヘッド処理を行う管理ユニット・ハンドラ（ＡＵＨ）の前に、仮想コンテナ構成が対応するＳＴＭ−Ｎフレーム内で最大可能連結に限定されていない限り、データ再配列が必要である。ＳＴＭ−６４フレームに対して、次に示すものが得られる。
（１）１×ＶＣ−４−６４ｃ
（２）４×ＶＣ−４−１６ｃ
（３）１６×ＶＣ−４−４ｃ
（４）６４×ＶＣ−４
【００４２】
６４×ＶＣ−４の場合、ＳＴＭ−６４フレームにおいて６４個のＶＣ−４がバイト・インターリーブされている。第１のＶＣ−４が出す第２のバイトは第１のものの６４バイト後に到着する。ＶＣ−４−４ｃでは、ペイロードの４バイトが連結されて単一のコンテナを形成しており、同じＶＣ−４−４ｃの次の４バイトはここでも６４バイト後に到着する。ＶＣ−４−１６ｃでは、１６バイトが連結されており、同じＶＣ−４−１６ｃが出す次の１６バイトはここでも６４バイト後に到着する。ＶＣ−４−６４ｃの場合、全ペイロードが連結されて単一のＶＣ−４−６４ｃを形成している。
【００４３】
ＳＴＭ−１６に対して、次に示すものが得られる。
（１）１×ＶＣ−４−１６ｃ
（２）４×ＶＣ−４−４ｃ
（３）１６×ＶＣ−４
【００４４】
そして、ＳＴＭ−４に対して、
（１）１×ＶＣ−４−４ｃ
（２）４×ＶＣ−４
【００４５】
ＳＴＭ−１に対しては、単一のＶＣ−４のみが存在する。
【００４６】
本発明によると、データを再配置して、単一のクロック・サイクルにおけるＡＵＨユニット用の９入力バイトが同じＶＣ−４に属すようにする。これには、６４ポートと９バイトのデータ・パス幅に対応するサイズが６４×９＝５７６バイトのバッファ段と６４クロック・サイクルの対応する最大パイプラインが必要になる。（一般に、フレーマの総計データ伝送速度がＳＴＭ−Ｎに対応し、データ・パス幅がｍであると、Ｎクロック・サイクルの最大パイプラインを備えサイズがｍ×Ｎのバッファが必要になる。）このような設計によると、個々のＡＵＨの複雑性が低減するので有利である。バッファがバッファＢ（ｉ，ｊ）（ｉ＝１、・・・、９、ｊ＝１、・・・、６４）と定義されると仮定すると、Ｂ（１：９，Ｊ）はＡＵＨに転送されるデータである。ポート・バッファ・アレイについての始めで説明したように、ｊ値は特定の入力ポートに対応し、各ＳＴＭ−４はそれに割り当てられた４個のｊ値を有し、各ＳＴＭ−１６はそれに割り当てられた１６個のｊ値を有し、ＳＴＭ−６４はすべてのｊ値と連動する。
【００４７】
４バイトの倍数について連結を行うから、９バイトのデータ・パス幅との不一致が生じるが、これはデータ再配置ユニット内で処理することができる。後続する処理ステップはこの問題を考慮する必要はない。無論、完全なデータ再配置用の正確なアルゴリズムはポートにおいて選定したバッファ構成によって決まる。このことは知られている。しかし、様々なポートが出すデータが到着するのはどのシーケンスであるということしか分からない。ここで説明しなければならない重要な点は単一のポートすなわちＳＴＭ−Ｎが出すデータの再配列である。すべてのＳＴＭ−Ｎについて、データの配置は９行である。各行は９×Ｎ個のＳＯＨバイトで始まり、２９×Ｎ個のＳＴＭ−Ｎペイロード・バイトが続く。
【００４８】
ＳＯＨバイトのうち重要なのは第４行の９×Ｎのポインタ・バイトのみである。他のすべてのＳＯＨバイトは先行するユニットで処理済みであり、ＡＵＨおよびペイロード・ハンドラとは無関係である。データ・パス幅が９バイトであるから、ＳＴＭ−Ｎ構造は自動的に、クロック・サイクルごとに到着する９バイトがＳＯＨバイトまたはペイロード・バイトであることを保証している。この２種類のデータが混じり合うことはない。３バイトのデータ・パス幅の場合にも同じことが言える。データ再配置については、第４行の９×Ｎのポインタ・バイトとペイロード・バイトのみが重要である。これらのポインタ・バイト（および他のすべてのＳＯＨバイト）はペイロード・バイトの連結以外には連結がないかのように、対応するバッファに格納する。これが可能になるのは、ＳＯＨバイトとペイロード・バイトとがはっきり分離されているからである。この種の記憶の結果、各ＶＣ−４用のポインタ・バイトは次に示す形でＡＵＨへ転送される。
Ｈ１ Ｙ Ｙ Ｈ２ １＊ １＊ Ｈ３ Ｈ３ Ｈ３
ただし、Ｈ１、Ｈ２、Ｈ３はポインタ値を決めるポインタ・バイトであり、Ｙ Ｙ、１＊はＳＤＨ／ＳＯＮＥＴ標準で規定されている固定スタッフ・バイトである。連結の場合、最初のＶＣ−４に対するポインタ値のみが実であり、引き続く連結されたＶＣ−４に対応する値は標準に規定されているように連結を表示するものなある。
【００４９】
ＳＴＭ−Ｎフレームの場合、このフレームに属すｊ値はＮ個存在する。バッファＢのサブバッファＢ１（ｉ，ｊ１）（ｉ＝１：９、ｊ＝１：Ｎ）を形成する。ＶＣ−４の連結がない場合、Ｎ個のＶＣ−４が存在する。再配置によって、ＳＴＭ−Ｎフレームの始めの９バイトを、ｉ＝１にしてこのフレーム用に始めの９個のｊ１値に単純に書き込む。このフレーム用に次の９バイトを次の９個のｊ１値に書き込む。これをｉを次に大きな数値に切りえることにより、ｉ値に対してｊ１＞Ｎになるまで続ける。そしてＮサイクルののち、最後の９バイトを最後の９個のｊ１値に書き込む。この結果、このＳＴＭ−Ｎフレームに属すＮ×９バイトがすべてＮ×９個のバッファに格納される。したがって、このフレームに属すＢ１（１：９，Ｊ１）（Ｊ１）もＮ個のＶＣ−４のうちの特定の１つのＶＣ−４に属す。
【００５０】
連結してＶＣ−４を形成した場合、４ｘ連結ＳＤＨペイロード・バイト（ＳＯＨバイトではない）をサブバッファに書き込む。その際、ｊ１は固定し、ｉを増加させる。４ｘバイトをすべて書き込む前にｉ＝９になったら、ｊ１値を１だけ増加させ、ｉ値を１に戻す。そして、このｊ１値でｉを増加させながら書き込みを続ける。連結４ｘバイトの書き込みがすべて終了しｉが９より小さい場合、ｉ値を１に戻しｊ１値を１だけ増加させる。そして、次の４ｘ連結バイトをバッファに同様に書き込む。詳しくは、完全な連結はデータの再配列を必要としないから、ｘ＜Ｎだけを考慮すればよい。このことはＳＴＭ−６４に対してはｘ＝４またはｘ＝１６が存在し、ＳＴＭ−１６に対してはｘ＝４が存在するといことを意味している。他の場合は連結がないか完全な連結のどちらかである。もう少し詳しく説明すると、ｘ＝４または１６でありｘがＮより大きくない場合、第１の９バイトは、
Ｂ１（ｉ＝１：４，ｊ１＝１）およびＢ１（ｉ＝１：４，ｊ１＝２）およびＢ１（ｉ＝１，ｊ１＝３）（ｘ＝４の場合）
ならびに
Ｂ１（ｉ＝１：９，ｊ１＝１）（ｘ＝１６の場合）
に書き込む。
【００５１】
第２の９バイトは、
Ｂ１（ｉ＝２：４，ｊ１＝３）およびＢ１（ｉ＝１：４，ｊ１＝４）およびＢ１（ｉ＝１：２，ｊ１＝５）（ｘ＝４の場合）
ならびに
Ｂ１（ｉ＝１：７，ｊ１＝１）およびＢ１（ｉ＝１：２，ｊ１＝２）（ｘ＝１６の場合）
に書き込む。
【００５２】
ここでの重要な点は、これは始めの９バイトをバッファに書き込んだあと少なくとも１クロック・サイクル経過した状態であるから、Ｂ１（ｉ＝１：７，ｊ１＝１）は新たなデータに対してすでに空（から）になっているということである。
【００５３】
このデータ再配列と９バイトのデータ・パス幅から重要な点の１つは、関連するＶＣ−４用の関連する９ポインタ・バイトはポインタとパス・オーバーヘッド処理を扱うＡＵＨにとって１クロック・サイクル内で常に利用可能であるということである。ポインタ処理は合成ののちにきわめて多数の論理レベルを使用する処理であるから、パイプライン化を進めるすることにより、９．９６Ｇｂ／９＝１３８．３３ＭＨｚにおいて１クロック・サイクル内で処理することができる。
【００５４】
この後、受信方向の最後のステップとしてペイロード処理が続く。それは処理すべき様々なペイロードに依存している。その実装は対応する用途にとって通常のものである。唯一の相違点は様々なクロック・サイクルで様々なメモリ・ブロックを使用し、したがってデータ再配列ユニット用に、上述した様々なＶＣ−４−ｘｃを使用する点である。
【００５５】
可能な変形例の１つは、ＳＯＨユニットの後では９バイトのデータ・パスの有利性はなくなっているから、ポインタ処理の後でデータ・パス幅を９バイトからたとえば８バイトに変更するものである。また、（ポインタ・バイトを除く）ＳＯＨバイトはＳＯＨユニットの後ではもはや必要でないから、これらのバイトをバッファに格納しない、そして送信しないようにすることができる。しかしこの場合、データの再配列はより複雑になるから、これらのデータを転送しない場合には新たなクロックレートが必要になる。
【００５６】
フレーマの送信側では、ペイロード処理で開始し、ポインタ生成、ペイロードのＶＣ−４ｘｃコンテナへのマッピングが続く。データ再配列ユニットはここでは逆の順序で動作する。これにより、連結構成に合わせて様々なＶＣ−４−ｘｃが出すデータをバイト・インターリーブする。フレームを様々な出力ポートに転送する前に次のユニットとしてＳＯＨ処理とフレーム・スクランブルがある。
【発明を実施するための最良の形態】
【００５７】
図３を参照する。図３は入力データ伝送速度を有する少なくとも２つのデータ信号を合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する装置、またはこれと逆を行う装置をＳＴＭ−１〜ＳＴＭ−６４ ＳＤＨ／ＳＯＮＥＴフレーマの形態で示す図である。後述するＳＴＭ−１〜ＳＴＭ−６４フレーマは、単一のフレーマが複数のＳＴＭ−Ｎフレーム（Ｎ＝｛１，４，１６，６４｝）をＳＴＭ−６４（ＳＯＮＥＴの表記法ではＳＴＳ−１９２またはＯＣ−１９２）に対応する最高データ伝送速度（すなわち９．９６Ｇｂ／ｓ）で処理するのを可能にするデータ多重化アーキテクチャすなわちコンテキスト・スイッチング・アーキテクチャに基づいている。これらのフレームはＶＣ−４−ｘｃ（ｘ＝｛１，４，１６，６４≦Ｎ｝）仮想コンテナから成る対応する組を使用している。ＶＣ−３−ｘｃ（ｘ＝｛３，１２，４８，１９２｝）をサポートすることも可能である。データ・パス中のユニット群は各クロック・サイクルで様々なポート／フレーム／ＶＣ−４を処理するから、ユニットの状態情報をフレームまたはＶＣ−４ごとに格納しておく必要がある。フレームおよびユニットごと、またはＶＣ−４およびユニットごとに格納しておく必要のある情報がある。また、データ・パス中のいくつかのユニットが使用する、フレームごと、またはＶＣ−４ごとに格納しておく必要のある情報がある。ＳＴＭ−１〜ＳＴＭ−６４フレーマ用のデータ・パス幅は９バイトに選定する。
【００５８】
データ多重化アーキテクチャが有利なのはＳＤＨ／ＳＯＮＥＴの加算・除去機能、ディジタル・クロス・コネクト機能、および自動保護スイッチング機能に対するオンチップでのサポートを容易に実現することができるからである。これらシステム・レベルの機能を実現すると、フレーマはＣＰＮパス・ターミネーションだけでなく、ＷＡＮ（Wide Area Network)多重化セクションまたはディジタル・クロス・コネクト機器にも適用することが可能になる。
【００５９】
図３はフレーマの基本アーキテクチャを示している。このアーキテクチャを用いると、パス・ターミネーション装置または多重化セクション装置としての装置の位置づけ、および完全なアーキテクチャの数チップへの可能な区分けに応じて様々な装置を構築することができる。完全なアーキテクチャを詳細に考察する前に、可能な位置づけと区分けを簡単に検討する。
【００６０】
フレーマの位置づけについては、フレーマを位置づけるのに２つの主要な可能性がある。すなわち、純粋なパス・ターミネータ装置として、およびＷＡＮ型多重化セクション装置としてである。
【００６１】
第１の位置づけでは、フレーマを用いてＳＤＨ／ＳＯＮＥＴパスをターミネート（終端）しＳＤＨ／ＳＯＮＥＴペイロード（たとえばＡＴＭセル、ＩＰパケット、ギガビット−イーサネット（Ｒ）・フレームなど）を直接に操作しうる点、すなわちフレーマがそのようなペイロードをＳＤＨ／ＳＯＮＥＴフレームにマップしうる点が有利である。
【００６２】
第２の位置づけでは、ＷＡＮ型ＳＤＨ／ＳＯＮＥＴ多重化にフレーマを用いうる点が有利である。この場合は普通、１つの装置に流れ込むデータの大部分が当該装置を離れ、次の装置に転送される。したがって、この場合には加算／除去、ディジタル・クロス−コネクト、および自動保護スイッチングがきわめて重要になる。入来するＶＣ−ｎと外出するＶＣ−ｎとの位置合わせは、単方向連結行列ＣＭ（Ｖｉ，Ｖｊ）（Ｖｉはｉ番目の入来ＶＣ信号を表し、Ｖｊはｊ番目の外出ＶＣ信号を表わす）で記述することのできる「連結パターン」として定義される。連結行列の構成と読み取りはマイクロプロセッサのライト／リード・オペレーションを通じて行う。
【００６３】
フレーマの区分けについて。可能な区分けの解決策は送信部と受信部を分離すること（大きさが問題の場合）、またはペイロード処理を別のチップに移すことである。ペイロード処理部をフレーマから分離すると、新種のペイロードを処理するための更新をフレーマ自体を変更することなくペイロード処理部を新たに準備するだけで行うことが可能になる。ＳＤＨ／ＳＯＮＥＴ部は安定しているが、処理すべきペイロードの種類は時の経過とともに顕著に変化する可能性がある。そのようなペイロードはＡＴＭセル、ＩＰパケット、ギガビット−イーサネット（Ｒ）・フレームだけでなく、完全なＶＣ−４／ＶＣ−３もそうである。
【００６４】
完全なＶＣ−４を、ＤＳ３マッパ装置への接続を可能にしているペイロード処理部へ転送する、またはそのようなマッパ装置から完全なＶＣ−４を受信するには、ＯＩＦ（Optical Internetworking Forum)が規定しているＳＰＩ−４インタフェースまたはＡＴＭフォーラムが規定しているユートピア（Utopia）レベル４インタフェースを用いるのが望ましい。そうすれば、ペイロード処理部なしのフレーマを、加算／除去多重化、ディジタル・クロス−コネクト、および自動保護スイッチングといったシステム・レベルの機能をも直接に組み込んだ単一のチップ上に実現することができる。これらの付加はその労力とシリコン領域にとってほとんど無視しうるというのが有利である。加算／除去多重化をしないディジタル・クロス−コネクトにとって、この部分はペイロード処理チップを付加しない場合であっても適切である。
【００６５】
本発明に係るフレーマの規模変更容易性について。第１に、ポートの個数および処理しうるフレームの種類を制限するとともに、システム・クロックをＳＴＭ−６４レートに維持することにより、フレーマのサイズを小さくする可能性がある。
【００６６】
【表１】

【００６７】
第２に、ＳＴＭ−６４（ＯＣ−１９２）に対応するシステム・クロックレートより小さなシステム・クロックレートでフレーマを動作させることにより、規模を変更する可能性がある。システム・クロックレートはＳＴＭ−１６（ＯＣ−４８）やＳＴＭ−４（ＯＣ−１２）に対応するもの、ひいてはＳＴＭ−１に対応するものを選定することができる。
【００６８】
【表２】

【００６９】
両方の規模変更容易性から適宜選択すると、次に示す約１０個の異なるフレーマが得られる。これらは本発明に係るアーキテクチャを用いているが、ライン・ポートの個数が異なるとともにオンチップ・メモリに対する要件が異なる。
・ＳＴＭ−１〜ＳＴＭ６４フレーマ
・ＳＴＭ−４〜ＳＴＭ６４フレーマ
・ＳＴＭ−１６〜ＳＴＭ−６４フレーマ
・ＳＴＭ−６４のみフレーマ
・ＳＴＭ−１〜ＳＴＭ−１６フレーマ
・ＳＴＭ−４〜ＳＴＭ−１６フレーマ
・ＳＴＭ−１６のみフレーマ
・ＳＴＭ−１〜ＳＴＭ−４フレーマ
・ＳＴＭ−４のみフレーマ
・ＳＴＭ−１のみフレーマ
【００７０】
基準クロックについて。ＳＤＨ／ＳＯＮＥＴフレーマはＳＤＨ／ＳＯＮＥＴ標準に従い少なくとも１つの基準クロックを必要とする。本発明に係るフレーマもその受信側にシステム・クロックを必要とする。そのシステム・クロックは更新を見逃さないようにするのに十分なほど頻繁にライン・ポートのすべてのＦＩＦＯを読み取ることを保証するために、ＳＴＭ−６４（またはＳＴＭ−１６、ＳＴＭ−４、ＳＴＭ−１（規模変更容易性の節で説明したようにシステム・クロックを低減した場合））用の対応する基準クロックよりいくぶん速くなければならない。ライン・ポートを考慮すると、フレーマはその受信側で次に示す基準クロックを受信する。
・ＳＴＭ−１ポート：１５５．５２ＭＨｚ（クロック／データ回復機能付き電気／光学モジュールから）
・ＳＴＭ−４ポート：６２２．０８ＭＨｚ（クロック／データ回復機能付き電気／光学モジュールから）
・ＳＴＭ−１６ポート：３１１．０４ＭＨｚ（クロック／データ回復機能付き８ビットＳＥＲＤＥＳから）
・ＳＴＭ−６４ポート：３１１．０４または６２２．０８ＭＨｚ（構成可能、１６ビット・インタフェースから）
【００７１】
また、標準のＳＤＨ／ＳＯＮＥＴ基準クロックもある。クロックレートがＳＴＭ−６４でデータ・パスが９バイトの場合、１３８．２４ＭＨｚより速いシステム・クロックを必要とする。通常の基準クロックからそのようなクロックを抽出する最も簡単な方法はＳＴＭ−１ライン・ポートから直接に回復した、または、ＳＴＭ−４ライン・ポート、ＳＴＭ−１６ライン・ポート、もしくはＳＴＭ−６４ライン・ポートにおけるクロックから生成した、または、１５５．５２基準クロックとして外部から供給した１５５．５２ＭＨｚのクロックを使用することである。このクロックは必要なものより１１％速い。しかしながらいずれにしても、処理すべき有効なデータがないサイクルが存在する。データが無効とマークされている場合（すなわち最後のＦＩＦＯ読み取り以後、データの更新がない場合）には（データの有効ビットのチェック以外に）ユニットが動作しないようにシステムを設計することにより、１１％速いシステム・クロックに起因する余分な電力消費はきわめて小さくなる違いない。したがって、受信側におけるシステム・クロックとして１５５．５２ＭＨｚを使用することは最善の解決策であると考えられる。
【００７２】
以下、一般的なアーキテクチャを説明する。図３に示す装置の受信側は６４個のシリアルＳＴＭ−１ライン・ポート・インタフェース１０２〜１０８、６４個の９バイト／２ワードＦＩＦＯ（図４）、ポート・スキャン・ユニット１１０、バイト位置合わせユニット１１６、Ｂ１計算ユニット１１４、フレーム逆スクランブル・ユニット１１６、Ｂ２計算ユニット１１８、データ再配列ユニット１２０、セクション・オーバーヘッド・ハンドラ（section overhead handler）１２２、管理ユニット・ハンドラ（administrative unit handler)１２４、ペイロード・ハンドラ・ユニット１２６、およびユートピア・レベル４・インタフェース１２８から構成されている。各ユニットにはいくつかのメモリ構成要素から成るメモリが動作可能に接続されている。メモリは当該メモリの接続対象であるユニットがデータ・ストリームから抽出した情報を格納する。受信パスにあるユニット群はデータ・バスとアドレス・バスによって動作可能に接続されている。送信パスにあるユニット群はデータ・バスとアドレス・バスによって動作可能に接続されている。図３にはデータ・バスしか示されていない。表示を簡明にするために、アドレス・バスは省略してある。
【００７３】
ＯＩＦ−９９−１０２標準文書によれば、対応するクロック入力を備えた６４個のＳＴＭ−１ライン・ポート１０２〜１０８は１６個のＳＴＭ−４ライン・ポート・インタフェースとして再使用可能であり、さらに４個の８ビットＳＴＭ−１６インタフェースとして再使用可能であり、さらに１個の１６ビットＳＴＭ−６４インタフェースとして再使用可能である。各ポート１０２〜１０８はデータを９バイトのデータ・パス幅に多重化するマルチプレクサを備えている。２バイトのＳＴＭ−６４インタフェースと９バイトへの多重化を考えると、次のユニットは２個の９バイト・ワードを備えたＦＩＦＯであること、および、２×９＝１８バイトは無論、開始点である２バイトの倍数である整数だということを考慮する必要がある。
【００７４】
ポート１０２〜１０８が信号の損失（loss of signal: ＬＯＳ）を測定したら、マイクロプロセッサ割込みを発生させる。そのＬＯＳが２フレーム内に測定されたものなら、アラーム表示信号（alarm indication signal:ＡＩＳ）を発生させる。これにより、ＳＯＨユニットとＡＵＨユニットは受信したＳＤＨ／ＳＯＮＥＴ信号を論理的全「１」信号として扱う。ＬＯＳ障害状態が終了したら、２フレーム内からＡＩＳを除去する。
【００７５】
６４個の９バイト／２ワードのＦＩＦＯ（図４）を使用して、ＳＴＭ−Ｎラインから入来するデータをバッファする。
【００７６】
とりあえず図４を参照すると、ポート・スキャン・ユニットのブロック図が示されている。ポート・スキャン・ユニットは多場所レジスタＡに動作可能に接続された有限状態機械（Finite STATE Machine: ＦＭＳ）を備えている。各ポートは多場所レジスタの１つの場所にロードするポート・アドレスによって特定する。各ポートは関連付けられた入力ラインから受信したデータを格納するポートＦＩＦＯを備えている。各ポートＦＩＦＯはデータ・バスに接続されている。同様に、多アドレス・レジスタが出す出力はすべてのポートＦＩＦＯに接続されたアドレス・バスに接続されている。本発明の一実施形態では、多場所レジスタ中のアドレス（位置）の個数はポートの個数と同一である。同様に、アドレス・バスは７２ビットと１状態ビットである。同様に、ポートＦＩＦＯレジスタは２ワード備えている。
【００７７】
図４の参照を続ける。ポート・スキャン・ユニットの有限状態機械（Finite State Machine: ＦＭＳ）はクロック・サイクルごとに１つのレジスタの内容を８ビットのオンチップ・アドレス・バスに出力するだけである。ここで述べるように、各レジスタ位置の内容はポート識別番号である。これを行うために、それはレジスタ・アドレス１〜６４をラウンド・ロビン態様で読み取るだけである。レジスタ内部のポート・アドレスの順序はアドレス・バスに送出されるポート・アドレスの順序を直接に決める。各ポートの２ワード（各７２ビット）の受信ＦＩＦＯのポート・アドレスがアドレス・バス上のアドレスと等しいときは常に、当該ＦＩＦＯを読み取る。これは上記ＦＩＦＯの第１のワードがデータ・バスに書き込まれるということを意味している。アドレスがＦＩＦＯのポート・アドレスと等しくないときは、ＦＩＦＯが出す１ワードをデータ・バスに出力するデバイス・ドライバが使用不可である。したがって、選択したポートが出すデータだけをデータ・バスに送出する。拡張データ・バスにはデータとともに１ビットのＦＩＦＯ完全信号を送出する。ＦＩＦＯ完全信号はデータが有効な場合には「１」である。ＦＩＦＯから１ワード読み取ったら、この信号を「０」に設定する。ＳＤＨ／ＳＯＮＥＴライン・ポートからＦＩＦＯに新たなデータが書き込まれたら、それは「１」に戻る。したがって、ＦＩＦＯ完全信号は、それが「１」のときに処理しなければならないデータとそれが「０」のときに処理してはいけないデータ（なぜなら当該データはこのＦＩＦＯからの最後の読み取りによって処理済みだからである）とを識別している。
【００７８】
受信データ・パスにおいて引き続く各ユニットは論理ユニットをアドレス・バス上のポート・アドレスで特定される一連のメモリ・ユニットに接続する。それは拡張データ・バス上の状態ビットが「１」のときは常にデータを処理する。そうでないとき、それはこのクロック・サイクルでは何もしない。この状態ビットは、全受信データ用のシステム・クロックは全ライン・ポートの合計より速いという事実とともに次のことを保証する。すなわち、読み取られていないポートＦＩＦＯにはデータ更新がない、および、最後のリード・オペレーション以来、データ更新がないＦＩＦＯは同じデータを２度処理することはない。
【００７９】
ポート・スキャン・ユニット１１０は構成可能な態様で（たとえば全ポートが平等の場合にはラウンド・ロビン）単一のシステム・クロックを用いてＦＩＦＯから受信データ・パスにデータを読み出す。システム・クロックはＳＤＨ／ＳＯＮＥＴ標準に従って許容されるクロックレートの変動を含む最速のライン入力クロックと少なくとも同程度に速い必要がある。入力データの更新がないのにＦＩＦＯバッファが読み取られていた場合、ポート・スキャン・ユニット１１０はマークを付す。この場合、データ・パス中のすべてのユニットはこのデータ・ワードを処理しない。
【００８０】
バイト位置合わせユニット１１２は入来する７２ビットのデータを位置合わせして、その出力がＳＤＨ／ＳＯＮＥＴのフレーム位置にある９バイトと正確に対応するようにする。この位置合わせはハント（hunt) モードでＡ１／Ａ２バイト位置合わせパターンを探索し、同期モードでＡ１／Ａ２バイト位置合わせパターンの繰り返しを継続してチェックすることにより行う。ｍ個の連続するフレーム（たとえばｍ＝５）の間に上記パターンが存在しない場合、フレーム外れ（out of frame: ＯＯＦ）エラーを表明する。ＯＯＦ状態が構成可能な期間Ｔ_OOFだけ継続したら、ＬＯＦ状態を宣言し、対応するマイクロプロセッサ割込みを発生させる。いったんＬＯＦ状態になったら、インフレーム状態が期間Ｔ_LOFだけ継続している間、その状態に留め置かれる。ＬＯＦ状態が２フレーム内で測定されたら、アラーム表示信号（ＡＩＳ）を発生させる。これにより、ＳＯＨユニットとＡＵＨユニットは受信したＳＤＨ／ＳＯＮＥＴ信号を論理的全「１」信号として扱う。ＬＯＦ障害状態が終了したら、２フレーム内からＡＩＳを除去する。いわゆる位置合わせ位置（１≦位置合わせ位置≦７１）、状態（ハント、プレ同期、同期）、（プレ同期モードで）正確に発見されたＡ１／Ａ２パターンの個数、および（同期モードで）不正確に発見されたＡ１／Ａ２パターンの個数をフレームごとに格納する必要がある。
【００８１】
Ｂ１計算ユニット１１４はフレームを逆スクランブルする前に、完全なＳＴＭ−Ｎフレームに対してＢ１パリティ・バイトを計算する。実際のＢ１バイトはフレームごとにメモリに格納する。完全なフレームに対する最終値は後刻、セクション・オーバーヘッド・ハンドラ（ＳＯＨ）ユニット１２２が使用しうるような方法で格納する。
【００８２】
フレーム逆スクランブル・ユニット１１６は入来するすべてのバイトを逆スクランブルする（ただし、スクランブルされていない、フレームの第１行のＳＯＨバイトは除く）。フレーム逆スクランブル・ユニット１１６はＳＴＭ−Ｎフレームごとに次に示す値を必要とする。すなわち、Ｎ、３×Ｎ、９×Ｎ、および２４３０×Ｎである。
【００８３】
本発明の一実施形態では、逆スクランブル・ユニットは送信パスにおけるフレーム・スクランブル・ユニットに類似しているとともに、ＶＨＤＬコードで実装されたものである。このユニットとフレーム・スクランブル用の標準ユニットとの実装における重要な相違点は、このユニットがアドレス・バスに供給されるポート・アドレスに応じて様々なメモリ・ユニットに接続される点である。標準のフレーム・スクランブル・ユニットはすべての変数をローカルに格納するから、様々なメモリ・ユニットに接続される必要がない。本発明の一実施形態の実装における逆スクランブル・ユニットはある変数を特定のメモリ・ユニットに格納する必要がある。そして、同ユニットは新たなクロック・サイクルの始めにおいて、最後のクロック・サイクルで処理したポートに属す情報を対応するメモリに書き込まなければならない。次いで、同ユニットは現在のポート・アドレスに対応する格納済みの情報を対応するメモリからローカル変数にコピーしなければならない。同ユニットがこのデータを処理することができるのは次のステップとしてのみである。同ユニットは次のクロック・サイクルの始めにおいて、更新したデータを対応するメモリに書き込む。次に示すＶＨＤＬコードはこのことを示している。
【００８４】

【００８５】
この例では、ＧＲＡとＧＲＡ２はこのユニットがポートごとに出す変数を格納するのに必要なメモリ・レジスタである。２つのレジスタ・ブロックを使用したのはデータのサイズのためであり、上述した様々なメモリ・ユニットとは関係ない。有効なポート・アドレスによってレジスタを特定のメモリ・ユニットに割り当てることは、この論理ユニットの外部で行う。重要な点は上掲したハードウェア記述コードは次に示す「論理変数」を規定するものである。すなわち、これらの論理変数は各クロック・サイクルで特定のメモリに格納しないが、次のクロック・サイクルで新たなポートが出すデータによって単に上書きされる。また、これらの論理変数は「フレームごとに格納する必要のある変数」であり、したがってポートごとに格納する必要のある変数である。この他に重要な点は変数ｓｔｍ＿ｎ、ｓｔｍ＿ｎ＿３、ｓｔｍ＿ｎ＿９、およびｓｔｍ＿ｎ＿２４３０である。これらはポート・アドレスごとに格納されるアドレスであり、フレーム型すなわちＳＴＭ−ＮのＮを決めるものである。原則として、ｓｔｍ＿ｎで十分である。なぜなら、これ以外のすべての値はこの値の単なる倍数だからである。しかし、計算が未了の数値によってチップ構成を合成することはできないから、すべての値をメモリに格納する必要がある。ｓｔｍ＿ｎはこのユニットでは実際には必要でないから、飛ばしてもかまわない。ｓｔｍ＿ｎ＿９＝９×ｓｔｍ＿ｎはセクション・オーバーヘッド・バイトである１行のバイト数を決めるものであり、あとに続くバイトはすべてペイロード・バイトである。ｓｔｍ＿ｎ＿２４３０は単一行のバイト数、したがってＳＴＭ−Ｎフレームのある行の終点および次の行の開始点を決めるものである。ｓｔｍ＿ｎ＿３はデータをフレームに正しく位置合わせするのに必要になる。
【００８６】
データ・パス中の他のすべてのユニットはこれらの数ｓｔｍ＿ｎ、ｓｔｍ＿ｎ＿３、ｓｔｍ＿ｎ＿９、およびｓｔｍ＿ｎ＿２４３０のうちのいくつかを上述したのと同じように必要とするとともに、クロック・サイクルの始めでポートに固有のメモリにデータを格納し、上述した例と全く同様にデータ・バス上のデータを処理する前にポートに固有のメモリからローカル変数にデータをコピーする必要がある。
【００８７】
Ｂ２計算ユニット１１８はＳＴＭ−Ｎフレームの３×Ｎ個のＢ２バイトを完全なフレーム（ただしフレーム逆スクランブル後の始めの３行のＳＯＨバイトは除く）に対する（ＢＩＰ−Ｎ）×２４個の偶数パリティとして計算する。
【００８８】
データ再配列ユニット１２０はＳＴＭ−Ｎフレームの入来する各行を再配列して、Ｎ個のＳＴＭ−１サブフレームのバイト・インターリーブを除去し、９バイト出力が、ＳＯＨバイトの場合には単一のＳＴＭ−１サブフレームの連続９バイトに対応するようにし、ＳＤＨ／ＳＯＮＥＴペイロード・バイトの場合には単一のＶＣ−４−ｘｃの連続９バイトに対応するようにする。Ｈ３ポインタ・バイトはＳＯＨバイトではなくペイロード・バイトに適合するように再配列する。このユニットは動作するのに２×６４×９バイトのバッファを必要とする。
【００８９】
セクション・オーバーヘッド・ハンドラ（ＳＯＨ）ユニット１２２は入来するデータから関連するＳＯＨバイトをすべて取り込み、それらのバイトをメモリにフレームごとに格納する。各ＳＯＨバイトはマイクロプロセッサによって読み書きアクセス可能である。受信データ・パスにおいて引き続くユニット用に、データ・バイトとＳＯＨバイトとを区別するワード・マスクを設定する。このワード・マスクはデータ・パス上をデータとともに転送される。９バイトがすべてＳＯＨバイトの場合にはワード・マスクは「００」であり、前半６バイトがＳＯＨバイトで後半３バイトがデータ・バイト（Ｈ３バイトとポインタ・デクリメント）の場合にはワード・マスクは「０１」であり、前半３バイトがＳＯＨバイトで後半６バイトがデータ・バイト（ポインタ・インクリメント）の場合にはワード・マスクは「１０」であり、純粋の９バイト・データの場合にはワード・マスクは「１１」である。これら以外にＳＯＨ／データ・バイトのパターンはない。このユニットは再生成器（regenerator)セクション・オーバーヘッド（ＲＳＯＨ）バイトと多重化（multiplex)セクション・オーバーヘッド（ＭＳＯＨ）バイトを扱う。
【００９０】
管理ユニット・ハンドラ（ＡＵＨ）ユニット１２４は入来するデータからパス・オーバーヘッド（ＰＯＨ）バイトをすべて取り込み、それらのバイトをメモリにＶＣ−４ごとに格納する。各ＰＯＨバイトはマイクロプロセッサによって読み書きアクセス可能である。入来するデータ中でＰＯＨバイトを発見するために、ＳＯＨユニットが評価してメモリに格納しておいた、ＡＵ−４のポインタ値を、対応するバイト・カウンタおよびデータ・バス上を入来するデータが供給するマスク・パターンとともにに使用する。構成によって、ＡＵＨユニットは（ＰＯＨバイトを含む）完全なＶＣ−４、またはＣ−４ペイロード・バイトのみを、さらなる処理用にペイロード・ハンドラがデータを読み取る元を成すＦＩＦＯに転送する。第１の場合を使用するのは、ユートピア・レベル４インタフェースを通じてＤＳ３マッパ装置へＶＣ−４を転送するためである。第２の場合を使用するのは、ＡＴＭ、ＰＰＰ、または他のペイロード・ハンドラ・ユニットを通じてパスを終端させるためである。フレーマが加算／除去多重化とディジタル・クロス−コネクトを備えた多重化セクション装置として位置づけられている場合には、さらなる構成がある。その場合、ＡＵＨユニットはＶＣ−４を送信側の対応するＦＩＦＯに書き込む。これにより、ループバックが容易になるから、システム・レベルの機能がパス終端装置を越えて機能する実装を実現することができる。
【００９１】
ペイロード・ハンドラ・ユニット１２６はペイロードをＡＴＭセルまたはＰＰＰパケットとして、構成可能な共用バッファＦＩＦＯ（最大６４ポート）に転送する。そこからユートピア・レベル４インタフェースが必要なセル／パケットの輪郭描写（delineation)および整合性チェックを行ったのちデータを読み取る。
【００９２】
ユートピア・レベル４インタフェース１２８はリンク層装置またはＤＳ３マッパ装置にデータを伝送するために設けられている。
【００９３】
送信側はユートピア・レベル４インタフェース１３０、ペイロード・ハンドラ・ユニット１３２、管理ユニット・ハンドラ１３４、ＶＣ−４インターリーブ・ユニット１３６、セクション・オーバーヘッド・ユニット１３８、Ｂ２計算ユニット１４０、フレーム・スクランブル・ユニット１４２、Ｂ１計算ユニット１４４、およびポート・アドレス・ユニット１４６から構成されている。
【００９４】
ユートピア・レベル４インタフェース１３０はリンク層装置またはＤＳ−３マッパ装置からデータを受信し、そのデータを構成可能な共用バッファＦＩＦＯ（最大６４ポート）に書き込む。そこからペイロード・ハンドラ・ユニットがデータを読み取る。
【００９５】
ペイロード・ハンドラ・ユニット１３２はＡＴＭセルとＰＰＰパケットをＶＣ−４コンテナ用に必要な形式にマップする。
【００９６】
管理ユニット・ハンドラ（ＡＵＨ）ユニット１３４はＶＣ−４ごとにパス・オーバーヘッド・パケットを生成し、ペイロード（ＡＴＭセルまたはＰＰＰパケットのストリーム）をＶＣ−４にマップする。パス終端装置モードでは、ポインタ生成機能は不要であり、対応するＡＵ−４ポインタはゼロに設定する。加算／除去多重化機能およびディジタル・クロス−コネクト機能を備えた多重化セクション装置の場合には、いくつかの可能性が存在する。
【００９７】
第１にスルー・タイミイング（through-timing）がある。このモードでは、ＳＤＨ／ＳＯＮＥＴライン・ポートにおける送信クロックは対応する入力ライン・ポートの受信クロックからとる。したがって、入力クロックと出力クロックとが同一であるから、ポインタ処理は不要である。しかし、様々な基準クロックを備えた入力ポートがいくつか存在するから、送信側のシステム・クロックは受信側のシステム・クロックと同一に選定する。そして、入力ポートＦＩＦＯが２つの読み取りオペレーションの間に入力ポートから更新されなかった場合には空（から）のクロック・サイクルの使用に対応して、送信側においてバッファの充填レベルが所定値以下になったら送信側に空のクロック・サイクルを含ませる必要がある。受信基準クロックと送信基準クロックが同一であるから、入力ポートと出力ポートとの間にあるいくぶん速いシステム・クロックを備えたユニットはそれらの間にあって加速装置（speedup)として機能する。平滑処理に必要な出力ＦＩＦＯバッファのサイズはさらに計算する必要がある。
【００９８】
第２にライン・タイミング（line-timing)がある。このモードでは、受信基準クロックの１つをすべての送信出力ライン用の基準クロックとして選定する。送信側でもこのクロックをシステム・クロックとして選定する。この場合、様々な受信基準クロックと選定した送信基準クロックとの間のクロック速度の相違を調整するためにポインタの生成が必要になる。
【００９９】
第３に外部送信タイミングがある。このモードでは、送信クロックとして外部供給の基準クロックを使用する。この状況はライン・タイミングについて説明したのと同じである。
【０１００】
ＶＣ−４インターリーブ・ユニット１３６はＳＴＭ−Ｎに属す様々なＶＣ−４のバイト・インターリーブを行う。このユニットは２×６４×９バイトのバッファを必要とし、ＳＤＨ／ＳＯＮＥＴのペイロード・バイトに対して受信パスにおけるデータ再配置ユニットと逆の操作を行う。
【０１０１】
セクション・オーバーヘッド・ハンドラ（ＳＯＨ）ユニット１３８は各ＳＴＭ−Ｎフレーム用にＳＯＨバイトを生成する。
【０１０２】
Ｂ２計算ユニット１４０はフレーム・スクランブルの前に完全なフレーム（ただし、前半３行のＳＯＨバイトを除く）に対する（ＢＩＰ−Ｎ）×２４偶数パリティとしてＳＴＭ−Ｎの３×Ｎ個のＢ２バイトを計算する。このユニットは実際のＢ２値をメモリにフレームごとに格納する。そして、最後のＢ２値はＳＯＨユニットが同じポート用に次のフレームのＢ２バイトに含める。
【０１０３】
フレーム・スクランブル・ユニット１４２は受信パスにおけるフレーム逆スクランブル・ユニットと同一であるが、すべてのフレーム・バイト（ただし、未スクランブルのまましておく、フレームの第１行のＳＯＨバイトを除く）をスクランブルする。このユニットはＳＴＭ−Ｎフレームごとに次に示す値を必要とする。すなわち、Ｎ、３×Ｎ、９×Ｎ、および２４３０×Ｎである。
【０１０４】
Ｂ１計算ユニット１４４はフレーム・スクランブルを行ったあと、完全なＳＴＭ−Ｎフレームに対してＢ１パリティ・バイト（偶数パリティ）を計算する。
実際のＢ１バイトはメモリにフレームごとに格納する。完全なフレーム用の最後の値は後刻、セクション・オーバーヘッド・ハンドラ（ＳＯＨ）ユニットが使用しうるように格納する。
【０１０５】
ポート・アドレス・ユニット１４６は各フレームからのデータをデータ・バスにのせ、ポート・アドレスをアドレス・バスにのせ出力ポートにおける対応するＦＩＦＯまで転送する。アドレス・バス上のアドレスとポート・アドレスが一致すると、対応するＦＩＦＯがデータを受信する。当該データを他のすべてのＦＩＦＯは受信しない。ＦＩＦＯはライン・ポート側でそのライン・ポート・クロックに従って読み取るのが望ましい。転送スケジュールは構成可能である。すべてのポートが等しい（６４個のＳＴＭ−１、１６個のＳＴＭ−４、または４個のＳＴＭ−１６）場合、スケジュールはは単純なラウンド・ロビンである。出力ポートＦＩＦＯへの書き込みはシステム・クロックによって行い、出力ポートＦＩＦＯからの読み取りは特定のライン・クロックによって行う。
【０１０６】
本発明の別の実施形態によると、ＳＴＭ−４〜ＳＴＭ−２５６のフレーマを実現することができる。その場合、現在の技術上の制約から９バイト幅のデータ・パスは望ましくないから、１８バイトあるいは３６バイトのデータ・パス幅を使用する。その実施形態は９バイトのデータ・パス幅に関連した詳細を除いて上述したものと同じである。
【図面の簡単な説明】
【０１０７】
【図１】ＳＴＭ−Ｎ信号へ至るＳＤＨ信号ハイアラキの概略を示す図である。
【図２】標準規定によるＶＣ−４コンテナを備えたＳＴＭ−１信号を示す図である。
【図３】入力データ伝送速度を有する少なくとも２つのデータ信号を合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する装置、またはこれと逆を行う装置をＳＴＭ−１〜ＳＴＭ−６４ ＳＤＨ／ＳＯＮＥＴフレーマの形態で示す図である。
【図４】アドレス・バスおよびデータ・バスによってポートＦＩＦＯレジストリに接続されたポート・スキャン・ユニットのブロック図である。
【符号の説明】
【０１０８】
１０２ ポート・インタフェース
１０４ ポート・インタフェース
１０６ ポート・インタフェース
１０８ ポート・インタフェース
１１０ ポート・スキャン・ユニット
１１６ バイト位置合わせユニット
１１４ Ｂ１計算ユニット
１１６ フレーム逆スクランブル・ユニット
１１８ Ｂ２計算ユニット
１２０ データ再配列ユニット
１２２ セクション・オーバーヘッド・ハンドラ
１２４ 管理ユニット・ハンドラ
１２６ ペイロード・ハンドラ・ユニット
１２８ ユートピア・レベル４・インタフェース
１３０ ユートピア・レベル４インタフェース
１３２ ペイロード・ハンドラ・ユニット
１３４ 管理ユニット・ハンドラ
１３６ ＶＣ−４インターリーブ・ユニット
１３８ セクション・オーバーヘッド・ユニット
１４０ Ｂ２計算ユニット
１４２ フレーム・スクランブル・ユニット
１４４ Ｂ１計算ユニット
１４６ ポート・アドレス・ユニット

Claims (28)

1. 入力データ伝送速度を有する少なくとも２つのデータ信号を合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する装置（１００）、またはこれと逆を行う装置（１００）であって、
   前記少なくとも２つのデータ信号を受信する少なくとも２つのポート（１０２〜１０８）と、
   前記ポートが受信したデータ信号からデータを抽出するポート・スキャン・ユニット（１１０）と
   を備え、
   前記ポート・スキャン・ユニット（１１０）が、少なくとも２つの異なる入力データ伝送速度を有するデータ・ストリームを提供するポート群からデータを抽出するように構成されている
   ことを特徴とする
   装置。
2. さらに、
   前記ポート・スキャン・ユニット（１１０）に機能的に接続され、前記少なくとも２つのポートのうちのどれをその入力データ伝送速度に対してどのクロック・サイクル内で処理する必要があるかを判断する制御論理ユニット
   を備えた、
   請求項１に記載の装置。
3. 前記制御論理ユニットが、前記ポート・スキャン・ユニット（１１０）が遅い入力データ伝送速度を有するポートより、速い入力データ伝送速度を有するポートに比例的により頻繁にアクセスするよう制御するように構成されている、
   請求項２に記載の装置。
4. さらに、
   前記少なくとも２つのデータ信号を所定幅の並行データ・ストリームに変換する少なくとも２つの逆多重化ユニット
   を備えた、
   請求項１に記載の装置。
5. さらに、
   各々が前記ポート・スキャン・ユニット（１１０）に機能的に接続された少なくとも２つの記憶ユニット
   を備え、
   前記逆多重化ユニットの１つが一時的にデータを格納する、
   請求項４に記載の装置。
6. 前記記憶ユニットがＦＩＦＯで形成されており、
   前記ＦＩＦＯが、接続されたポートの入力データ伝送速度に対応する速度で動作するように構成されている、
   請求項５に記載の装置。
7. さらに、
   前記ポート・スキャン・ユニット（１１０）に接続され、すべてのポートが出すデータの書き込み先をなす中央バッファ
   を備えた、
   請求項２に記載の装置。
8. 前記制御論理ユニットが、前記ポート・スキャン・ユニット（１１０）がアクセスごとに遅い入力データ伝送速度を有するポートより、速い入力データ伝送速度を有するポートから比例的により多くのデータを読み取り、前記中央バッファに単一のクロック速度でデータを書き込むよう制御するように構成されている、
   請求項７に記載の装置。
9. さらに、
   各ポートに関連付けられた少なくとも２つの逆多重化ユニットを備え、
   それにより、１つの逆多重化ユニットの結果データの幅がより速い入力データ伝送速度を有するポートにおいて比例的により広くなっている、
   請求項７または８に記載の装置。
10. 前記制御論理ユニットが、前記ポート・スキャン・ユニット（１１０）がアクセスごとにすべてのポートから同じ量のデータを読み取り、前記中央バッファに遅い入力データ伝送速度を有するポートより、速い入力データ伝送速度を有するポートから比例的により頻繁に書き込むよう制御するように構成されている、
    請求項７に記載の装置。
11. さらに、
    前記中央バッファに機能的に接続されたバイト位置合わせユニットを備え、
    フレーム・バイト位置合わせしたデータのみを前記中央バッファに書き込むことを保証するようにした、
    請求項１０に記載の装置。
12. 入力データ伝送速度を有する少なくとも２つのデータ信号を合体させ入力データ伝送速度より速い出力データ伝送速度を有する単一のデータ・ストリームにして共用媒体上の伝送の用に供する方法、またはこれと逆を行う方法であって、
    前記少なくとも２つのデータ信号を受信するステップと、
    前記ポートが受信したデータ信号からデータを抽出するステップと
    を備え、
    少なくとも２つの異なる入力データ伝送速度を有するデータ・ストリームを提供するポート群からデータを抽出する
    ことを特徴とする
    方法。
13. さらに、
    前記少なくとも２つのポートのうちのどれをその入力データ伝送速度に対してどのクロック・サイクル内で処理する必要があるかを判断するステップ
    を備えた、
    請求項１２に記載の方法。
14. さらに、
    遅い入力データ伝送速度を有するポートより、速い入力データ伝送速度を有するポートに比例的により頻繁にアクセスするステップ
    を備えた、
    請求項１３に記載の方法。
15. さらに、
    前記少なくとも２つのデータ信号を所定幅の並行データ・ストリームに変換するステップ
    を備えた、
    請求項１２に記載の方法。
16. さらに、
    一時的にデータを格納するステップ
    を備えた、
    請求項１２に記載の方法。
17. 一時的にデータを格納する前記ステップを、接続されたポートの入力データ伝送速度に対応する速度でＦＩＦＯの概念に従って実行する、
    請求項１６に記載の方法。
18. さらに、
    すべてのポートが出すデータを中央バッファに書き込むステップ
    を備えた、
    請求項１３に記載の方法。
19. さらに、
    遅い入力データ伝送速度を有するポートより、速い入力データ伝送速度を有するポートから比例的により多くのデータを読み取り、前記中央バッファに単一のクロック速度でデータを書き込むステップ
    上備えた、
    請求項１８に記載の方法。
20. さらに、
    各ポートの入来するデータ・ストリームを逆多重化するステップを備え、
    それにより、１つの逆多重化ユニットの結果データの幅がより速い入力データ伝送速度を有するポートにおいて比例的により広くなっている、
    請求項１８または１９に記載の方法。
21. さらに、
    アクセスごとにすべてのポートから同じ量のデータを読み取り、前記中央バッファに遅い入力データ伝送速度を有するポートより、速い入力データ伝送速度を有するポートから比例的により頻繁に書き込むステップ
    を備えた、
    請求項１８に記載の方法。
22. さらに、
    バイト位置合わせを実行しフレーム・バイト位置合わせしたデータのみを前記中央バッファに書き込むことを保証するステップ
    を備えた、
    請求項２１に記載の方法。
23. （ａ）ネットワーク装置のポートにおいて、異なる伝送速度を有する少なくとも２つのデータ・トラフィックをエンコードしたフレームを受信するステップと、
    （ｂ）ポート・スキャン・ユニットを用いて前記ポートから受信パスにフレームを読み出すステップと、
    （ｃ）前記受信パス内に動作可能に配置された複数の処理ユニットを用いてフレームを検査するステップと、
    （ｄ）前記複数の処理ユニット中の各処理ユニットとして、前記フレームの特定のセクションにエンコードされたデータを抽出することにより前記フレームを検査し、前記フレームの残部を下流の処理ユニットに転送するステップと、
    （ｅ）下流の処理ユニットが前記フレームのペイロード・セクションが残っている間、前記ステップ（ｄ）を繰り返すステップと、
    （ｆ）ペイロード処理ユニットにおいて前記フレームの前記ペイロード・セクションを受信し、前記ペイロード処理ユニットがその内容を前記エンコードされたデータに基づいて特定のデータ型に解剖するステップと
    を備えた
    方法。
24. さらに、
    前記特定のデータ型をリンク層装置またはＤＳ３マッパ装置に送信するユートピア・レベル４インタフェースにおいて前記特定のデータ型を受信するステップ
    を備えた、
    請求項２３に記載の方法。
25. 前記抽出したデータをメモリ・ユニットに格納する、
    請求項２３に記載の方法。
26. ネットワーク装置のポートにアクセスし、速度が異なる少なくとも２つのデータ・トラフィックから成るペイロードをエンコードしたデータ・フレームを読み取るデータ・スキャン・ユニットと、
    前記データ・フレームから抽出した情報を格納する複数の記憶構成要素と、
    動作可能に直列接続された複数の受信側の処理ユニットであって、前記複数の処理ユニットの各々が前記記憶構成要素のうちの選択した１つに接続されており、前記複数の処理ユニットの各々がフレームを検査し、前記フレームの所定部から情報を抽出し、前記フレームの残部を下流の処理ユニットへ転送する、複数の受信側の処理ユニットと、
    前記フレーム中のペイロードを受信し、前記ペイロードを解析して前記ペイロードに組み込まれている様々なデータ型を生成するペイロード・ハンドラと
    を備えた
    装置。
27. さらに、
    動作可能に直列接続され、協働して、異なる速度を有する少なくとも２つのデータ・トラフィックから成るペイロードを含むフレームを生成して前記ポートへ送信する複数の送信側の処理ユニット
    を備えた、
    請求項２６に記載の装置。
28. さらに、
    前記複数の送信側の処理ユニットのうちの選択した１つに選択的に接続された複数のメモリ
    を備えた、
    請求項２７に記載の装置。

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