JP3910063B2 - 伝送装置および該伝送装置におけるデータ処理方法 - Google Patents
伝送装置および該伝送装置におけるデータ処理方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は,複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置,該伝送装置におけるデータ処理方法,およびデータ変換方法に関する。また,本発明は,複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータにデータ処理およびデータ変換を実行させるためのプログラムに関する。
【0002】
【従来の技術】
通信システムにおいてリアルタイム処理が要求される装置は,従来,高速処理を行うために専用のハードウェア回路によって実現されるのが一般的であった。たとえば,SONET/SDH(Synchronous Optical Network/Synchronous Digital Hierarchy)伝送方式の双方向リング(BLSR:Bi-directional Line Switched Ring)システムにおける回線切り替え制御部も,リアルタイム処理が要求されることから,従来,専用のハードウェア回路により実現されていた。
【0003】
図21(A)は,SONET/SDH伝送方式のBLSRシステムの構成を示すブロック図である。このBLSRシステムは,一例として6つのノードn1〜n6を有し,各ノード間が4本(4心)の光ファイバにより接続される4BLSRシステムである。4本のうち2本は現用回線(Work)として使用され,残りの2本は予備回線(PTCT:Protection)として使用される。現用回線の1本および予備回線の1本は,時計方向への光信号の伝送に使用され,残りの各1本は,反時計方向への光信号の伝送に使用される。
【0004】
1本の光ファイバには,複数のチャネルがタイムスロットにより多重化(時分割多重化)され,伝送される。たとえばOC(Optical Carrier)−48の場合にはチャネルch1〜ch48が,OC−192の場合にはチャネルch1〜ch192が,それぞれ多重化される。
【0005】
光ファイバまたはノードに障害が発生していない状態(通常状態)においては,現用回線により信号(主信号)の伝送が行われる。一方,光ファイバまたはノードに障害が発生すると,APS(Automatic Protection Switching)プロトコルによる切り替え処理が実行され,予備回線による主信号の伝送が行われる。具体的には,障害の状況に応じて,スパンスイッチ(Span-Switch)およびスパンブリッジ(Span-Bridge),または,リングスイッチ(Ring-Switch)およびリングブリッジ(Ring-Bridge)がノードにおいて実行される。
【0006】
図21(B)は,同図(A)に示すBLSRシステムにおいて,ノードn2とn3との間の4本の光ファイバに障害が発生した場合の切り替え処理を示している。ノードn2−n3間に障害が発生した場合,APSプロトコルによりループバック(ノードn2のEast側およびノードn3のWest側のそれぞれにおけるリングスイッチおよびリングブリッジ)が実行され,主信号の救済が図られる。
【0007】
なお,図示は省略するが,ノードn2−n3間の現用回線のみに障害が発生した場合には,ループバックではなく,ノードn2−n3間の現用回線の主信号を,ノードn2−n3間の同一方向の予備回線側に切り替えるスパンスイッチおよびスパンブリッジが実行され,主信号の救済が図られる。たとえば,ノードn2からノードn3に向かう現用回線に障害が発生すると,ノードn2のEast側でスパンブリッジが実行され,主信号が予備回線を介してノードn3に伝送される。そして,ノードn3のWest側ではスパンスイッチが実行され,予備回線から入力された主信号が現用回線側に戻される。
【0008】
このようなAPSプロトコルによるノードの切り替え処理は,各ノードに設けられた回線切り替え制御部によって実行される。図22は,BLSRシステムにおける各ノードn1〜n6の概略構成を示すブロック図である。
【0009】
各ノードは,ホストプロセッサ1,回線切り替え制御部200,スパンスイッチ部3,リングスイッチ部4,スパンブリッジ部5,およびリングブリッジ部6を有する。また,スパンスイッチ部3は,選択回路31および32,ならびにAIS(Alarm Indicated Signal)挿入回路33および34を有する。リングスイッチ部4は選択回路41および42を,スパンブリッジ部5は選択回路51および52を,リングブリッジ部6は選択回路61および62を,それぞれ有する。
【0010】
なお,図示は省略するが,ノード内において主信号は電気信号により処理されるので,入力端には,光ファイバから入力された光信号を電気信号に変換する光電変換器が設けられ,出力端には,電気信号を光信号に変換する光電変換器が設けられる。また,タイムスロットの入れ替え(交換)を行うスイッチ部も設けられる。
【0011】
ホストプロセッサ1は,ノードの運用管理を行うとともに,ノード間で通信される,APSプロトコルによる障害に関する情報,装置の初期設定情報等を保持し,これらの情報を制御データとして回線切り替え制御部200に与える。
【0012】
回線切り替え制御部200は,専用ハードウェア回路により構成される。この回線切り替え制御部200は,ホストプロセッサ1から与えられた制御データに基づいて,スパンスイッチ部3〜リングブリッジ部6の各選択回路および/またはAIS挿入回路を制御するための制御信号を生成し,この制御信号をこれらの回路に与える。
【0013】
この制御信号に基づいて,選択回路31,32,41,42,51,52,61,および62は,入力される2つの主信号の一方を選択して出力する。また,AIS挿入回路33および34は,制御信号に基づいてAISを出力し,主信号内にAISを挿入する。これにより,通常時の主信号の送受信および障害発生時の切り替え処理(リングスイッチおよびリングブリッジ,または,スパンスイッチおよびスパンブリッジ)が実行される。
【0014】
たとえば,スパンスイッチおよびスパンブリッジでは,現用回線のチャネルは同方向の予備回線のチャネルに切り替えられるとともに,予備回線のチャネルにAISが挿入される。リングスイッチおよびリングブリッジでは現用回線のチャネルは逆方向の予備回線のチャネルに切り替えられる。
【0015】
【発明が解決しようとする課題】
しかし,ハードウェア回路により回線切り替え部を実現した場合に,ITU−T等の標準勧告仕様の変更や小規模の仕様変更/追加/機能向上を行うごとに再度ハードウェア設計を行い,ハードウェアを作り直す必要がある。このため,開発期間が延びコストも増大していた。
【0016】
一方で,早期の製品開発/出荷も要求されている。このため,リアルタイム処理が要求される回線切り替え制御部についても,ハードウェア回路ではなく,ソフトウェア(プログラム)によりその機能を実現し,安価な装置を短期間で開発することが求められている。
【0017】
図23は,回線切り替え制御部200の処理をソフトウェアにより実現する場合の該回線切り替え制御部200の従来の構成を示すブロック図である。回線切り替え制御部200は,CPU(RISCプロセッサ)201,メモリ(2ポートRAM)202および205,ワークメモリ(RAM)203,命令格納メモリ(ROM)204,ならびにパラレル/シリアル変換器(PS)2061〜2064を有する。
【0018】
メモリ202には,ホストプロセッサ1から与えられる制御データが記憶される。図24は,メモリ202に記憶された制御データを示している。
【0019】
ホストプロセッサ1から与えられる制御データは,所定のアドレス(ここではX番地)から順に各メモリセルに記憶される。各メモリセルは32ビットを有する。図中,各メモリセルの右端が第1ビット(最下位ビット)であり,左端が第32ビット(最上位ビット)である。
【0020】
制御データは,複数のチャネル単位(またはリング単位)(図24で24チャネル単位)で設けられる回線制御データ(A,B,C,D,X,Y)と,各チャネル単位に設けられる回線設定データ(チャネル設定データ)とを有する。
【0021】
回線制御データには,2ビットのノード障害データA(以下「BSC」ともいう。),1ビットのリングブリッジトリガデータB(以下「BR」ともいう。),1ビットのリングスイッチトリガデータC(以下「SW」ともいう。),1ビットの装置試験用制御データD(以下「TESTcont」ともいう。),1ビットのスパンスイッチトリガデータX(以下「Spanswcont」ともいう。),および1ビットのスパンブリッジトリガデータY(以下「Spanbrcont」ともいう。)が含まれる。
【0022】
回線制御データは,図24では24チャネル単位に設けられる。具体的には,ノードのWest(入力側)からEast(出力側)に向かう(以下「East側」という。)チャネルch1〜ch24に対して1組の回線制御データが設けられ,ノードのEast(入力側)からWest(出力側)に向かう(以下「West側」という。)チャネルch1〜ch24に対して1組の回線制御データが設けられる。
【0023】
チャネル数が25以上ある場合には,同様にして,East側チャネルch25〜ch48までの24チャネルに対して1組の回線制御データが設けられ,West側チャネルch25〜ch48までの24チャネルに対して1組の回線制御データが設けられる。
【0024】
ノード障害データA(BSC)は,A=0の場合に障害が発生していないことを示し,A=1の場合に他のノードで障害が発生していることを示し,A=2の場合に自ノードのEast側チャネルに障害が発生していることを示し,A=3の場合に自ノードのWest側チャネルに障害が発生していることを示す。
【0025】
リングブリッジトリガデータB(BR)は,B=0の場合にリングブリッジを行わないことを示し,B=1の場合にリングブリッジを行うことを示す。リングスイッチトリガデータC(SW)は,C=0の場合にリングスイッチを行わないことを示し,C=1の場合にリングスイッチを行うことを示す。装置試験用制御データD(TESTcont)は,D=0の場合に装置試験を行わず,D=1の場合に装置試験を行うことを示す。
【0026】
スパンスイッチトリガデータX(Spanswcont)は,X=0の場合にスパンスイッチを行わないことを示し,X=1の場合にスパンスイッチを行うことを示す。スパンブリッジトリガデータY(Spanbrcont)は,Y=0の場合にスパンブリッジを行わないことを示し,Y=1の場合にスパンブリッジを行うことを示す。
【0027】
回線設定データには,制御データ要素として,1ビットのNUTチャネル(BLSRによる救済を行わないチャネル)設定データE(以下,単に「NUT」ともいう。),1ビットのサブマリンスイッチ制御データF(以下「SubmarineSW」ともいう。),1ビットの装置試験用リングスイッチ制御データG(以下「RingSWcont」ともいう。),1ビットのサブマリンブリッジ制御データS(以下「SubmarineBR」ともいう。),および1ビットの装置試験用リングブリッジ制御データT(以下「RingBRcont」ともいう。)が含まれる。これらの回線設定データは各チャネルに対して設けられる。
【0028】
データE(NUT)は,E=0の場合に,対応するチャネルをBLSRにより救済するチャネルに設定し,E=1の場合に,対応するチャネルをBLSRにより救済しないチャネルに設定することを示す。データF(SubmarineSW)は,F=0の場合にサブマリンスイッチを行わず,F=1の場合にサブマリンスイッチを行うことを示す。
【0029】
データG(RingSWcont)は,G=0の場合に装置試験用リングスイッチを行わず,G=1の場合に装置試験用リングスイッチを行うことを示す。データS(SubmarineBR)は,S=0の場合にサブマリンブリッジを行わず,S=1の場合にサブマリンブリッジを行うことを示す。データT(RingBRcont)は,T=0の場合に装置試験用リングブリッジを行わず,T=1の場合に装置試験用リングブリッジを行うことを示す。
【0030】
これらの回線制御データおよび回線設定データは,制御信号データに変換され,メモリ205に記憶される。
【0031】
制御信号データには,図25に示すように,データ要素として,リングスイッチ制御データH(以下「RingSW」ともいう。),リングブリッジ制御データI(以下「RingBR」ともいう。),スパンスイッチ制御データJ(以下「SpanSW」ともいう。),およびスパンブリッジ制御データK(以下「SpanBR」ともいう。)が含まれる。これらの制御信号データは,East側の各チャネルおよびWest側の各チャネルに対して設けられる。
【0032】
East側リングスイッチ制御データHは,リングスイッチ部4の選択回路41に与えられる。West側リングスイッチ制御データHは,リングスイッチ部4の選択回路42に与えられる。選択回路41および42は,H=0の場合には第1入力(現用回線)側の主信号を選択/出力し,H=1の場合には第2入力(予備回線)側の主信号を選択/出力する。
【0033】
East側リングブリッジ制御データIは,リングブリッジ部6の選択回路61に与えられる。West側リングスイッチ制御データIは,リングブリッジ部6の選択回路62に与えられる。選択回路61および62は,I=0の場合には第1入力(現用回線)側の主信号を選択/出力し,I=1の場合には第2入力(予備回線)側の主信号を選択/出力する。
【0034】
East側スパンスイッチ制御データJは,スパンスイッチ部3の選択回路31およびAIS挿入回路33に与えられる。West側スパンスイッチ制御データJは,スパンスイッチ部3の選択回路32およびAIS挿入回路34に与えられる。選択回路31および32は,J=0の場合には第1入力(現用回線)側の主信号を選択/出力し,J=1の場合には第2入力(予備回線)側の主信号を選択/出力する。また,AIS挿入回路33および34は,J=1の場合にAISを挿入/出力し,J=0の場合には挿入/出力を行わない。
【0035】
East側スパンブリッジ制御データKは,スパンブリッジ部5の選択回路51に与えられる。West側スパンスイッチ制御データKは,スパンブリッジ部5の選択回路52に与えられる。選択回路51および52は,K=0の場合には第1入力(現用回線)側の主信号を選択/出力し,K=1の場合には第2入力(予備回線)側の主信号を選択/出力する。
【0036】
従来,ハードウェアにより実行されていた,回線制御データおよび回線設定データを制御信号データH〜Kに変換する処理をそのままソフトウェアによる処理に置き換えると,図26に示すフローチャートとなる。このフローチャートは,East側のリングスイッチ制御データHを生成する部分のみを示している。また,図27は,このフローチャートに示す処理をプログラム言語C(C言語)およびRISCプロセッサのアセンブリ言語で記述したプログラム例である。このプログラムは,命令格納メモリ204に格納されている。
【0037】
CPU201は,まず,チャネル番号を指定するインデックスとして使用される変数iを1に初期化し(S101),続いて,チャネルchiのNUTが0であるかどうかを判定する(S102)。
【0038】
CPU201は,チャネルchiのNUTが0でないならば(S102でN),チャネルchiのRingSW(データH)を0にし(S109),NUTが0であるならば(S102でY),TESTcontが0であるかどうかを判定する(S103)。
【0039】
CPU201は,TESTcontが0でないならば(S104でN),RingSWをRingSWcontの値にし(S110),TESTcontが0であるならば(S104でY),チャネルchiのSubmarineSWが,。0であるかどうかを判定する(S104)。
【0040】
CPU201は,SubmarineSWが0でないならば(S104でN),RingSWを1にし,SubmarineSWが0であるならば(S104でY),BSCが2(2進数表記では“10”)であり,かつ,SWが1であるかどうかを判定する(S105)。
【0041】
CPU201は,BSCが2であり,かつ,SWが1であるならば(S105でY),RingSWを1にし(S106),それ以外の場合には(S105でN),RingSWを0にする(S112)。
【0042】
その後,CPU201は,変数iを1つインクリメントし,次のチャネルのデータHを生成する(S107,S108)。このような処理がチャネル数N(たとえばN=24)回繰り返される。
【0043】
このように,従来のハードウェア処理をそのままソフトウェアにより実現すると,チャネル単位の処理を収容されているチャネル数分繰り返すために,処理時間が長くなり許容時間内に処理できないという問題がある。
【0044】
たとえば,図27に示すように,RISCプロセッサの命令では,1チャネル当たり22ステップを要する。リングブリッジ制御信号Iの生成も同様の処理なのでステップ数もほぼ同数となる。したがって,リングステップおよびリングブリッジを実行する場合には,ステップ数は約44ステップとなる。
【0045】
OC−192の4BLSRシステムでは,768チャネルの処理を行う必要があるので,768×44=33792(ステップ)を要する。
【0046】
CPU201の動作周波数を100MHz,1ステップの実行に要するクロック数を1クロックとすると,33792×10[ナノ秒]=338[マイクロ秒]を要することとなる。
【0047】
これは,あくまでもリングスイッチ制御データHおよびリングブリッジ制御データIを生成するために必要な時間の一例であり,実際の処理は,RIP(Ring Interworking on Protection)機能等を実現しているため,より複雑であり,さらに多くのステップ数を要する。
【0048】
このため,回線切り替え設定部200の機能をソフトウェアにより実現した場合に,障害が発生してから切り替えが完了するまでの許容時間(たとえば50ミリ秒)を超えるおそれがあった。
【0049】
ソフトウェア処理を高速化させるためには,CPUの動作周波数を上げたり,CPUのバンド幅(処理ビット数)を上げたり,あるいは,マルチプロセッサにする等が考えられるが,消費電力が増大し,また,ハードウェアの規模およびコストが増加することから好ましい対策ではない。
【0050】
したがって,制御信号データH,I等を生成する処理に要するステップ数を減少させ,処理に要する時間を短縮する必要がある。
【0051】
本発明は,このような背景に鑑みなされたものであり,その目的は,BLSRシステムにおけるノード等の伝送装置におけるデータ処理の処理数を削減することにある。
【0052】
【課題を解決するための手段】
前記目的を達成するために,本発明による伝送装置は,複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置において,1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶する第1記憶部と,前記第1記憶部に記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する第1データ構造変換部と,前記第1データ構造変換部による変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成するデータ生成部と,を有することを特徴とする。
【0053】
本発明によるデータ処理方法は,複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるデータ処理方法であって,1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶し,前記記憶セルに記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換し,前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成するものである。
【0054】
本発明によるデータ変換方法は,複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるデータ変換方法であって,1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶し,前記記憶セルに記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換するものである。
【0055】
また,本発明によるプログラムは,前記データ処理方法またはデータ変換方法をコンピュータに実行させるためのものであり,本発明によるコンピュータ読み取り可能な記録媒体は,本発明によるプログラムを該記録媒体に記録したものである。
【0056】
本発明によると,複数のチャネルの第1制御データから同種類の制御データ要素が選択され,該同種類の制御データ要素が1ワードのデータで構成される。こおのため,1ワードのデータ内には,複数のチャネルの同種類の制御データ要素が含まれている。したがって,データ生成部の処理が,中央処理装置(CPU)により実行されるプログラム(ソフトウェア)により記述されている場合であっても,CPUは,1ワードのデータ処理で,複数のチャネルの同種類の制御データ要素の処理を実行することができる。
【0057】
これにより,処理数が削減され,処理に要する時間を短縮することができる。また,ソフトウェアにより機能を実現できることから,処理性能を保ちつつ,仕様変更に柔軟に対応できるシステムを,低コストで,かつ,短期間に開発することが可能となる。
【0058】
【発明の実施の形態】
<第1の実施の形態>
図1は,本発明の第1の実施の形態による回線切り替え制御部2の構成を示すブロック図である。この回線切り替え制御部2は,前述したように,BLSRシステムの各ノードに設けられる。BLSRシステムの全体構成および各ノードの概略構成は,前述した図21および図22にそれぞれ示すものと同じであるので,その説明は省略する。図22における回線切り替え制御部200が回線制御部2に置換される。
【0059】
この回線切り替え制御部2は,CPU20,メモリユニット21,メモリ22,ワークメモリ23,命令格納メモリ24,およびパラレル/シリアル変換器(PS)251〜254を備えている。
【0060】
CPU20は,たとえばRISCプロセッサである。CPU20の1ワード(一度に処理(読み出し/書き込み/演算)できる情報の単位)は,本実施の形態では32ビットである。
【0061】
命令格納メモリ24は,たとえばROMであり,回線切り替え制御部2の処理(後述するデータ構造変換処理および制御信号データ生成処理を含む。)を記述したプログラムを記憶する。このプログラムは,CPU20により実行される。
【0062】
ワークメモリ23は,たとえば,各アドレスのメモリセル(1ワード)が32ビットを有するRAMであり,CPU20の処理において生成される中間データ等を記憶する。中間データには,ホストプロセッサ1から与えられた回線制御データおよび回線設定データのデータ構造を変換したもの(後述する図5参照)が含まれる。
【0063】
メモリ22は,たとえば,各アドレスのメモリセル(1ワード)が32ビットを有する2ポートRAMである。このメモリ22には,一方のポートからCPU20により制御信号データ(後述する図14参照)が書き込まれ,他方のポートからこの制御信号データが読み出され,PS251〜254に与えられる。
【0064】
PS251〜254(以下「PS25」と総称する場合がある。)は,メモリ22から与えられるパラレルデータ(たとえば32ビットデータ)をシリアルデータ(ビット列)に変換して出力する。
【0065】
PS251は,East側およびWest側のスパンスイッチ制御データJをスパンスイッチ部3(図22参照)に出力する。PS252は,East側およびWest側のリングスイッチ制御データHをリングスイッチ部4(図22参照)に出力する。PS253は,East側およびWest側のスパンブリッジ制御データKをスパンブリッジ部5(図22参照)に出力する。PS254は,East側およびWest側のリングブリッジ制御データIをリングブリッジ部6(図22参照)に出力する。各データH〜KのEast側およびWest側のデータは,時分割により,最初にEast側データが出力され,次にWest側データが出力される。
【0066】
メモリユニット21は,図2に示す構成を有し,メモリ21a,遅延素子(ディレイ)21b,監視装置21c,およびレジスタ21dを有する。
【0067】
メモリ21aは,たとえば,各アドレスのメモリセル(1ワード)が32ビットを有する2ポートRAMであり,ホストプロセッサ1から与えられた回線制御データおよび回線設定データを記憶する。メモリ21aに記憶されたこれら回線制御データおよび回線設定データは,前述した図24に示すものと同じであるので,ここではその説明を省略する。なお,回線制御データおよび回線設定データが記憶されるアドレス(図24ではX番地以降)およびビット位置はあらかじめ定められている。
【0068】
これらの回線制御データおよび回線設定データは,メモリ21aのアドレス(および書き込みイネーブル信号)とともに,ホストプロセッサ1から遅延素子21bおよび監視装置21cに与えられる。回線制御データおよび回線設定データは,一時にすべてが与えられる場合(たとえば初期設定時(Provisioning))もあるし,変化したチャネルの部分のみのデータが与えられる場合(たとえば運用時における障害発生時)もある。
【0069】
遅延素子21bは,制御データ(回線制御データ,回線設定データ)およびアドレス(ならびに書き込みイネーブル信号)を,所定の時間の後,メモリ21aに出力する。この所定の時間は,以下に述べる監視装置21cによるメモリ21aからのデータの読み出しが終了するまでの時間であり,たとえばCPU20に与えられるクロック信号の数クロック分の時間である。
【0070】
メモリ21aは,遅延素子21bから与えられたアドレスが指定するメモリセルに,遅延素子21bから与えられた制御データ(回線制御データまたは回線設定データ)を記憶する。これにより,メモリ21aのメモリセルの内容が更新される。
【0071】
監視装置21cは,ホストプロセッサ1からデータおよびアドレスを受け取ると,受け取ったアドレスが指定するメモリセルに記憶されたデータをメモリ21aから読み出す。この読み出しは,前述したように,遅延素子21bが,ホストプロセッサ1から受け取ったデータをメモリ21aに出力する(書き込む)前に行われる。したがって,監視装置21cがメモリ21aから読み出すデータは,ホストプロセッサ1から与えられたデータによってメモリ21aが更新(置換)される前のデータである。
【0072】
監視装置21cは,メモリ21aから読み出した制御データ(回線制御データまたは回線設定データ)と,ホストプロセッサ1から受け取った制御データ(回線制御データまたは回線設定データ)とを比較する。監視装置21cは,比較の結果,両データが異なる場合には,レジスタ21dの所定のビットに“1”を書き込む。
【0073】
レジスタ21dはたとえば32ビットを有する。レジスタ21dの各ビットは1または2以上のチャネルに対応している。たとえば,第1ビットは,East側のチャネルch1〜ch24およびWest側のチャネルch1〜ch24の計48チャネルに対応している。第2ビットは,East側のチャネルch25〜ch48およびWest側のチャネルch25〜ch48の計48チャネルに対応している。他のビットについても同様である。このように1または2以上のチャネルを各ビットに対応させることにより,変化のあったビットに対応するチャネルの処理のみを行うことが可能となる。
【0074】
監視装置21cは,比較の結果,回線制御データおよび/または回線設定データに変化がある場合には,レジスタ21dの対応するビットに“1”を書き込み,変化がない場合には,書き込みを行わない。
【0075】
たとえばEast側および/またはWest側のチャネルch1〜ch24の少なくとも1つの回線設定データに変化がある場合に,監視装置21cは,レジスタ21dの第1ビットに“1”を書き込む。また,East側および/またはWest側のチャネルch1〜ch24の回線制御データ(X番地,(X+1)番地,(X+26)番地,または(X+27)番地のデータ)に変化がある場合も,レジスタ21dの第1ビットに“1”を書き込む。他のチャネルについても同様の処理が行われる。
【0076】
CPU20は,所定の時間間隔でレジスタ21dをポーリングし,レジスタ21dの値を読み出す。この所定の時間間隔は,切り替えの許容時間(約50ミリ秒)よりも十分に短い時間(たとえば数ミリ秒,数〜数百マイクロ秒)であることが好ましい。
【0077】
CPU20は,レジスタ21dの少なくとも1ビットの値が“1”である場合には,回線制御データおよび/または回線設定データに変化があると判断し,データ構造変換処理および制御信号データ生成処理を開始する。これにより,回線制御データおよび/または回線設定データの変化に同期してデータ構造変換処理等を開始することができる。
【0078】
これらデータ構造変換処理および制御信号データ生成処理の前または後に,CPU20はレジスタ21dの全ビットを“0”にリセットする。
【0079】
まず,CPU20は,データ構造変換処理を実行し,その後,制御信号データ生成処理を実行する。
【0080】
データ構造変換処理は,メモリ21aの各メモリセルに記憶された各チャネルの回線設定データ(図24参照)を,図5に示すように,ワークメモリ23の1つのメモリセル(1ワード)内に並べ換える処理である。
【0081】
図5は,データ構造変換処理後の回線設定データを示している。この図5は,East側のチャネル数およびWest側のチャネル数が,ともに24チャネルである場合の例を示している。
【0082】
East側のチャネルch1〜ch24の各NUT設定データEは,1つのメモリセルの第1ビットから第24ビットに向けて順に格納される。すなわち,メモリ21aでは,図24に示すように,アドレス(X+2)番地から(X+25)番地まで直列に配置されていたデータEが,ワークメモリ23では,図5に示すように,アドレスZ番地の1つのメモリセル内に並列に配置されている。West側24チャネル分のNUT設定データEも同様である。他の回線設定データF,G,S,およびTについても同様に変換される。
【0083】
なお,East側およびWest側ともに25チャネル以上存在する場合には,24チャネル分の回線設定データごとにメモリセルに並列に配置される。たとえばチャネルch25〜ch48の24チャネル分のデータEは,アドレス(Z+1)番地に格納される。
【0084】
図3は,このようなデータ構造変換処理の流れを示すフローチャートである。このフローチャートは,一例として,East側チャネルch1〜ch24の回線設定データE,F,G,S,Tのデータ構造変換処理を示している。
【0085】
まず,CPU20は,チャネル番号を指定するインデックスとして使用される変数iを0にし,回線設定データの種類を指定するインデックスとして使用される変数jを0にする(S1)。また,CPU20は,一時記憶用の1ワード変数tmp(32ビット)に0を代入する(S1)。
【0086】
続いて,CPU20は,メモリ21aの(X+2+i)番地の回線設定データ(すなわちチャネルch(i+1)の回線設定データ,以下「CH[i]データ」という。)の第jビット以外のビットの値を0にマスクする(S2)。これにより,処理対象となっている回線設定データ(たとえばj=0ならばNUTチャネル設定データE,j=1ならばサブマリンスイッチ制御データF)以外の値は0にされる。
【0087】
続いて,CPU20は,マスクされたCH[i]データをビット数jだけ右にシフトした後,ビット数iだけ左にシフトする(S3)。これにより,チャネルch1のパラメータは第1ビット(最下位ビット)に,チャネルch2のパラメータは第2ビットに,チャネルchiのパラメータは第(i+1)ビットに,というように移動する。
【0088】
続いて,CPU20は,シフトした値と変数tmpとの論理和演算(OR演算)を実行し,演算結果を変数tmpに代入する(S4)。その後,CPU20は,変数iを1つインクリメントし(S5),変数iとチャネル数N(ここではN=24)とを比較する(S6)。
【0089】
変数iがチャネル数Nより小さいならば(S6でYES),再びステップS2〜S6の処理が繰り返される。ステップS2〜S5の処理をN回繰り返すことにより,1つの回線設定データについてチャネルch1〜chNのNチャネル分のデータが,1ワード変数tmpに格納される。
【0090】
ステップS6において,変数iがN以上であるならば(S6でNO),CPU20は,変数tmpの値をワークメモリ23のアドレス(Z+j)に書き込む(S7)。
【0091】
続いて,CPU20は,変数jを1つインクリメントし(S8),変数jと回線設定データの個数M(ここではM=5)とを比較する(S9)。変数jがMより小さいならば(S9でYES),CPU20は,再びステップS2に戻り,ステップS2からの処理を繰り返す。変数jがM以上であるならば(S9でNO),CPU20は,処理を終了する。これにより,図22に示す回線設定データのデータ構造は,図5に示すデータ構造に変換される。
【0092】
West側チャネルch1〜ch24の回線設定データE,F,G,SおよびTについても,同様の処理が行われる。
【0093】
なお,図4(C)は,このようなデータの並べ替えを一般化したプログラム例(プログラム言語Cによるプログラム例)を示し,このプログラムは,同図(A)の左側に示すデータ構造で記憶されたデータを,右側に示すデータ構造に変換するものである。
【0094】
次に,CPU20は,回線制御データおよび構造変換された回線設定データ(図5参照)に基づいて制御信号データ生成処理を実行し,制御信号データH〜Kを生成する。
【0095】
図6は,制御信号データH(リングスイッチ制御データ)の生成処理の流れを示すフローチャートである。このフローチャートも,East側チャネルch1〜ch24を例にした処理である。図7は,図6のフローチャートに対応するC言語によるプログラム例およびRISCプロセッサのアセンブリ言語によるプログラム例である。
【0096】
まず,CPU20は,BSC(ノード障害データA)が2と等しいかどうかと,SW(リングスイッチトリガデータC)が1に等しいかどうかとを判断する(S11)。
【0097】
BSCが2に等しく(すなわち自ノードのEast側チャネルに障害が発生),かつ,SWが1に等しい(すなわちリングスイッチを実行)ならば(S11でYES),CPU20は,一時記憶用の1ワード(32ビット)の変数tmpに16進数の定数0xFFFFFFを代入する(S12)。
【0098】
すなわち,CPU20は,変数tmpの下位24ビットの各ビットを1にし,上位8ビットの各ビットを0にする。一方,BSCが2に等しくないか,または,SWが1に等しくないならば(S11でNO),CPU20は変数tmpに0を代入し,tmpの32ビットの全ビットを0にする(S13)。
【0099】
続いて,CPU20は,TESTcont(装置試験用制御データD)が0に等しいかどうかを判断する(S14)。
【0100】
TESTcontが0に等しい(すなわち装置試験を行わない)ならば(S14でYES),CPU20は,変数tmpと,East側チャネルch1〜ch24のサブマリンスイッチ制御データF(SubmarineSW)との論理和演算(OR演算)を行い,演算結果を変数tmpに代入する(S15)。
【0101】
この論理和演算は,East側チャネルch1〜ch24が前述したように1つのメモリセル(1ワード)内に格納され,また変数tmpも1ワードデータであるので,CPU20(具体的にはALU)の1回(1ステップ)の演算で実行される。このように24チャネル分のデータが1回の演算で実行されるので,従来よりも,演算数が大幅に減少し,処理時間が短縮される。
【0102】
続いて,CPU20は,変数tmpと,チャネルch1〜ch24のNUT設定データE(NUT)の各ビットの0/1を反転したデータとの論理積演算(AND演算)を行い,演算結果を,East側チャネルch1〜ch24のリングスイッチ制御データH(RingSW)として,メモリ22のアドレスY番地(図14参照)に格納し(S16),処理を終了する。
【0103】
この0/1の反転処理も,チャネルch1〜ch24のNUT設定データEが1ワード内に格納されているので,CPU20の1回の演算で実行される。また,論理積演算も,ALUの1回の演算で実行される。これにより,従来よりも,演算数が大幅に減少し,処理時間が短縮される。
【0104】
一方,ステップS14でTESTcontが0に等しくない(すなわち装置試験を行う)ならば(S14でNO),CPU20は,East側チャネルch1〜ch24のリングスイッチ制御データH(RingSW),すなわちメモリ22のアドレスY番地(図14参照)に,East側チャネルch1〜ch24の装置試験用リングスイッチ制御データG(RingSWcont)をそのまま格納する(S17)。
【0105】
ここで,East側チャネルch1〜ch24の装置試験用リングスイッチ制御データG(RingSWcnt)も1ワードのデータに変換されているので,メモリ22へのこの格納処理も1回の処理により実行される。これにより,処理数が減少し,処理時間が短縮される。
【0106】
図7に示すように,RISCプロセッサ(CPU20)の処理数に換算すると,ステップS11は8ステップとなり,ステップS12またはS13は2ステップとなる。また,ステップS14は4ステップ,ステップS15は4ステップ,ステップS16は5ステップ,ステップS17は2ステップとなる。したがって,ステップS11,S12,S14,S15,およびS16の全ステップ数は23ステップとなる。すなわち23ステップにより,24チャネル分の制御信号データが生成される。
【0107】
これにより,前述した図3のデータ構造変換処理の処理数を加味しても,従来よりも処理数が減少し,処理時間が短縮される。
【0108】
次に,リングブリッジ制御データIの生成処理について説明する。図8は,リングブリッジ制御データIの生成処理の流れを示すフローチャートである。図6と同じ処理には同じ符号を付し,その詳細な説明を省略する。図9は,図8のフローチャートに対応するC言語によるプログラム例である。
【0109】
まず,CPU20は,BSC(ノード障害データA)が2と等しいかどうかと,BR(リングブリッジトリガデータB)が1に等しいかどうかとを判断する(S21)。
【0110】
BSCが2に等しく,かつ,BRが1に等しい(すなわちリングブリッジを実行)ならば(S21でYES),CPU20は,ステップS12を実行し,そうでなければ,ステップS13を実行する。
【0111】
続いて,CPU20は,ステップS14の判断を行い,TESTcontが0に等しいならば(S14でYES),変数tmpと,East側チャネルch1〜ch24のサブマリンブリッジ制御データS(SubmarineBR)との論理和演算を行い,演算結果を変数tmpに代入する(S25)。この論理和演算も,前述したステップS15と同様に,CPU20の1回の演算で実行され,演算数が従来より大幅に減少し,処理時間が短縮される。
【0112】
続いて,CPU20は,変数tmpと,チャネルch1〜ch24のNUT設定データE(NUT)の各ビットの0/1を反転したデータとの論理積演算を行い,演算結果を,East側チャネルch1〜ch24のリングブリッジ制御データI(RingBR)として,メモリ22のアドレス(Y+2)番地(図14参照)に格納し(S26),処理を終了する。ここでも,ステップS16と同様に,演算数が従来よりも大幅に減少し,処理時間が短縮される。
【0113】
一方,ステップS14でTESTcontが0に等しくないならば(S14でNO),CPU20は,East側チャネルch1〜ch24のリングブリッジ制御データI(RingBR)(Y+2番地(図14参照))に,East側チャネルch1〜ch24の装置試験用リングブリッジ制御データT(RingBRcont)をそのまま格納する(S27)。ここでも,ステップS17と同様に,処理数が減少し,処理時間が短縮される。
【0114】
この図8のフローチャートの処理も,図9から分かるように,RISCプロセッサによるステップ数にすると23ステップとなる。
【0115】
次に,スパンスイッチ制御データJの生成処理について説明する。図10は,スパンスイッチ制御データJの生成処理の流れを示すフローチャートである。図6と同じ処理には同じ符号を付し,その詳細な説明を省略する。図11は,図10のフローチャートに対応するC言語によるプログラム例である。
【0116】
まず,CPU20は,Spanswcont(スパンスイッチトリガデータX)が1と等しいかどうかを判断する(S31)。Spanswcontが1に等しい(すなわちスパンスイッチを行う)ならば(S31でYES),CPU20はステップS12を実行し,等しくないならば(S31でNO),CPU20はステップS13を実行する。
【0117】
続いて,CPU20は,変数tmpと,チャネルch1〜ch24のNUT設定データE(NUT)の各ビットの0/1を反転したデータとの論理積演算を行い,演算結果を,East側チャネルch1〜ch24のスパンスイッチ制御データJ(SpanSW)としてメモリ22(図14参照)に格納し(S34),処理を終了する。ここでも,ステップS16と同様に,演算数が従来よりも大幅に減少し,処理時間が短縮される。
【0118】
この図10のフローチャートの処理は,図11から分かるように,RISCプロセッサによるステップ数にすると15ステップとなる。
【0119】
次に,スパンブリッジ制御データKの生成処理について説明する。図12は,スパンブリッジ制御データKの生成処理の流れを示すフローチャートである。図6と同じ処理には同じ符号を付し,その詳細な説明を省略する。図13は,図12のフローチャートに対応するC言語によるプログラム例である。
【0120】
まず,CPU20は,Spanbrcont(スパンブリッジトリガデータY)が1と等しいかどうかを判断する(S41)。Spanbrontが1に等しい(すなわちスパンブリッジを行う)ならば(S41でYES),CPU20はステップS12を実行し,等しくないならば(S41でNO),CPU20はステップS13を実行する。
【0121】
続いて,CPU20は,変数tmpと,チャネルch1〜ch24のNUT設定データE(NUT)の各ビットの0/1を反転したデータとの論理積演算を行い,演算結果を,East側チャネルch1〜ch24のスパンブリッジ制御データK(SpanBR)としてメモリ22(図14参照)に格納し(S44),処理を終了する。ここでも,ステップS16と同様に,演算数が従来よりも大幅に減少し,処理時間が短縮される。
【0122】
この図12のフローチャートの処理は,図13から分かるように,RISCプロセッサによるステップ数にすると15ステップとなる。
【0123】
図14は,このようにして生成され,メモリ22に記憶された制御信号データを示している。この制御信号データは,メモリ22の他方のポートから読み出され,PS25に与えられる。
【0124】
PS251には,まずEast側スパンスイッチ制御データJが与えられ,続いて,West側スパンスイッチ制御データJが与えられる。すなわち,East側スパンスイッチ制御データJおよびWest側スパンスイッチ制御データJは,時分割により出力される。これらEast側スパンスイッチ制御データJおよびWest側リングスイッチ制御データJは,PS251からシリアルデータとしてスパンスイッチ部3(図22参照)に入力される。
【0125】
スパンスイッチ部3では,PS251のデータの出力と同期して,East側スパンスイッチ制御データJがPS251から出力されている時は,選択回路31およびAIS挿入回路33がEast側スパンスイッチ制御データJを受信し,West側スパンスイッチ制御データJがPS251から出力されている時は,選択回路32およびAIS挿入回路34がWest側スパンスイッチ制御データJを受信するようになっている。
【0126】
同様にして,PS252から出力されたEast側リングスイッチ制御データHは,リングスイッチ部4の選択回路41により受信され,West側リングスイッチ制御データHは,リングスイッチ部4の選択回路42により受信される。PS253から出力されたEast側スパンブリッジ制御データKは,スパンブリッジ部5の選択回路51により受信され,West側スパンブリッジ制御データKは,スパンブリッジ部5の選択回路52により受信される。PS254から出力されたEast側リングブリッジ制御データIは,リングブリッジ部6の選択回路61により受信され,West側リングブリッジ制御データIは,リングブリッジ部6の選択回路62により受信される。
【0127】
選択回路31および32は,入力されるデータJの値が“0”の場合には,そのデータに対応するチャネルについては,第1入力(現用回線)側のチャネルの主信号を選択して出力する。一方,入力されるデータJの値が“1”の場合には,そのデータに対応するチャネルについては,第2入力(予備回線)側のチャネルの主信号を選択して出力する。
【0128】
AIS挿入回路33および34は,入力されるデータJの値が“0”の場合には,そのデータに対応するチャネルについては,AISを出力せず,入力されるデータJの値が“1”の場合には,そのデータに対応するチャネルについては,AISを出力する。
【0129】
他の選択回路41,42,51,52,61,および62,ならびにAIS挿入回路61および62についても同様である。
【0130】
これにより,スパンスイッチおよびスパンブリッジ,または,リングスイッチおよびリングブリッジが実行される。
【0131】
このように,本実施の形態によると,ホストプロセッサ1から与えられた回線制御データおよび回線設定データに基づいて制御信号データを生成するソフトウェアによる処理のステップ数が減少し,処理時間が短縮される。CPU20(RISCプロセッサ)の動作周波数が100MHzであっても,切り替え許容時間50ミリ秒以内で切り替え処理を完了することができる。
【0132】
なお,監視装置21cは,メモリ21aに記憶されるデータに変化があった場合には,割込み信号および変化のあったチャネルを示すデータ(チャネル番号等)をCPU20に与えるようにすることもできる。
【0133】
また,図5または図14は,制御データの一例であり,したがって「未使用」のビットには,他のデータが格納される場合もある。他のデータとしては,たとえば,ファーエンド(Far End)ノードID情報,スケルチテーブル情報(スケルチ判定に必要なソース側ノードID,シンク側のノードID等),RIP(Ring Interworking on Protection)チャンネル設定情報,スイッチスケルチ制御情報,ブリッジスケルチ制御情報(スケルチ:ミスコネクションを起こしている回線に対してAISを挿入する機能),プロテクションスルー(Protection Through)制御情報,ドロップ(Drop)AIS制御情報(障害時に予備回線のADDを停止しスルーする機能)等がある。
【0134】
さらに,レジスタ21dの各ビットはEast側24チャネルおよびWest側24チャネルの計48チャネル分の変化を反映するが,レジスタ21dの各ビットに反映するチャネル数はこれとは異なる数であってもよい。
【0135】
<第2の実施の形態>
第1の実施の形態における図14に示す制御信号データを,従来の図25に示す制御信号データの構造に変換し,PS25から出力することもできる。
【0136】
図15は,図14に示す制御信号データを,図25に示す制御信号データの構造に変換する処理の流れを示すフローチャートである。このフローチャートに示す処理は,一例として,アドレスY番地のメモリセルに記憶された24チャネル分のEast側リングスイッチデータHを変換する処理である。また,この処理は,命令格納メモリ24に記憶されたプログラムに記述され,CPU20により実行される。
【0137】
まず,CPU20は,図14のアドレスY番地のメモリセルのビット位置を指定する変数iの値を1にする(S51)。すなわち,アドレスY番地のメモリセルのビット位置は,第iビットにより指定される。
【0138】
次に,CPU20は,アドレスY番地のメモリセルの第iビット以外のビットの値を0にマスクし(S52),マスク結果をiビットだけ右にシフトする(S53)。これにより,チャネルchiのリングスイッチデータHが第1ビットに移動する。
【0139】
続いて,CPU20は,シフト結果を他のアドレス(アドレス(Y’+i−1)とする。)のメモリセルに記憶する(S53)。これにより,チャネルchiのリングスイッチデータHは,図25に示すように,1つのメモリセルの第1ビット(最下位ビット)に記憶される。
【0140】
続いて,CPU20は,変数iを1つインクリメントし(S55),変数iとチャネル数N(ここではN=24)とを比較する(S56)。i≦Nならば,ステップS52から処理を繰り返し,次のチャネルのリングスイッチデータHが処理される。i>Nならば,処理は終了する。これにより,図14に示すEast側リングスイッチ制御データは,図25に示すように連続した24個のメモリセルの第1ビットに配置される。
【0141】
これにより,回線切り替え制御部2と,スパンスイッチ部3,リングスイッチ部4,スパンブリッジ部5,およびリングブリッジ部6との間のインタフェースを既存のものとすることができ,PS25に,図23に示す既存のPS2061〜2064を使用することができる。
【0142】
<第3の実施の形態>
第1の実施の形態におけるメモリユニット21を図16に示すように構成することもできる。図16において,図2と同じ構成要素には同じ符号を付し,その詳細な説明を省略する。
【0143】
このメモリユニット21は,メモリ21a,遅延素子21b,監視装置21c,レジスタ21dおよび21e,ANDゲート21f,およびゼロ判定回路21gを有する。
【0144】
監視装置21cは,第1の実施の形態の説明で述べたように,変化のあった回線制御データおよび/または回線設定データに対応するレジスタ21d(たとえば32ビットレジスタ)のビットの値を“1”にする。
【0145】
レジスタ21eは,レジスタ21dと同じビット数(たとえば32ビット)を有する。また,レジスタ21eには,ANDゲート21fからハイレベル“H”(“1”)またはローレベル“L”(“0”)の転写(複写)イネーブル信号が入力される。ハイレベルの転写イネーブル信号がレジスタ21eに入力されると,レジスタ21dの全ビットの値がレジスタ21eに転写(複写)される(書き込まれる)。転写後,レジスタ21dの値は0にリセットされる。
【0146】
CPU20は,レジスタ21eの値を所定の時間間隔でポーリングにより読み出す。そして,CPU20は,第1の実施の形態と同様に,レジスタ21eのビット値“1”に対応するチャネル(48チャネル分)の回線制御データおよび回線設定データについて処理を実行し,制御信号データを生成/出力する。この処理の終了後,CPU20は,レジスタ21eの全ビットの値を0にリセットする。
【0147】
ゼロ判定回路21gは,レジスタ21eの全ビットの値が“0”であるかどうかを判定する。そして,ゼロ判定回路21gは,レジスタ21eの全ビットの値が“0”である場合には,ハイレベル信号“H”(“1”)をANDゲート21fに出力し,レジスタ21eの少なくとも1ビットの値が“1”である場合には,ローレベル信号“L”(“0”)をANDゲート21fに出力する。
【0148】
ANDゲート21fには,ゼロ判定回路21gからの信号に加えて,図示しない発振器から所定の周波数(たとえば8kHz)の転写タイミング信号(クロック信号)が入力される。
【0149】
ANDゲート21fは,ゼロ判定回路21gからの信号および転写タイミング信号がともにハイレベルの場合にのみ,ハイレベルの転写イネーブル信号をレジスタ21eに出力し,それ以外の場合には,ローレベルの転写イネーブル信号をレジスタ21eに出力する。
【0150】
レジスタ21eにANDゲート21fから転写イネーブル信号が入力されるので,レジスタ21eの値が0でなければ,レジスタ21dの値がレジスタ21eに転写されないこととなる。換言すると,CPU20が,あるチャネル(48チャネル分)の回線制御データおよび回線設定データの処理を終了し,レジスタ21eを0にリセットした後に,レジスタ21dの値がレジスタ21eに転写されることとなる。
【0151】
これにより,CPU20は,1回のポーリングにより処理すべきチャネル(チャネル群)を識別でき(CPU20の処理中はレジスタ21eの値は変化しないので),処理効率を向上させることができる。
【0152】
<第4の実施の形態>
図24に示すデータのうち回線設定データ(E,F,G等)は,ノードが運用状態になる前(たとえばノードの立ち上げ時等に行われる初期設定(Provisioning)時)においても回線切り替え制御部2に与えられる。その後,ノードの運用時において,障害が発生すると,図24に示すデータのうち回線制御データ(A,B等)が回線切り替え制御部2に与えられる。
【0153】
障害が発生しても,回線設定データには変化のないものが多く存在する。したがって,ノードの初期設定時にデータ変換処理を前もって実行しておくことにより,障害発生時において回線設定データに変化がない場合には,障害発生時にデータ変換処理を行う必要はなくなる。これにより,運用中にデータ構造変換処理を実行するのに要する時間を削減でき,ソフト処理時間の短縮を図ることができる。
【0154】
すなわち,ノードの初期設定時に,ホストプロセッサ1から回線設定データ(E,F,G,S,T等)が回線切り替え制御部2に与えられると,CPU20は,この初期設定処理の一部として,回線設定データのデータ構造変換処理(図3参照)を実行し,変換後のデータをワークメモリ23に記憶する。
【0155】
初期設定終了後,CPU20は,回線切り替え制御部2を運用状態(イン・サービス)にする。
【0156】
その後,運用状態において障害が発生し,ホストプロセッサ1から回線制御データ(A,B,C等)が回線切り替え制御部2のメモリユニット21(監視装置21c,遅延素子21b,またはメモリ21a)に与えられると,メモリユニット21は,割込み信号をCPU20に与える。
【0157】
CPU20は,この割込み信号により,前述した第2または第3の実施の形態におけるポーリングを開始し,回線制御データの変化のあったチャネルの制御信号データ生成処理を実行する。
【0158】
<第5の実施の形態>
第5の実施の形態は,データ構造変換処理をハードウェア回路により行うものである。図17は,第5の実施の形態による回線切り替え制御部2aの構成を示すブロック図である。図1に示す回線切り替え制御部2と同じ構成要素には同じ符号を付し,その詳細な説明を省略する。
【0159】
この回線切り替え制御部2aは,CPU20,メモリ22,命令格納メモリ24,ワークメモリ23a,データ構造変換装置26,およびPS251〜254を有する。
【0160】
ワークメモリ23aは,2ポートRAMである点で,図1のワークメモリ(RAM)23と異なる。
【0161】
データ構造変換装置26は,第1の実施の形態においてソフトウェアにより実行されていたデータ構造変換処理をハードウェア回路により実行するものである。図18は,データ構造変換装置26の詳細な構成を示すブロック図である。
【0162】
データ構造変換装置26は,フォーマット変換回路261,フリップフロップ(FF)262,微分回路263,デコーダ264,ライト/リード制御回路265,およびアドレス生成回路266を有する。
【0163】
データ構造変換装置26には,回線設定データ(ライトデータ),該回線設定データを書き込むためのワークメモリ23aのアドレス(書き込みアドレス),およびライトイネーブル信号(ライトEN)がホストプロセッサ1から入力される。
【0164】
アドレスは,デコーダ264に入力される。デコーダ264は,入力されたアドレスに基づいて,該アドレスにより指定される回線設定データが属するデータ群の先頭アドレスを生成する。
【0165】
ここで,「アドレスにより指定される回線設定データが属するデータ群の先頭アドレス」とは,たとえば図24に示すように,回線設定データが24チャネルごとにグループ化されている場合には,このグループの先頭アドレス(図24の(X+2)番地,(X+28)番地等)をいい,また,このグループをデータ群という。
【0166】
たとえば,図24において,デコーダ264は,アドレス(X+2)〜(X+25)までのいずれかが入力されると,このアドレスに基づいて先頭アドレス(X+2)を出力する。同様にして,デコーダ264は,アドレス(X+28)〜(X+51)までのいずれかが入力されると,このアドレスに基づいて先頭アドレス(X+28)を出力する。
【0167】
アドレス生成回路266は,デコーダ264から与えられた先頭アドレスに基づいて,データ群のアドレスを順次ワークメモリ23a(アドレス入力端子AD)に出力する。たとえば,先頭アドレスが(X+2)番地の場合に,アドレス生成回路は,アドレス(X+2)〜(X+25)番地を順次出力する。これらのアドレスは,ワークメモリ23aに記憶された回線設定データの読み出しアドレスとして使用される。
【0168】
ライトEN信号は,微分回路263に入力される。微分回路263は,ライトEN信号の変化(たとえばアクティブロー(Active-Low)の場合にはハイレベルからローレベルへの立ち下がりエッジ,アクティブハイ(Active-High)の場合には立ち上がりエッジ)を検出すると,FF262およびライト/リード制御回路265にトリガ信号を出力する。
【0169】
このトリガ信号の入力により,FF262は,ホストプロセッサ1から与えられた回線設定データ(ライトデータ)をラッチ(記憶)する。
【0170】
また,ライト/リード制御回路265は,このトリガ信号の入力により,アドレス生成回路266の読み出しアドレスの出力と同期してリードイネーブル信号を,アドレス生成回路266から出力される読み出しアドレスの個数分,ワークメモリ23a(リードイネーブル端子REN)に出力する。
【0171】
アドレス生成回路266からの読み出しアドレスおよびライト/リード制御回路265からのリードイネーブル信号により,ワークメモリ23aから回線設定データが順次読み出される。たとえば,アドレス(X+2)番地から(X+25)番地までの24チャネル分の回線設定データが順次読み出される。
【0172】
読み出された回線設定データは,フォーマット変換回路261に入力される。また,FF262にラッチされたデータもフォーマット変換回路261に入力される。
【0173】
フォーマット変換回路261は,ワークメモリ23aおよびFF262から入力された複数個(24チャネル分)の回線設定データを,図5に示すように,1ワードのデータに変換し,変換後の1ワードのデータをワークメモリ23aに出力する。
【0174】
アドレス生成回路266は,フォーマット変換回路261からの変換後のデータの出力に同期して,変換後のデータを書き込むアドレス(たとえば図5のアドレスZ)をワークメモリ23a(アドレス入力端子AD)に出力する。
【0175】
また,ライト/リード制御回路265は,フォーマット変換回路261からの変換後のデータの出力に同期して,ライトイネーブル信号をワークメモリ23a(ライトイネーブル入力端子WEN)に出力する。
【0176】
これにより,データ構造変換後の1ワードの回線設定データが,ワークメモリ23aに記憶される。
【0177】
変換後,フォーマット変換回路261等がCPU20に割り込み信号等を与えることにより,CPU20は,制御信号データ生成処理を実行することができる。
【0178】
本実施の形態では,ハードウェア回路によりデータ構造変換処理が実行されるので,データ構造変換処理をより高速に実行することができる。また,メモリユニット21(メモリ21a)とワークメモリ23とを1つのワークメモリ23aとして兼用できるので,ハードウェア量を減らすことができる。
【0179】
なお,回線制御データはデータ構造変換を要しないので,フォーマット変換回路261において変換されることなくワークメモリ23aに書き込まれるか,または,このデータ構造変換装置26を迂回してワークメモリ23aに書き込まれる。
【0180】
また,この回線設定データのデータ構造変換と逆の処理を行うハードウェア回路を設けることにより,図14に示す制御信号データのデータ構造を図25に示すデータ構造に変換する処理をハードウェア回路により実行することもできる。
【0181】
<第6の実施の形態>
CPU20内に,データ構造変換処理用ハードウェア回路を組み込むこともできる。
【0182】
一般に,CPUは,ソースレジスタ,ALU,およびデスティネーションレジスタを有し,ソースレジスタに格納されたデータをALUにおいて演算し,演算結果をデスティネーションレジスタに格納する処理を繰り返している。
【0183】
このソースレジスタとデスティネーションレジスタとの間にデータ構造変換処理回路を組み込むことができる。図19は,ソースレジスタとデスティネーションレジスタとの間にデータ構造変換処理回路を組み込んだCPUの概略構成を示すブロック図である。図20は,データ構造変換処理回路の詳細な構成を示すブロック図である。
【0184】
CPUは,命令デコーダ20a,ソースレジスタファイル20b,デスティネーションレジスタファイル20c,ALU20d,およびデータ構造変換回路20eを有する。
【0185】
CPUの命令セットには,データ構造変換回路20eにデータ構造変換処理を実行させるためのデータ構造変換命令が追加される。このデータ構造変換命令がCPUに与えられると,命令デコーダ20gがこの命令をデコードし,データ構造変換回路20eに与える。
【0186】
データ構造変換回路20eは,図20に示すように,少なくともM個(Mは前述した回線設定データの種類であり,図24ではM=5)のセレクタ2101〜210Mを有する。
【0187】
ソースレジスタファイル20bは,少なくともN個(Nはチャネル数であり,図24ではN=24)のレジスタ2201〜220Nを有する。各レジスタ2201〜220Nは32ビットを有する。
【0188】
CPUは,各レジスタ2201〜220Nに,各チャネルの回線設定データを格納する。たとえば,図24に示す例では,レジスタ2201〜220NにEast側チャネルch1〜ch24の回線設定データがそれぞれ格納される。
【0189】
レジスタ2201〜220Nのそれぞれの第1ビットのデータは,セレクタ2101に与えられる。同様にして,レジスタ2201〜220Nのそれぞれの第2ビットから第Mビットの各ビットのデータは,セレクタ2102〜210Mに与えられる。
【0190】
デスティネーションレジスタファイル20dは,少なくともM個のレジスタ2301〜230Mを有する。各レジスタ2301〜230Mは32ビットを有する。
【0191】
命令デコーダ20aの命令は,セレクタ2101〜210Mに入力される。各セレクタ2102〜210Mに命令デコーダ20aからの命令が入力されると,各セレクタ2102〜210Mは,レジスタ2201〜220Nからのデータをレジスタ2301〜230Mに出力する。このとき,セレクタ2101〜210Mは,レジスタ220i(iは1〜Nの整数)からのデータ(1ビットデータ)をレジスタ2301〜230Mの第iビットに格納する。これにより,データ構造変換処理が実行される。
【0192】
このように,CPU内にデータ構造変換回路を組み込み,CPUの命令セットにデータ構造変換命令を設けることによって,データ構造変換によって生じるソフト処理のオーバーヘッドを削減することができる。
【0193】
なお,このデータ構造変換回路20eは,CPUのコプロセッサ(Co-Processor)のようにCPUの外付け回路として実装することもできる。
【0194】
また,図14に示す制御信号データのデータ構造を図25に示すデータ構造に変換する処理をハードウェア回路により構成し,CPU内のソースレジスタファイル20bおよびデスティネーションレジスタファイル20cの間に配置し,あるいは,コプロセッサのように外付け実装することもできる。
【0195】
<他の実施の形態>
回線設定部2とホストプロセッサ1とを分けて説明したが,回線設定部2の処理をホストプロセッサ1が実行し,回線設定部2を省略することもできる。
【0196】
(付記1) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置において,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶する第1記憶部と,
前記第1記憶部に記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する第1データ構造変換部と,
前記第1データ構造変換部による変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成するデータ生成部と,
を有することを特徴とする伝送装置。
【0197】
(付記2) 付記1において,
前記データ生成部が生成する前記第2制御データは,1ワード内に,前記複数のチャネルについての制御データ要素を有し,
前記第2制御データの1ワード内に含まれる複数のチャネルについての制御データ要素がそれぞれ異なるワードのデータで構成されるように,前記第2制御データの構造を変換する第2データ構造変換部をさらに有する,
ことを特徴とする伝送装置。
【0198】
(付記3) 付記1または2において,
前記第1記憶部に記憶された前記第1制御データの変化を監視し,前記第1制御データに変化があると,該変化があったことを前記第1データ構造変換部に通知する監視部をさらに有し,
前記第1データ構造変換部および前記データ生成部は,前記監視部の通知によりそれぞれの処理を開始する,
ことを特徴とする伝送装置。
【0199】
(付記4) 付記3において,
前記監視部は,変化のあった前記第1制御データに対応するチャネルを示す情報を前記第1データ構造変換部に通知し,
前記第1データ構造変換部および前記データ生成部は,前記監視部から通知された情報が示すチャネルについての第1制御データに対してそれぞれの処理を行う,
ことを特徴とする伝送装置。
【0200】
(付記5) 付記4において,
各チャネルに対応した記憶セルを有する第2記憶部をさらに有し,
前記監視部は,前記変化のあった第1制御データのチャネルに対応する前記第2記憶部の記憶セルに前記変化があったことを示すデータを書き込み,
前記第1データ構造変換部は,所定の時間間隔で前記第2記憶部を読み出し,前記変化があったことを示すデータに基づいて変化を検出する,
ことを特徴とする伝送装置。
【0201】
(付記6) 付記5において,
各チャネルに対応した記憶セルを有し,該各記憶セルの内容がクリアされている場合に前記第2記憶部のデータが複写される第3記憶部をさらに有し,
前記第1データ構造変換部は,所定の時間間隔で前記第3記憶部を読み出して前記変化を検出し,
前記第1データ変換部または前記データ生成部は,処理終了後,前記第3記憶部の各記憶セルの内容をクリアする,
ことを特徴とする伝送装置。
【0202】
(付記7) 付記1から6のいずれか1つにおいて,
前記第1制御データは,該伝送装置が運用状態になる前に前記第1記憶部に記憶され,
前記第1データ構造変換部は,該伝送装置が前記運用状態になる前に前記処理を実行する,
ことを特徴とする伝送装置。
【0203】
(付記8) 付記1から7のいずれか1つにおいて,
該伝送装置は,複数のノードが光伝送路により接続された光双方向ラインスイッチリングシステムにおけるノードであり,
前記第1制御データは,前記双方向ラインスイッチリングシステムにおける前記各チャネルの切り替えを含む処理を制御する回線設定データを含み,
前記第2制御データは,前記光双方向ラインスイッチリングシステムにおける各チャネルの切り替えをどのように行うかを示すデータを含む,
ことを特徴とする伝送装置。
【0204】
(付記9) 付記1から8のいずれか1つにおいて,
前記第1データ構造変換部は,中央処理装置の内部に設けられたハードウェア回路または該中央処理装置のコプロセッサにより構成されていることを特徴とする伝送装置。
【0205】
(付記10) 付記2において,
前記第2データ構造変換部は,中央処理装置の内部に設けられたハードウェア回路または該中央処理装置のコプロセッサにより構成されていることを特徴とする伝送装置。
【0206】
(付記11) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるデータ処理方法であって,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶し,
前記記憶セルに記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換し,
前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成する,
データ処理方法。
【0207】
(付記12) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるデータ変換方法であって,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶し,
前記記憶セルに記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する,
データ変換方法。
【0208】
(付記13) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータに,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データがチャネルごとに異なる記憶セルに記憶されたメモリから,前記複数のチャネルの前記第1制御データを読み出す手順と,
前記読み出した前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する手順と,
前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成する手順と,
を実行させるためのプログラム。
【0209】
(付記14) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータに,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データがチャネルごとに異なる記憶セルに記憶されたメモリから,前記複数のチャネルの前記第1制御データを読み出す手順と,
前記読み出した前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する手順と,
前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成する手順と,
を実行させるためのプログラムを記録したコンピュータ読み取りな可能記録媒体。
【0210】
(付記15) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータに,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データがチャネルごとに異なる記憶セルに記憶されたメモリから,前記複数のチャネルの前記第1制御データを読み出す手順と,
前記読み出した前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する手順と,
を実行させるためのプログラム。
【0211】
(付記16) 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータに,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データがチャネルごとに異なる記憶セルに記憶されたメモリから,前記複数のチャネルの前記第1制御データを読み出す手順と,
前記読み出した前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する手順と,
を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【0212】
【発明の効果】
本発明によると,伝送装置における処理数が削減され,処理に要する時間を短縮することができる。また,ソフトウェアにより機能を実現できることから,処理性能を保ちつつ,仕様変更に柔軟に対応できるシステムを,低コストで,かつ,短期間に開発することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による回線切り替え制御部の構成を示すブロック図である。
【図2】メモリユニット21の詳細な構成を示すブロック図である。
【図3】データ構造変換処理の流れを示すフローチャートである。
【図4】(A)はデータ構造変換前のデータ構造を示し,(B)はデータ構造変換後のデータ構造を示し,(C)はデータ構造変換処理を一般化したプログラム例を示す。
【図5】データ構造が変換された回線設定データを示す。
【図6】リングスイッチ制御データHの生成処理の流れを示すフローチャートである。
【図7】図6のフローチャートに対応するC言語によるプログラム例およびRISCプロセッサのアセンブリ言語によるプログラム例である。
【図8】リングブリッジ制御データIの生成処理の流れを示すフローチャートである。
【図9】図8のフローチャートに対応するC言語によるプログラム例である。
【図10】スパンスイッチ制御データJの生成処理の流れを示すフローチャートである。
【図11】図10のフローチャートに対応するC言語によるプログラム例である。
【図12】スパンブリッジ制御データKの生成処理の流れを示すフローチャートである。
【図13】図12のフローチャートに対応するC言語によるプログラム例である。
【図14】メモリ22に記憶された制御信号データを示す。
【図15】図14に示す制御信号データを,図25に示す制御信号データの構造に変換する処理の流れを示すフローチャートである。
【図16】メモリユニット21の他の構成を示すブロック図である。
【図17】本発明の第5の実施の形態による回線切り替え制御部の構成を示すブロック図である。
【図18】データ構造変換装置の詳細な構成を示すブロック図である。
【図19】ソースレジスタとデスティネーションレジスタとの間にデータ構造変換処理回路を組み込んだCPUの概略構成を示すブロック図である。
【図20】データ構造変換処理回路の詳細な構成を示すブロック図である。
【図21】(A)は,SONET/SDH伝送方式のBLSRシステムの構成を示すブロック図であり,(B)は,(A)に示すBLSRシステムにおいて,ノードn2とn3との間の4本の光ファイバに障害が発生した場合の切り替え処理を示す。
【図22】BLSRシステムにおける各ノードの概略構成を示すブロック図である。
【図23】回線切り替え制御部の処理をソフトウェアにより実現する場合の該回線切り替え制御部の従来の構成を示すブロック図である。
【図24】ホストプロセッサから与えられる制御データを示す。
【図25】制御信号データを示す。
【図26】制御データおよび回線設定データを制御信号データに変換する従来の処理の流れを示すフローチャートである。
【図27】図26のフローチャートに示す処理のC言語およびRISCプロセッサのアセンブリ言語によるプログラム例である。
【符号の説明】
1 ホストプロセッサ
2,2a 回線切り替え設定部
3 スパンスイッチ部
4 リングスイッチ部
5 スパンブリッジ部
6 リングブリッジ部
20 CPU
21 メモリユニット
23,23a ワークメモリ
24 命令格納メモリ
22,21a メモリ
251〜254 パラレル/シリアル変換器
21c 監視装置
21d,21e レジスタ
21g ゼロ判定回路
21f ANDゲート
26 データ構造変換装置
20f データ構造変換回路
Claims (5)
- 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置において,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶する第1記憶部と,
前記第1記憶部に記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する第1データ構造変換部と,
前記第1データ構造変換部による変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成するデータ生成部と,
を有することを特徴とする伝送装置。 - 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるデータ処理方法であって,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶し,
前記記憶セルに記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換し,
前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成する,
データ処理方法。 - 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるデータ変換方法であって,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データをチャネルごとに異なる記憶セルに記憶し,
前記記憶セルに記憶された前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する,
データ変換方法。 - 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータに,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データがチャネルごとに異なる記憶セルに記憶されたメモリから,前記複数のチャネルの前記第1制御データを読み出す手順と,
前記読み出した前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する手順と,
前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成する手順と,
を実行させるためのプログラム。 - 複数のチャネルの信号に所定の処理を行い,該複数のチャネルの信号を伝送する伝送装置におけるコンピュータに,
1つのチャネルについての1または複数種類の制御データ要素が少なくとも1ワードのデータで構成された第1制御データがチャネルごとに異なる記憶セルに記憶されたメモリから,前記複数のチャネルの前記第1制御データを読み出す手順と,
前記読み出した前記複数のチャネルの第1制御データから同種類の制御データ要素を選択し,該同種類の制御データ要素が1ワードのデータで構成されるように,前記第1制御データの構造を変換する手順と,
前記変換後の第1制御データをワード単位で処理し,前記所定の処理に必要な第2制御データを生成する手順と,
を実行させるためのプログラムを記録したコンピュータ読み取りな可能記録媒体。
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