JP3385792B2 - 背景パターン発生器 - Google Patents
背景パターン発生器Info
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- JP3385792B2 JP3385792B2 JP10030795A JP10030795A JP3385792B2 JP 3385792 B2 JP3385792 B2 JP 3385792B2 JP 10030795 A JP10030795 A JP 10030795A JP 10030795 A JP10030795 A JP 10030795A JP 3385792 B2 JP3385792 B2 JP 3385792B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、背景パターン発生器
についてのものであり、特に、ＳＤＨ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：同期デ
ジタルハイアラーキ）インタフェースを有する測定器に
おいて、多数の信号の中から測定対象として選択された
チャネル以外の背景パターンを発生するための背景パタ
ーン発生器についてのものである。 【０００２】 【従来の技術】デジタル通信網やデジタル通信装置など
における測定器がパターンとして送出する機能には、ビ
ットエラー試験用のＰＲＢＳパターン発生、エラー付
加、アラーム付加などがある。これらの機能は多数ある
チャネルの中の選択された１つのチャネルについてのみ
行われるため、測定器は通常は回路を１系統しか持って
いない。なお、背景パターンとは、ＴＵ（トリビュタリ
ユニット）という低速信号が多重されて構成されたＳＤ
Ｈフレームにおいて、選択されたチャネル以外のチャネ
ルについて疑似的に発生させたパターンであり、装置が
異常パターンに反応してアラームなどを出力しないよう
にするためのものである。 【０００３】ここで、ＶＣ４に入るＴＵＧ２は２１個あ
るので、予めカウンタ２１で１／２１に分周する。また
ＴＵ２はＴＵＧ２の中に１つ入るので、カウンタ２１に
ＴＵ２アドレスカウンタ２を接続する構成としている。
図２に、ＶＣ４ペイロードのＴＵが入る範囲について、
１フレーム目のＴＵ２アドレスカウンタ２の値を示す。
このＴＵ２アドレスカウンタ２の値は１０７以降もカウ
ントし続けて1６フレーム分動作し、０に戻る。具体的
に示すと、このＴＵ２アドレスカウンタ２は１０８×1
６＝１７２８、つまり０〜１７２７（６ＢＦh）のプロ
グラムカウンタであり、パターンメモリ６からは０〜６
ＢＦh番地の値が出力されることになる。 また、ＴＵ１
２はＴＵＧ２の中に３つ入るので、さらにカウンタ２２
で１／３に分周し、ＴＵ１２アドレスカウンタ３に接続
する構成としている。図３に、ＶＣ４ペイロードのＴＵ
が入る範囲について１フレーム目のＴＵ１２アドレスカ
ウンタ３の値を示す。このＴＵ１２アドレスカウンタ３
の値は３５以降もカウントし続けて1６フレーム分動作
し、０に戻る。具体的示すと、このＴＵ１２アドレスカ
ウンタ２は３６×1６＝５７６、つまり０〜５７５（２
３Ｆh）のプログラムカウンタであり、パターンメモリ
６からは１０００〜１２３Ｆh番地の値が出力されるこ
とになる。更にまた、ＴＵ１１はＴＵＧ２の中に４つ入
るので、カウンタ２３で１／４に分周してＴＵ１１アド
レスカウンタ４に接続する構成としている。図４に、Ｖ
Ｃ４ペイロードのＴＵが入る範囲について１フレーム目
のＴＵ１１アドレスカウンタの値を示す。このＴＵ１１
アドレスカウンタ４の値は２６以降もカウントし続けて
1６フレーム分動作し、０に戻る。具体的示すと、この
ＴＵ１１アドレスカウンタ２は２６×1６＝４３２、つ
まり０〜４３１（1ＡＦh）のプログラムカウンタであ
り、パターンメモリ６からは２０００〜２1ＡＦh番地の
値が出力されることになる。」 【０００４】次に、１５５．５２Ｍｂｉｔ／ＳのＳＤＨ
フレームであるＶＣ４信号を例にとって説明する。ここ
で、ＳＴＭ（同期伝送モジュール）のフレーム構造は、
ＩＴＵ−ＴのＧ．７０８，Ｇ．７０９に定義されてい
る。例えば、ＶＣ４の中の３分の１にＴＵ２が入り、ま
た３分の１にＴＵ１２が入り、さらにもう３分の１にＴ
Ｕ１１が入り、それぞれが順番に並んだ場合のフレーム
構造の例を図７に示す。 【０００５】ＶＣ４は２６１バイトの９行で表され、ま
た各行の先頭バイトはＰＯＨ、先頭から２〜９バイトは
ＦｉｘｅｄＳｔｕｆｆとしてそれぞれ定義され、さらに
それ以外のＶＣ４ペイロードにＴＵが入る。また、ＶＣ
４ペイロードには、１２バイトの９行で表されるＴＵＧ
２が２１個入り、ＴＵＧ２の中にはＴＵ２なら１つが、
ＴＵ１２なら３つが、ＴＵ１１なら４つがそれぞれ入
る。全てのフレーム構成はバイトインタリーブされてい
て、ＴＵＧ２が２１個でＶＣ４ペイロードを構成する場
合、最初にＴＵＧ＃１、次に＃２、＃３と続き、＃２１
になると次は＃１に戻る。また、ＴＵＧ２の中にＴＵ１
１が４つ入る場合にも最初にＴＵ＃１、次に＃２、＃
３、＃４と続きそれが繰り返される。 【０００６】 【発明が解決しようとする課題】上記のパターンメモリ
はＣＰＵにより書き換えができるため、どのような組み
合わせでもパターンを作成するのは可能である。ところ
が、こうしていろいろなＴＵが組み合わされて構成され
たフレームは非常に複雑なデータになることから、１つ
のＴＵＧ２の中をＴＵ２×１からＴＵ１１×４に変更し
た場合でも、ソフトウエアによる処理は非常に複雑であ
り、また書き換え処理の時間もかかる。更に、大きなメ
モリ容量が必要となり、またそのアドレスカウンタもビ
ット数が多く必要になるという問題がある。 【０００７】この発明は、上記のような問題がなく、Ｓ
ＤＨフレームにおいてＴＵ２、ＴＵ１２、ＴＵ１１など
の信号の混在した背景パターンを発生することができる
背景パターン発生器を提供することを目的とする。 【０００８】 【課題を解決するための手段】この目的を達成するた
め、この発明は、ＳＤＨフレーム構造に従ってタイミン
グ信号を発生するタイミング発生器と、前記タイミング
発生器に接続されてＴＵ ２のバイト数をカウントする第
１のカウンタと、前記タイミング発生器に接続されてＴ
Ｕ１２のバイト数をカウントする第２のカウンタと、前
記タイミング発生器に接続されてＴＵ１１のバイト数を
カウントする第３のカウンタと、ＴＵ２とＴＵ１２とＴ
Ｕ１１の各背景パターンが書き込まれたパターンメモリ
と、前記第１〜第３のカウンタの出力の１つを選択して
前記パターンメモリに供給する選択器とを備える。 【０００９】 【作用】タイミング発生器からＴＵＧ２毎のＴＵの種類
を示すＴＵ識別信号を出力し、パターンメモリへ与える
アドレスとメモリのバンクを切り替える。これにより、
小さなパターンメモリによって複雑でパターン長の長い
パターンを構成することができる。さらに、ＴＵＧ２の
中に入るＴＵの種類をソフトウエアで変更する場合も簡
単な操作で変更でき、また動作中に変更しても変更箇所
以外のパターンに影響を与えることがない。 【００１０】 【実施例】次に、この発明による背景パターン発生器の
実施例を図１に示す。 図１による実施例は、タイミン
グ発生器１、ＴＵ２アドレスカウンタ２、ＴＵ１２アド
レスカウンタ３、ＴＵ１１アドレスカウンタ４、選択器
５、パターンメモリ６、などから構成される。タイミン
グ発生器１は、カウンタ２１・２２・２３並びにシフト
レジスタ２４から構成され、ＳＤＨフレーム構造をカウ
ンタ２１とカウンタ２２とカウンタ２３を組み合わせて
出力し、またＴＵＧ２の内容をシフトレジスタ２４で出
力するものである。 【００１１】ここで、ＶＣ４に入るＴＵＧ２は２１個あ
るので、あらかじめカウンタ２１で１／２１に分周す
る。またＴＵ２はＴＵＧ２の中に１つ入るので、カウン
タ２１にＴＵ２アドレスカウンタ２を接続する構成とし
ている。図２に、ＶＣ４ペイロードのＴＵが入る範囲に
ついて、１フレーム目のＴＵ２アドレスカウンタの値を
示す。そして、ＴＵ１２はＴＵＧ２の中に３つ入るの
で、さらにカウンタ２２で１／３に分周しＴＵ１２アド
レスカウンタ３に接続する構成としている。図３に、Ｖ
Ｃ４ペイロードのＴＵが入る範囲について１フレーム目
のＴＵ１２アドレスカウンタの値を示す。そして、ＴＵ
１１はＴＵＧ２の中に４つ入るので、カウンタ２３で１
／４に分周してＴＵ１１アドレスカウンタ４に接続する
構成としている。図４に、ＶＣ４ペイロードのＴＵが入
る範囲について１フレーム目のＴＵ１１アドレスカウン
タの値を示す。 【００１２】ここで、ＴＵＧ２の中にＴＵ２とＴＵ１２
とＴＵ１１のどれが入るかを示す２ビット幅のＴＵ識別
信号１ａがシフトレジスタ２４からパターンメモリ６に
出力される。このＴＵ識別信号１ａは、ソフトウエアで
設定したデータをシフトレジスタ２４に一度ロードし、
またカウンタ２１の動作に同期してデータを出力し、さ
らにその出力データをシフトレジスタ２４の入力に戻す
ことにより、繰り返し４２ビットの信号として出力され
る。 【００１３】つぎに、パターンメモリ６に書き込まれた
ＴＵパターンを 図５に示す。そして、ＴＵ識別信号１
ａはパターンメモリ６の上位アドレスに接続され指定さ
れたＴＵパターンの書き込んである範囲を選択する。さ
らに、３つのアドレスカウンタ、つまりＴＵ２アドレス
カウンタ２・ＴＵ１２アドレスカウンタ３・ＴＵ１１ア
ドレスカウンタ４の中からパターンメモリ６に接続する
アドレスカウンタを、ＴＵ識別信号１ａにしたがって選
択器５により選択する。そして、パターンメモリ６から
はＴＵ識別信号１ａに従った背景パターンが出力され
る。 【００１４】以上のように構成される実施例の背景パタ
ーン発生器では、ＴＵ２とＴＵ１２とＴＵ１１が混在し
た複雑なパターンをハードウエアによって組み立てるの
でソフトウエアによる処理が非常に軽くなる。また、ソ
フトウエアは、ＴＵ識別信号の設定として４２ビットの
情報を設定すればよく、パターンメモリ６を動作中に書
き換える必要がない。 【００１５】また、従来はパターンメモリの書き込み時
にはＣＰＵに接続する必要があるために、変更箇所以外
のパターンも全く出力できなくなるが、本発明の実施例
の場合には動作中に書き換える必要がないためパターン
が崩れることはない。このため、パターンメモリ６をＲ
ＯＭ化することも可能である。 【００１６】 【発明の効果】この発明によれば、ソフトウエアによる
複雑な処理などの問題がなく、ＳＤＨフレームにおいて
ＴＵ２、ＴＵ１２、ＴＵ１１などの信号の混在した背景
パターンを発生することができる。
についてのものであり、特に、ＳＤＨ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：同期デ
ジタルハイアラーキ）インタフェースを有する測定器に
おいて、多数の信号の中から測定対象として選択された
チャネル以外の背景パターンを発生するための背景パタ
ーン発生器についてのものである。 【０００２】 【従来の技術】デジタル通信網やデジタル通信装置など
における測定器がパターンとして送出する機能には、ビ
ットエラー試験用のＰＲＢＳパターン発生、エラー付
加、アラーム付加などがある。これらの機能は多数ある
チャネルの中の選択された１つのチャネルについてのみ
行われるため、測定器は通常は回路を１系統しか持って
いない。なお、背景パターンとは、ＴＵ（トリビュタリ
ユニット）という低速信号が多重されて構成されたＳＤ
Ｈフレームにおいて、選択されたチャネル以外のチャネ
ルについて疑似的に発生させたパターンであり、装置が
異常パターンに反応してアラームなどを出力しないよう
にするためのものである。 【０００３】ここで、ＶＣ４に入るＴＵＧ２は２１個あ
るので、予めカウンタ２１で１／２１に分周する。また
ＴＵ２はＴＵＧ２の中に１つ入るので、カウンタ２１に
ＴＵ２アドレスカウンタ２を接続する構成としている。
図２に、ＶＣ４ペイロードのＴＵが入る範囲について、
１フレーム目のＴＵ２アドレスカウンタ２の値を示す。
このＴＵ２アドレスカウンタ２の値は１０７以降もカウ
ントし続けて1６フレーム分動作し、０に戻る。具体的
に示すと、このＴＵ２アドレスカウンタ２は１０８×1
６＝１７２８、つまり０〜１７２７（６ＢＦh）のプロ
グラムカウンタであり、パターンメモリ６からは０〜６
ＢＦh番地の値が出力されることになる。 また、ＴＵ１
２はＴＵＧ２の中に３つ入るので、さらにカウンタ２２
で１／３に分周し、ＴＵ１２アドレスカウンタ３に接続
する構成としている。図３に、ＶＣ４ペイロードのＴＵ
が入る範囲について１フレーム目のＴＵ１２アドレスカ
ウンタ３の値を示す。このＴＵ１２アドレスカウンタ３
の値は３５以降もカウントし続けて1６フレーム分動作
し、０に戻る。具体的示すと、このＴＵ１２アドレスカ
ウンタ２は３６×1６＝５７６、つまり０〜５７５（２
３Ｆh）のプログラムカウンタであり、パターンメモリ
６からは１０００〜１２３Ｆh番地の値が出力されるこ
とになる。更にまた、ＴＵ１１はＴＵＧ２の中に４つ入
るので、カウンタ２３で１／４に分周してＴＵ１１アド
レスカウンタ４に接続する構成としている。図４に、Ｖ
Ｃ４ペイロードのＴＵが入る範囲について１フレーム目
のＴＵ１１アドレスカウンタの値を示す。このＴＵ１１
アドレスカウンタ４の値は２６以降もカウントし続けて
1６フレーム分動作し、０に戻る。具体的示すと、この
ＴＵ１１アドレスカウンタ２は２６×1６＝４３２、つ
まり０〜４３１（1ＡＦh）のプログラムカウンタであ
り、パターンメモリ６からは２０００〜２1ＡＦh番地の
値が出力されることになる。」 【０００４】次に、１５５．５２Ｍｂｉｔ／ＳのＳＤＨ
フレームであるＶＣ４信号を例にとって説明する。ここ
で、ＳＴＭ（同期伝送モジュール）のフレーム構造は、
ＩＴＵ−ＴのＧ．７０８，Ｇ．７０９に定義されてい
る。例えば、ＶＣ４の中の３分の１にＴＵ２が入り、ま
た３分の１にＴＵ１２が入り、さらにもう３分の１にＴ
Ｕ１１が入り、それぞれが順番に並んだ場合のフレーム
構造の例を図７に示す。 【０００５】ＶＣ４は２６１バイトの９行で表され、ま
た各行の先頭バイトはＰＯＨ、先頭から２〜９バイトは
ＦｉｘｅｄＳｔｕｆｆとしてそれぞれ定義され、さらに
それ以外のＶＣ４ペイロードにＴＵが入る。また、ＶＣ
４ペイロードには、１２バイトの９行で表されるＴＵＧ
２が２１個入り、ＴＵＧ２の中にはＴＵ２なら１つが、
ＴＵ１２なら３つが、ＴＵ１１なら４つがそれぞれ入
る。全てのフレーム構成はバイトインタリーブされてい
て、ＴＵＧ２が２１個でＶＣ４ペイロードを構成する場
合、最初にＴＵＧ＃１、次に＃２、＃３と続き、＃２１
になると次は＃１に戻る。また、ＴＵＧ２の中にＴＵ１
１が４つ入る場合にも最初にＴＵ＃１、次に＃２、＃
３、＃４と続きそれが繰り返される。 【０００６】 【発明が解決しようとする課題】上記のパターンメモリ
はＣＰＵにより書き換えができるため、どのような組み
合わせでもパターンを作成するのは可能である。ところ
が、こうしていろいろなＴＵが組み合わされて構成され
たフレームは非常に複雑なデータになることから、１つ
のＴＵＧ２の中をＴＵ２×１からＴＵ１１×４に変更し
た場合でも、ソフトウエアによる処理は非常に複雑であ
り、また書き換え処理の時間もかかる。更に、大きなメ
モリ容量が必要となり、またそのアドレスカウンタもビ
ット数が多く必要になるという問題がある。 【０００７】この発明は、上記のような問題がなく、Ｓ
ＤＨフレームにおいてＴＵ２、ＴＵ１２、ＴＵ１１など
の信号の混在した背景パターンを発生することができる
背景パターン発生器を提供することを目的とする。 【０００８】 【課題を解決するための手段】この目的を達成するた
め、この発明は、ＳＤＨフレーム構造に従ってタイミン
グ信号を発生するタイミング発生器と、前記タイミング
発生器に接続されてＴＵ ２のバイト数をカウントする第
１のカウンタと、前記タイミング発生器に接続されてＴ
Ｕ１２のバイト数をカウントする第２のカウンタと、前
記タイミング発生器に接続されてＴＵ１１のバイト数を
カウントする第３のカウンタと、ＴＵ２とＴＵ１２とＴ
Ｕ１１の各背景パターンが書き込まれたパターンメモリ
と、前記第１〜第３のカウンタの出力の１つを選択して
前記パターンメモリに供給する選択器とを備える。 【０００９】 【作用】タイミング発生器からＴＵＧ２毎のＴＵの種類
を示すＴＵ識別信号を出力し、パターンメモリへ与える
アドレスとメモリのバンクを切り替える。これにより、
小さなパターンメモリによって複雑でパターン長の長い
パターンを構成することができる。さらに、ＴＵＧ２の
中に入るＴＵの種類をソフトウエアで変更する場合も簡
単な操作で変更でき、また動作中に変更しても変更箇所
以外のパターンに影響を与えることがない。 【００１０】 【実施例】次に、この発明による背景パターン発生器の
実施例を図１に示す。 図１による実施例は、タイミン
グ発生器１、ＴＵ２アドレスカウンタ２、ＴＵ１２アド
レスカウンタ３、ＴＵ１１アドレスカウンタ４、選択器
５、パターンメモリ６、などから構成される。タイミン
グ発生器１は、カウンタ２１・２２・２３並びにシフト
レジスタ２４から構成され、ＳＤＨフレーム構造をカウ
ンタ２１とカウンタ２２とカウンタ２３を組み合わせて
出力し、またＴＵＧ２の内容をシフトレジスタ２４で出
力するものである。 【００１１】ここで、ＶＣ４に入るＴＵＧ２は２１個あ
るので、あらかじめカウンタ２１で１／２１に分周す
る。またＴＵ２はＴＵＧ２の中に１つ入るので、カウン
タ２１にＴＵ２アドレスカウンタ２を接続する構成とし
ている。図２に、ＶＣ４ペイロードのＴＵが入る範囲に
ついて、１フレーム目のＴＵ２アドレスカウンタの値を
示す。そして、ＴＵ１２はＴＵＧ２の中に３つ入るの
で、さらにカウンタ２２で１／３に分周しＴＵ１２アド
レスカウンタ３に接続する構成としている。図３に、Ｖ
Ｃ４ペイロードのＴＵが入る範囲について１フレーム目
のＴＵ１２アドレスカウンタの値を示す。そして、ＴＵ
１１はＴＵＧ２の中に４つ入るので、カウンタ２３で１
／４に分周してＴＵ１１アドレスカウンタ４に接続する
構成としている。図４に、ＶＣ４ペイロードのＴＵが入
る範囲について１フレーム目のＴＵ１１アドレスカウン
タの値を示す。 【００１２】ここで、ＴＵＧ２の中にＴＵ２とＴＵ１２
とＴＵ１１のどれが入るかを示す２ビット幅のＴＵ識別
信号１ａがシフトレジスタ２４からパターンメモリ６に
出力される。このＴＵ識別信号１ａは、ソフトウエアで
設定したデータをシフトレジスタ２４に一度ロードし、
またカウンタ２１の動作に同期してデータを出力し、さ
らにその出力データをシフトレジスタ２４の入力に戻す
ことにより、繰り返し４２ビットの信号として出力され
る。 【００１３】つぎに、パターンメモリ６に書き込まれた
ＴＵパターンを 図５に示す。そして、ＴＵ識別信号１
ａはパターンメモリ６の上位アドレスに接続され指定さ
れたＴＵパターンの書き込んである範囲を選択する。さ
らに、３つのアドレスカウンタ、つまりＴＵ２アドレス
カウンタ２・ＴＵ１２アドレスカウンタ３・ＴＵ１１ア
ドレスカウンタ４の中からパターンメモリ６に接続する
アドレスカウンタを、ＴＵ識別信号１ａにしたがって選
択器５により選択する。そして、パターンメモリ６から
はＴＵ識別信号１ａに従った背景パターンが出力され
る。 【００１４】以上のように構成される実施例の背景パタ
ーン発生器では、ＴＵ２とＴＵ１２とＴＵ１１が混在し
た複雑なパターンをハードウエアによって組み立てるの
でソフトウエアによる処理が非常に軽くなる。また、ソ
フトウエアは、ＴＵ識別信号の設定として４２ビットの
情報を設定すればよく、パターンメモリ６を動作中に書
き換える必要がない。 【００１５】また、従来はパターンメモリの書き込み時
にはＣＰＵに接続する必要があるために、変更箇所以外
のパターンも全く出力できなくなるが、本発明の実施例
の場合には動作中に書き換える必要がないためパターン
が崩れることはない。このため、パターンメモリ６をＲ
ＯＭ化することも可能である。 【００１６】 【発明の効果】この発明によれば、ソフトウエアによる
複雑な処理などの問題がなく、ＳＤＨフレームにおいて
ＴＵ２、ＴＵ１２、ＴＵ１１などの信号の混在した背景
パターンを発生することができる。
【図面の簡単な説明】
【図１】この発明の背景パターン発生器の実施例の構成
を示した説明図である。 【図２】ＶＣ４ペイロードに対するＴＵ２アドレスカウ
ンタの値を示した説明図である。 【図３】ＶＣ４ペイロードにおけるＴＵ１２アドレスカ
ウンタの値を示した説明図である。 【図４】ＶＣ４ペイロードにおけるＴＵ１１アドレスカ
ウンタの値を示した説明図である。 【図５】実施例のパターンメモリのアドレスに対するデ
ータ内容の説明図である。 【図６】従来の背景パターン発生器の構成の説明図であ
る。 【図７】ＶＣ４にＴＵ２、ＴＵ１２、ＴＵ１１が順番に
入った状態のフレーム構造の説明図である。 【符号の説明】 １ タイミング発生器 ２ ＴＵ２アドレスカウンタ ３ ＴＵ１２アドレスカウンタ ４ ＴＵ１１アドレスカウンタ ５ 選択器 ６・１２・２９ パターンメモリ １１ アドレスカウンタ ２１ １／２１カウンタ ２２ １／３カウンタ ２３ １／４カウンタ ２４ シフトレジスタ
を示した説明図である。 【図２】ＶＣ４ペイロードに対するＴＵ２アドレスカウ
ンタの値を示した説明図である。 【図３】ＶＣ４ペイロードにおけるＴＵ１２アドレスカ
ウンタの値を示した説明図である。 【図４】ＶＣ４ペイロードにおけるＴＵ１１アドレスカ
ウンタの値を示した説明図である。 【図５】実施例のパターンメモリのアドレスに対するデ
ータ内容の説明図である。 【図６】従来の背景パターン発生器の構成の説明図であ
る。 【図７】ＶＣ４にＴＵ２、ＴＵ１２、ＴＵ１１が順番に
入った状態のフレーム構造の説明図である。 【符号の説明】 １ タイミング発生器 ２ ＴＵ２アドレスカウンタ ３ ＴＵ１２アドレスカウンタ ４ ＴＵ１１アドレスカウンタ ５ 選択器 ６・１２・２９ パターンメモリ １１ アドレスカウンタ ２１ １／２１カウンタ ２２ １／３カウンタ ２３ １／４カウンタ ２４ シフトレジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 3/00 - 3/26
H04L 5/22 - 5/26
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＳＤＨフレーム構造に従ってタイミング
信号を発生するタイミング発生器(1) と、前記タイミン
グ発生器(1) に接続されてＴＵ２のバイト数をカウント
する第１のカウンタ(2) と、前記タイミング発生器(1)
に接続されてＴＵ１２のバイト数をカウントする第２の
カウンタ(3) と、前記タイミング発生器(1) に接続され
てＴＵ１１のバイト数をカウントする第３のカウンタ
(4) と、ＴＵ２とＴＵ１２とＴＵ１１の各背景パターン
が書き込まれたパターンメモリ(6) と、前記第１〜第３
のカウンタ(2,3,4) の出力の１つを選択して前記パター
ンメモリ(6) に供給する選択器(5) とを備えることを特
徴とする背景パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030795A JP3385792B2 (ja) | 1995-03-31 | 1995-03-31 | 背景パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030795A JP3385792B2 (ja) | 1995-03-31 | 1995-03-31 | 背景パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274739A JPH08274739A (ja) | 1996-10-18 |
| JP3385792B2 true JP3385792B2 (ja) | 2003-03-10 |
Family
ID=14270523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030795A Expired - Fee Related JP3385792B2 (ja) | 1995-03-31 | 1995-03-31 | 背景パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3385792B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4810004B2 (ja) * | 2001-06-07 | 2011-11-09 | Ｎｅｃエンジニアリング株式会社 | 多重化伝送装置 |
-
1995
- 1995-03-31 JP JP10030795A patent/JP3385792B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274739A (ja) | 1996-10-18 |
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