JP3119956B2 - 多重クロック伝送方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，一本の信号線に複数周
波数のクロックを多重化して伝送する多重クロック伝送
方法および装置に関する。

【０００２】例えば，高速データ通信システムにおい
て，加入者伝送路の信号を多重して高速伝送する多重装
置は，フレーム同期クロック，チャネル毎にデータに同
期するクロック等複数の異なるクロックを必要とする。
そのため，高速データ通信システムの送受信装置は，伝
送路から送られてくる多重データを各チャネルのデータ
に分離するもしくは各チャネルからのデータを多重する
のに必要な多重クロックを生成して多重伝送装置（多重
分離装置）に転送するようにしている。

【０００３】本発明は，このような多重クロックを簡単
な構成で分離することのできる多重クロック伝送方法お
よび多重クロック伝送装置を提供する。

【０００４】

【従来の技術】図７は本発明が対象とする装置の例を示
す。図は多重伝送装置を示したものである。

【０００５】図において，１００は多重伝送装置であっ
て，配下の複数の加入者の伝送データを多重化して高速
の伝送路に出力するものである。１０１はチャネル盤１
であって，加入者からの送信データを割り当てられたタ
イムスロットに乗せて多重化盤１０５に出力し，伝送路
からの多重データを分離して加入者１に送信するもので
ある。１０１’はクロック分離手段であって，多重化盤
１０５から送られてくる多重クロックを分離するもので
ある。１０２はチャネル盤２であって，加入者２に対す
るチャネル盤であり，１０２’はクロック分離手段であ
る。１０３はチャネル盤３であって，加入者３に対する
チャネル盤であり，１０３’はクロック分離手段であ
る。１０４はチャネル盤ｎであって，加入者ｎに対する
チャネル盤であり，１０４’クロック分離手段である。

【０００６】１０５は多重化盤であって，伝送路からの
データを受信し，各チャネル盤に転送するとともに，各
チャネル盤からの送信データを多重化して伝送路に出力
するものである。１１０は入出力部であって，伝送路か
らのデータを各チャネルに転送するとともに，各チャネ
ルからの送信データを多重化して，高速伝送路に出力す
るものである。１２０は多重クロック伝送装置であっ
て，クロック分離手段（１０１’〜１０４’）と多重ク
ロック生成手段１２１よりなるものである。１２１は多
重クロック生成手段であって，伝送路の転送クロックｆ
₀ を基に転送クロック毎に各転送クロック周波数を表す
識別パターンを付与し，多重クロックを生成するもので
ある。

【０００７】図８は本発明の対象とする装置例の動作説
明図である。図において， (a)は上りバスであって，加
入者側から伝送路側に対する信号の受け渡しバス上の信
号を表す。 (b)は下りバスであって，伝送路側から加入
者側に対する信号の受け渡しバス上の信号を表す。

【０００８】(c)はチャネルタイミング１であって，チ
ャネル盤１のチャネルタイミングを与えるクロックであ
る（チャネル盤１に割り当てられたタイムスロットのタ
イミングを指定するクロック）。(d) はチャネルタイミ
ング２であって，チャネル盤１のチャネルタイミングを
与えるクロックである。 (e)はチャネルタイミング３で
あって，チャネル盤３のチャネルタイミングを与えるク
ロックである。 (f)はチャネルタイミングｎであって，
チャネル盤ｎに対するチャネルタイミングを与えるクロ
ックである。

【０００９】(g)はフレームタイミング１であって，フ
レームデータの開始を指定するクロックである。 (h)は
フレームタイミング２であって，チャネル１〜チャネル
ｎの各スロットよりなる多重データの区切りを指定する
ものである。 (i)は多重クロックであって，チャネルタ
イミング１(c) ，チャネルタイミング２(d) ，チャネル
タイミング３(e) ，チャネルタイミングｎ(f) ，フレー
ムタイミング１(g) ，フレームタイミング２(h) の各ク
ロックを多重化したものである。

【００１０】図９は多重クロックの例を示す（図は４種
類の異なる周波数（ｆ₁ ，ｆ₂ ，ｆ ₃ ，ｆ₄ ）のクロッ
クを多重化した場合を示す）。図において， (a)はクロ
ック１であり，周波数ｆ₁ のクロックである。 (b)はク
ロック２であり，周波数ｆ₂ のクロックである。 (c)は
クロック３であり，周波数ｆ₃ のクロックである。 (d)
はクロック４であり，周波数ｆ₄ のクロックである。
(e) は多重クロックであり，クロック１，クロック
２，クロック３，クロック４を多重化して，一本の信号
線により転送するクロック信号を示す。

【００１１】１２０’は周波数の識別パターンであっ
て，多重化する転送クロックの周波数より高い周波数の
クロックにより複数ビットで構成されるものである。多
重クロックは，クロック分離手段において各周波数の転
送クロック毎に分離するために，それぞれの転送クロッ
クは転送クロック周波数より高い繰り返し周波数のクロ
ックにより構成される複数の識別パターン１２０’を持
っている。

【００１２】図１０は従来の周波数の識別パターンの例
を示す。図は５ビットの高周波クロックで識別パターン
を作成する場合を示す。図において， (a)はｆ₁ の識別
パターンの例であって，第１番目のビットのみ１とし，
他は０で表したものである。 (b)はｆ₂ の識別パターン
であり，第１番目，第２番目のビットを１とし，他はは
０とする。 (c)はｆ₃ の識別パターンであり，第１番
目，第２番目，第３番目のビットを１とし，他は０とし
たものである。 (d)はｆ₄ の識別パターンであり，第１
番目，第２番目，第３番目，第４番目 のビットを１と
し，残りは０としたものである。

【００１３】図１１は従来のクロック分離手段の構成を
示す。図において，１２９はクロック分離手段，１３０
はシフトレジスタであって，入力端子Ｄに入力される信
号の出力を，同期クロック（入力端子ＣＫに入力される
クロック）の１クロック毎に出力端子Ｓ０から順次Ｓ
１，Ｓ２，Ｓ３，Ｓ４にシフトして出力するものであ
る。１３１はアンド回路であって，シフトレジスタ１３
０のＳ０，Ｓ１，Ｓ２，Ｓ３の出力を否定して入力する
とともにＳ４の出力を入力し，その論理積を出力するも
のである。１３２はアンド回路であって，シフトレジス
タ１３０のＳ０，Ｓ１，Ｓ２の出力の否定を入力すると
ともにＳ３，Ｓ４の出力を入力し，その論理積を出力す
るものである。１３３はアンド回路であって，シフトレ
ジスタ１３０のＳ０，Ｓ１の出力の否定を入力するとと
もにＳ２，Ｓ３，Ｓ４の出力を入力しその論理積を出力
するものである。１３４はアンド回路であって，シフト
レジスタ１３０のＳ０の出力の否定を入力するとともに
Ｓ１，Ｓ２，Ｓ３，Ｓ４の出力を入力しその論理積を出
力するものである。

【００１４】図１２は，従来のクロック分離手段の動作
説明図である。（図１２の説明において，図１１を参照
する）。図において， (a)はシフトレジスタ１３０の出
力端子Ｓ０の出力である。 (b)はシフトレジスタ１３０
の出力端子Ｓ１の出力である。 (c)はシフトレジスタ１
３０の出力端子Ｓ２の出力である。 (d)はシフトレジス
タ１３０の出力端子Ｓ３の出力である。 (e)はシフトレ
ジスタ１３０の出力端子Ｓ４の出力である。 (f)はアン
ド回路１３１から出力される周波数ｆ₁ のクロックであ
る。 (g)は アンド回路１３２から出力される周波数ｆ
₂ のクロックである。 (h)はアンド回路１３３から出力
される周波数ｆ₃ のクロックである。 (i)はアンド回路
１３４から出力される周波数ｆ₄ のクロックである。

【００１５】１４０はｆ₁ の識別パターンである。１４
１はｆ₂ の識別パターンである。１４２はｆ₃ の識別パ
ターンである。１４３はｆ₄ の識別パターンである。１
４４は同期クロックである。

【００１６】図１２を参照して，図１１の構成の動作を
説明する。周波数ｆ₁ のクロックを多重クロックから分
離する場合を説明する。シフトレジスタ１３０の入力端
子Ｄに周波数ｆ₁ の識別パターン１４０のクロックが同
期クロック１４４に同期して，１クロックずつ入力され
る。

【００１７】第１番目の同期クロックで，ｆ₁ の識別パ
ターンの第１ビット「１」がシフトレジスタ１３０に取
り込まれ，Ｓ０に出力される。この時，Ｓ１，Ｓ２，Ｓ
３，Ｓ４の出力は「０」であるので，Ｓ０，Ｓ１，Ｓ
２、Ｓ３の出力の否定とＳ４の出力の論理積を演算する
アンド回路ｆ₁ の出力は「０」である。同様に，アンド
回路１３２の出力，アンド回路１３３の出力，アンド回
路１３４の出力も０である。

【００１８】次に第２番目の同期クロックにより，ｆ₁
の識別パターン１４０の第２ビットがシフトレジスタ１
３０に取り込まれ，Ｓ０に出力される。そして，Ｓ１に
はそれまでＳ０に出力されていた「１」がシフトされて
出力される。Ｓ２にはそれまでのＳ１の出力「０」がシ
フトされて出力される。Ｓ３にはそれまでＳ２に出力さ
れていた「０」が出力される。Ｓ４にはそれまでＳ３に
出力されていた「０」がシフトされて出力される。各出
力は各アンド回路１３１，１３２，１３３，１３４に入
力され，論理積が演算されて「０」が出力される。同様
に，第３番目の同期クロックでｆ₁ の識別パターンの第
３ビットがシフトレジスタ１３０に取り込まれ，Ｓ０に
出力される。そして，それまでＳ０，Ｓ１，Ｓ２，Ｓ３
に出力されていた信号はシフトされて，Ｓ１，Ｓ２，Ｓ
３，Ｓ４に出力される。それぞれの出力は各アンド回
路，１３１，１３２，１３３，１３４に入力され，論理
積がとられて「０」が出力される。続く第４番目の同期
クロックで，ｆ₁ の識別パターンの第４ビットが入力さ
れ，Ｓ０に出力される。そして，それまでＳ０，Ｓ１，
Ｓ２，Ｓ３に出力されていた信号は１ビットずつシフト
されてそれぞれＳ１，Ｓ２，Ｓ３，Ｓ４に出力される。
そして，各出力Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は各アン
ド回路１３１，１３２，１３３，１３４に入力され，論
理積がとられて「０」が出力される。第５番目の同期ク
ロックので，ｆ₁ の識別パターン１４０の第５ビットが
入力され，Ｓ０に出力される。それまで，Ｓ０，Ｓ１，
Ｓ２，Ｓ３，Ｓ４に出力されていた信号は１ビットずつ
シフトされて出力される。そして，各出力はアンド回路
１３１に入力され，論理積がとられ，周波数ｆ₁ のクロ
ックとなる「１」が出力されて，周波数ｆ₁ のクロック
が出力される。Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の各出力
は他のアンド回路１３２，１３３，１３４にも入力され
るが「０」が出力される。

【００１９】以上のように，ｆ₁ の位相シフトしない識
別パターン１４１と位相シフトした識別パターンの各ビ
ットの論理積により周波数ｆ₁ のクロックが出力され
る。同様に，周波数ｆ₂ クロックの位相シフトしない識
別パターン１４１と位相シフトした識別パターンの各ビ
ットの論理積がアンド回路１３２で演算されて周波数ｆ
₂ のクロックが出力される。また，周波数ｆ₃ の識別パ
ターンの位相シフトしない識別パターン１４２と位相シ
フトした識別パターンの各ビットの論理積がアンド回路
１３３で演算されて周波数ｆ₃ のクロックから出力され
る。周波数ｆ ₄ のクロックの位相シフトしない識別パタ
ーン１４３と位相シフトした識別パターンの各ビットの
論理積がアンド回路１３４で演算されて周波数ｆ₄ のク
ロックが出力される。

【００２０】

【発明が解決しようとする課題】従来の多重クロックの
分離は，シフトレジスタの各出力ビットを各識別パター
ンの各ビットの信号をアンド回路に入力して論理積を取
ることにより，各周波数のクロックを分離していた。そ
のため，アンド回路の規模が大きくなり，クロック分離
手段の回路規模が大きいものであった。そのため，クロ
ック分離手段を搭載するチャネル盤等の規模も大きくな
り，チャネル数が増大した場合には多重伝送装置の規模
も大きくなり装置負担が大きかった。

【００２１】本発明は，回路規模の小さい多重クロック
分離方法および多重クロック伝送装置を提供することを
目的とする。

【００２２】

【課題を解決するための手段】本発明は，転送クロック
の周波数の識別パターンを複数ビットのうち２ビットの
みを他のビットと異なる値で構成し，その２ビットの位
相間隔の相違で周波数を識別するようにした。そして，
シフトしない識別パターン（基本パターン）とシフトし
た識別パターンの２ビットの論理積のみで識別パターン
の表す周波数のクロックを出力するようにした。

【００２３】図１は，本発明の基本構成を示す。図は，
識別パターンを３ビットで構成し，周波数ｆ₁ と周波数
ｆ₂ のクロックを多重する場合を例として示したもので
ある。

【００２４】図において，１は多重クロック伝送装置で
あって，多重クロックを生成する多重クロック生成手段
２と多重クロックから各周波数の転送クロックを分離す
るクロック分離手段３とにより構成されるものである。

【００２５】多重クロック生成手段２において，１０は
周波数の識別パターン発生部であって，転送クロックの
周波数を表す識別パターンを発生するものである。１
０’は多重クロック生成部であって，各クロック周波数
の転送クロックにより多重クロックを生成するものであ
る。

【００２６】クロック分離手段３において，１１は多重
クロック入力部であって，多重クロックを入力するもの
である。１２は識別パターンシフト手段であって，多重
クロックの各クロックの識別パターンを同期クロックに
同期して１ビットずつ入力し，入力されたビットを出力
するとともに，それまで出力されていたビットを次の出
力端子（Ｓ０からＳ１，Ｓ１からＳ２）にシフトして出
力するものである。１３はクロック出力部であって，識
別した周波数のクロックを出力するものである。１４は
論理積手段であって，識別パターンシフト手段２から出
力される基本パターン（シフトしない識別パターン）と
シフトした識別パターン（Ｓ０より１ビットシフトした
ビット）の２ビットの論理積を取り，周波数ｆ₁ のクロ
ックを出力するものである。１５は論理積手段であっ
て，識別パターンシフト手段１２から出力される基本パ
ターンとシフトした識別パターン（Ｓ０より２ビットシ
フトしたビット）の２ビットの論理積を取り，周波数ｆ
₂ のクロックを出力するものである。１６は同期クロッ
クであって，識別パターンシフト手段１２に入力する識
別パターンおよび入力された識別パターンをシフトして
出力するための同期をとるものである。

【００２７】１７は多重クロック，１８は多重クロック
の転送クロックである。２０は周波数ｆ₁ の識別パター
ンであって，３ビットで識別パターンを表した場合の，
第１ビット，第２ビットを「１」として他のビットは
「０」としたものである。２１は周波数ｆ₂ の識別パタ
ーンであって，第１ビット，第３ビットを「１」とし，
他は「０」とした場合である。１８は多重クロックの転
送クロックである。

【００２８】なお，上記において，識別パターン２０，
２１は例として，示したもので，これに限られるもので
はなく，識別パターンシフト手段１２のシフト出力端子
数を増やすことにより，４ビット以上の複数ビットによ
り構成しても良い。

【００２９】

【作用】図２は本発明の基本構成の動作説明図である。
図において，２０は周波数ｆ₁ の識別パターン，２１は
周波数ｆ₂ の識別パターンである。

【００３０】(a)は基本パターンであって，シフトして
いない識別パターンを表す。 (b)は基本パターンを１ビ
ットシフトした識別パターンを表す。 (c)は基本パター
ンを２ビットシフトした識別パターンを表す。 (d)は基
本パターン (a)と基本パターンを１ビットシフトしたパ
ターンの論理積により出力される周波数ｆ₁ のクロック
をあらわす。 (e)は基本パターン (a)と基本パターン
(a) を２ビットシフトした識別パターンの論理積により
出力される周波数ｆ₂ のクロックをあらわす。

【００３１】図２を参照し，図１の基本構成の動作を説
明する。多重クロック生成手段２において，周波数の識
別パターン発生部１０は周波数ｆ₁ の転送クロックに対
しては，転送クロック１８のクロック周波数より高い周
波数のクロックにより識別パターン２０を発生し，周波
数ｆ₂ の転送クロックに対しては識別パターン２１を発
生する。そして，多重クロック生成部１０’は識別パタ
ーンを持つ各転送クロックにより多重クロックを生成す
る。

【００３２】(1) ｆ₁ の周波数のクロックを出力する
場合。 多重クロック入力部１１に周波数ｆ₁ の転送クロックが
入力される。同期クロックに同期して周波数ｆ₁ の識別
パターン２０の第１ビット「１」が識別パターンシフト
手段１２に入力され，Ｓ０より出力される。出力Ｓ１，
Ｓ２は「０」であるので，その２ビットの論理積を演算
する論理積手段１４の出力は「０」である。同様に，論
理積手段１５はＳ０の出力とＳ２の出力の論理積を演算
し，「０」を出力する。次に，同期クロックに同期して
識別パターンシフト手段１２は，識別パターン２０の第
２ビットを入力し，Ｓ０より出力する。そして，それま
でＳ０より出力されていた識別パターン２０の第１ビッ
トはシフトされて，Ｓ１より出力される。論理積手段１
４はＳ０とＳ１を入力し，論理積を演算して周波数ｆ₁
を表す「１」を出力する。このときＳ２の出力は０であ
るので，論理積手段１５の出力は「０」である。

【００３３】(2) 周波数ｆ₂ のクロックを出力する場
合。 多重クロック入力部１１に，周波数ｆ₂ の転送クロック
が入力される。識別パターンシフト手段１２は同期クロ
ックに同期して，周波数ｆ₂ の識別パターン２１の第１
ビット「１」を取り込み，Ｓ０より出力する。この時，
Ｓ１，Ｓ２の出力は「０」であるので，論理積手段１４
および論理積手段１５の出力はいずれも「０」である。
次に，同期クロックに同期して識別パターン２１の第２
ビット「０」が識別パターンシフト手段１２に入力さ
れ，Ｓ０より出力される。その時，Ｓ０に出力されてい
た信号は１ビットシフトされてＳ１より出力される。識
別パターンシフト手段１２のＳ０，Ｓ１の出力は論理積
手段１４に入力され，論理積が演算されて「０」を出力
する。Ｓ２の出力は「０」であるので論理積手段１５の
出力も「０」である。さらに，同期信号に同期して，識
別パターンシフト手段１２に識別パターン２１の第３ビ
ット「１」が入力され，Ｓ０より出力される。それま
で，Ｓ０に出力されていた「０」は１ビットシフトされ
てＳ１より出力される。また，それまでＳ１より出力さ
れていた「１」は１ビットシフトされてＳ２より出力さ
れる。その結果，Ｓ１とＳ２を入力する論理積手段１５
は周波数ｆ₂ のクロックを表す「１」を出力する。Ｓ０
とＳ１の論理積を演算する論理積手段１４は「０」を出
力する。

【００３４】本発明によれば，論理積手段１４，１５の
２ビットの入力のみで転送クロックの周波数を識別で
き，多重クロック伝送装置の規模を小さくすることがで
きる。

【００３５】

【実施例】図３は本発明の実施例を示す。図において，
２２は多重クロック伝送装置，２３はクロック分離手
段，２４は多重クロック生成手段，２５−１は周波数ｆ
₁ の識別パターン発生部であって，周波数ｆ₁ の転送ク
ロックであることを表す識別パターンを発生するもので
ある。２５−２は周波数ｆ₂ の識別パターン発生部であ
って，周波数ｆ₂ の転送クロックであることを表す識別
パターンを発生するものである。２５−３は周波数ｆ ₁
の識別パターンであって，周波数ｆ₃ の転送クロックで
あることを表す識別パターンを発生するものである。２
５−４は周波数ｆ₄ の識別パターン発生部であって，周
波数ｆ₄ のクロックであることを表す識別パターンを発
生するものである。２６は基本クロック発生部であっ
て，各周波数の転送クロックを生成して出力するもので
ある。２７は多重クロック生成部であって，基本クロッ
ク発生部で出力されるクロックに対応する周波数パター
ンを選択し，多重クロックを生成するものである。

【００３６】図４は周波数の識別パターンの実施例を示
す。図は５ビットで識別パターンを構成する場合を示
す。図において， (a)は周波数ｆ₁ のクロックの識別パ
ターンであって，第１ビットおよび第２ビットを「１」
としたものである。 (b)は周波数ｆ₂ のクロックの識別
パターンであって，第１ビットおよび第３ビットを
「１」としたものである。 (c)は周波数ｆ₃ のクロック
の識別パターンであって，第１ビットおよび第４ビット
を「１」をしたものである。 (d)は周波数ｆ₄ のクロッ
クの識別パターンであって，第１ビットおよび第５ビッ
トを「１」としたものである。

【００３７】図５は本発明のクロック分離手段の実施例
を示す。図において，２９は多重クロック伝送装置，３
０はクロック分離手段，３１は多重クロック入力部，３
２は識別パターンシフト手段である。３３はシフトレジ
スタであって，入力端子Ｄに入力される識別パターンを
同期クロック入力部ＣＫに入力される同期クロックに同
期して１ビットずつ入力するものである。シフトレジス
タ３３において，Ｓ０は入力端子Ｄに入力される識別パ
ターンのビットをシフトしないで出力されたものであ
る。Ｓ１は同期クロックに同期してＳ０に出力された信
号をシフトされて出力されたものである。Ｓ２は同期ク
ロックに同期してＳ１に出力された信号をシフトして出
力されたものである。Ｓ３は同期クロックに同期してＳ
２に出力された信号を同期クロックに同期してシフトし
て出力するものである。Ｓ４はＳ３に出力された信号を
１ビットシフトして出力されたものである。３４はクロ
ック出力部であって，多重クロックを分離したクロック
を出力するものである。３５はアンド回路であって，周
波数ｆ₁ のクロックを出力するものである。３６はアン
ド回路であって，周波数ｆ₂ のクロックを出力するもの
である。３７はアンド回路であって，周波数ｆ₃ のクロ
ックを出力するものである。３８はアンド回路であっ
て，周波数ｆ₄ のクロックを出力するものである。

【００３８】図６はクロック分離手段の動作説明図であ
る。(a)は周波数ｆ₁ の識別パターンの基本パターンＳ
０（位相シフトなし）を示す。 (b)は基本パターンより
１ビットシフトした周波数ｆ₁ の識別パターンＳ１を示
す。 (c)は周波数ｆ₁ のクロックを示す。

【００３９】(d)は周波数ｆ₂ の識別パターンの基本パ
ターン（位相シフトなし）を示す。(e)は基本パターン
より２ビットシフトした周波数ｆ₂ の識別パターンを示
す。(f)は周波数ｆ₂ のクロックを示す。

【００４０】(g)は周波数ｆ₃ の識別パターンの基本パ
ターン（位相シフトなし）を示す。(h)は基本パターン
より３ビットシフトした周波数ｆ₃ の識別パターンを示
す。(i)は周波数ｆ₃ のクロックを示す。

【００４１】(j)は周波数ｆ₄ の識別パターンの基本パ
ターン（位相シフトなし）を示す。(k)は基本パターン
より４ビットシフトした周波数ｆ₄ の識別パターンを示
す。(l)は周波数ｆ₄ のクロックを示す。

【００４２】図６を参照して図５のクロック分離手段の
動作を説明する。 (1) 周波数ｆ₁ のクロックを取り出す場合。 周波数ｆ₁ の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ₁ の基
本パターン (a)がシフトレジスタ３３の出力Ｓ０より出
力される。その時，Ｓ０に出力されていた信号は同期ク
ロックに同期してＳ１にシフトされる。同様にＳ１の出
力はＳ２，Ｓ２の出力はＳ３，Ｓ３の出力はＳ４にシフ
トされて出力される。そして，Ｓ０の出力の基本パター
ン (a)と基本パターンを１ビットシフトしたＳ１の出力
(b)はアンド回路３５に入力され，論理積をとられ，ｆ
₁ の識別パターンを入力してから２番目の同期クロック
のタイミングで周波数ｆ₁ のクロックを表す「１」が出
力される。

【００４３】基本パターン (a)は他のアンド回路３６，
３７，３８にも入力されるが，各同期クロックのタイミ
ングで他方の論理入力は「０」であるので，周波数ｆ₁
のクロックは出力しない。

【００４４】(2) 周波数ｆ₂ のクロックを取り出す場
合。 周波数ｆ₂ の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ₂ の基
本パターン (d)がシフトレジスタ３３の出力Ｓ０より出
力される。Ｓ０の出力は同期クロックに同期してＳ１に
シフトされる。同時にＳ１の出力はＳ２，Ｓ２の出力は
Ｓ３，Ｓ３の出力はＳ４にシフトされて出力される。そ
して，Ｓ０の出力の基本パターン (d)と基本パターンを
２ビットシフトしたＳ２の出力 (e)はアンド回路３６に
入力され，論理積が演算される。アンド回路３６はｆ₂
の識別パターンを入力してから３番目の同期クロックの
タイミングで周波数ｆ₂ のクロックを表す「１」を出力
する。他のアンド回路３５，３７，３８には基本パター
ン(d) とそれぞれにシフトされた識別パターンが入力さ
れ「０」を出力する。そのため，同期クロックの各タイ
ミングで周波数ｆ₂のクロックは出力されない。

【００４５】(3) 周波数ｆ₃ のクロックを取り出す場
合。 周波数ｆ₃ の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ₃ の基
本パターン (g)がシフトレジスタ３３の出力Ｓ０より出
力される。その時，Ｓ０に出力されていた信号はＳ１，
Ｓ２の出力はＳ３，Ｓ３の出力はＳ４にシフトして出力
される。そして，Ｓ０の出力の基本パターン (g)と基本
パターンを３ビットシフトしたＳ３の出力 (h)はアンド
回路３７に入力さる。アンド回路３７は論理積を演算
し，ｆ₃ の識別パターンを入力してから第４番目のクロ
ックのタイミングで周波数ｆ₃ のクロックを表す「１」
を出力する。他のアンド回路３５，３６，３８は基本パ
ターン（ｇ）とそれぞれにシフトされた識別パターンを
入力し，同期クロックの各タイミングで「０」を出力す
る。そのため，周波数ｆ₃ のクロックは出力しない。

【００４６】(4) 周波数ｆ₄ のクロックを取り出す場
合。 周波数ｆ₄ の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ₄ の基
本パターン (j)がシフトレジスタ３３の出力Ｓ０より出
力される。その時，Ｓ０の出力は同期クロックに同期し
てＳ１にシフトされ，Ｓ１の出力はＳ２，Ｓ２の出力は
Ｓ３，Ｓ３の出力はＳ４に出力される。そして，Ｓ０の
出力の基本パターン (j)と基本パターンを４ビットシフ
トしたＳ４の出力 (k)はアンド回路３８に入力されて論
理積をとられ，ｆ₄ の識別パターンを入力してから第５
番目の同期クロックのタイミングで周波数ｆ₄ のクロッ
クを表す「１」が出力される。他のアンド回路３５，３
６，３７は基本パターン(j) とそれぞれにシフトされた
識別パターンを入力し，同期クロックの各タイミングで
「０」を出力する。そのため，周波数ｆ₄ のクロックは
出力されない。

【００４７】

【発明の効果】本発明によれば，周波数パターンの基本
パターンと位相シフトした周波数パターンの論理積を演
算する回路構成が簡単になり，多重クロック伝送装置を
大幅に小型化することができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の基本構成の動作説明図である。

【図３】本発明の実施例を示す図である。

【図４】周波数の識別パターンの実施例を示す図であ
る。

【図５】本発明のクロック分離手段の実施例である。

【図６】クロック分離手段の動作説明図である。

【図７】本発明の対象とする装置の例を示す図である。

【図８】本発明の対象とする装置例の動作説明図であ
る。

【図９】多重クロックの例を示す図である。

【図１０】従来の周波数の識別パターンを示す図であ
る。

【図１１】従来のクロック分離手段の構成を示す図であ
る。

【図１２】従来のクロック分離手段の動作説明図であ
る。

【符号の説明】

１ ：多重クロック伝送装置 ２ ：多重クロック生成手段 ３ ：クロック分離手段 １０：周波数の識別パターン発生部 １０’：多重クロック生成部 １１：多重クロック入力部 １２：識別パターンシフト手段 １３：クロック出力部 １４：論理積手段 １５：論理積手段 １６：同期クロック １７：多重クロック １８：転送クロック ２０：ｆ₁ の識別パターン ２１：ｆ₂ の識別パターン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 7/00 - 7/10

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 異なる周波数の転送クロックを同一信号
   線に多重して伝送する多重クロック伝送方法において，
   多重クロックの各転送クロックは転送クロック周波数よ
   り高いクロック周波数のクロックで周波数を識別するた
   めの複数ビットの識別パターンを構成され，識別パター
   ンの複数ビットのうち２ビットを他のビットと異なる値
   としてその位相間隔により転送クロックの周波数を表す
   多重クロック生成手段(2) と，多重クロックから各周波
   数の転送クロックを分離するクロック分離手段(3) とを
   備え，クロック分離手段(3) は多重クロックを入力し，
   転送クロックの該識別パターンのビットを同期クロック
   により入力して位相シフトなしに出力するとともに，出
   力されている識別パターンのビットを１ビットずつシフ
   トして出力する識別パターンシフト手段(12)と，識別パ
   ターンシフト手段の位相シフトしない該識別パターンの
   ビットと位相シフトした該識別パターンのビットとを入
   力し論理積を演算し出力する論理積手段(14)，(15)とを
   備え，分離する周波数の転送クロックの位相シフトしな
   い該識別パターンのビットと位相シフトさせた該識別パ
   ターンのビットとの論理積により，入力された該識別パ
   ターンの転送クロック周波数のクロックを出力し，多重
   クロックを分離することを特徴とする多重クロック伝送
   方法。
2. 【請求項２】 異なる周波数の転送クロックを同一信号
   線に多重して伝送する多重クロック伝送装置において，
   多重クロックの各転送クロックは転送クロック周波数よ
   り高いクロック周波数のクロックで周波数を識別するた
   めの複数ビットの識別パターンを構成し，該識別パター
   ンの複数ビットのうち２ビットを他のビットと異なる値
   としてその位相間隔により転送クロックの周波数を表す
   多重クロック生成手段(2) と，多重クロックから各周波
   数の転送クロックを分離するクロック分離手段(3) とを
   備え，クロック分離手段(3) は多重クロックを入力し，
   転送クロックの該識別パターンのビットを同期クロック
   により入力して位相シフトなしに出力するとともに，出
   力されている識別パターンのビットを１ビットずつシフ
   トして出力する識別パターンシフト手段(12)と，識別パ
   ターンシフト手段の位相シフトしない該識別パターンの
   ビットと位相シフトした該識別パターンのビットとを入
   力し論理積を演算し出力する論理積手段(14)，(15)とを
   備えることを特徴とする多重クロック伝送装置。