JPH0897793A - データ多重化装置 - Google Patents
データ多重化装置Info
- Publication number
- JPH0897793A JPH0897793A JP23175394A JP23175394A JPH0897793A JP H0897793 A JPH0897793 A JP H0897793A JP 23175394 A JP23175394 A JP 23175394A JP 23175394 A JP23175394 A JP 23175394A JP H0897793 A JPH0897793 A JP H0897793A
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- JP
- Japan
- Prior art keywords
- signal
- input
- high speed
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 高速のデータを多重して分配する光ファイバ
データ伝送系に用いられ、特に、画像分配や情報サービ
スといった大容量の信号の中で必要なデータだけを多重
する方式の１つの方法として、より簡単な方法を提供す
る。 【構成】 Ｎ個の時分割多重された高速信号伝送系にお
いて、高速伝送信号入力端子１２から高速信号が入力さ
れ、低速挿入信号入力端子１１から低速信号が入力さ
れ、クロック入力端子１３から入力されたクロックを分
周回路１５、１６及びアンド回路１７により、低速信号
と同周期で高速信号と同じパルス幅を持つパルスを発生
させ、そのパルスにより選択回路において高速伝送信号
の一部を低速入力信号に書き換えることが可能となる。
データ伝送系に用いられ、特に、画像分配や情報サービ
スといった大容量の信号の中で必要なデータだけを多重
する方式の１つの方法として、より簡単な方法を提供す
る。 【構成】 Ｎ個の時分割多重された高速信号伝送系にお
いて、高速伝送信号入力端子１２から高速信号が入力さ
れ、低速挿入信号入力端子１１から低速信号が入力さ
れ、クロック入力端子１３から入力されたクロックを分
周回路１５、１６及びアンド回路１７により、低速信号
と同周期で高速信号と同じパルス幅を持つパルスを発生
させ、そのパルスにより選択回路において高速伝送信号
の一部を低速入力信号に書き換えることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は高速のデータを多重して
分配する光ファイバ伝送系に用いられるものである。特
に、画像分配や情報サービスといった大容量の信号の中
で必要なデータだけを多重する方式に用いられるもので
ある。
分配する光ファイバ伝送系に用いられるものである。特
に、画像分配や情報サービスといった大容量の信号の中
で必要なデータだけを多重する方式に用いられるもので
ある。
【０００２】
【従来の技術】従来、Ｎ種類のデータを時分割多重し伝
送を行う高速データ通信系における通信端末において、
必要な信号を多重化する為には一度信号を分離し、分離
した信号の一部を必要な信号と交換し、その後信号を時
分割多重する方法を用いている。時分割多重回路として
は文献ソリッドステートサーキット２８巻３号３３９頁
（“１０−Ｇｂ／ｓ Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ
８：１ Ｍｕｌｔｉｐｌｅｘｅｒ ａｎｄ １：８
Ｄｅｍｕｌｔｉｐｌｅｘｅｒ”Ｓｏｌｉｄ Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２８，Ｎｏ．３，ｐ．３
３９，１９９３）にあるような回路形式が知られてい
る。
送を行う高速データ通信系における通信端末において、
必要な信号を多重化する為には一度信号を分離し、分離
した信号の一部を必要な信号と交換し、その後信号を時
分割多重する方法を用いている。時分割多重回路として
は文献ソリッドステートサーキット２８巻３号３３９頁
（“１０−Ｇｂ／ｓ Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ
８：１ Ｍｕｌｔｉｐｌｅｘｅｒ ａｎｄ １：８
Ｄｅｍｕｌｔｉｐｌｅｘｅｒ”Ｓｏｌｉｄ Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２８，Ｎｏ．３，ｐ．３
３９，１９９３）にあるような回路形式が知られてい
る。
【０００３】図６に従来の技術を説明するブロック図を
示す。信号入力端子４１、４２、４３、４４、４５、４
６、４７、４８に時分割ビット多重する為の低速信号を
入力し、クロック入力端子５５から出力する高速信号と
同速度のクロックを入力し、内部の１／２分周回路５
２、５３、５４を直列に接続することでそれぞれ１／
２、１／４、１／８の分周したクロックを出力する。
４：１選択回路４９、５０では入力端子４１、４２、４
３、４４、及び４５、４６、４７、４８より入力された
低速信号を分周回路５３、５４から出力された１／４と
１／８クロックを用いて、それぞれ４時分割多重された
信号を出力する。ここで出力された２つの信号は２：１
選択回路５１により分周回路５２から出力された１／２
クロック信号で時分割多重し出力をする。上記の方法で
低速信号の時分割多重ビット多重を実現している。
示す。信号入力端子４１、４２、４３、４４、４５、４
６、４７、４８に時分割ビット多重する為の低速信号を
入力し、クロック入力端子５５から出力する高速信号と
同速度のクロックを入力し、内部の１／２分周回路５
２、５３、５４を直列に接続することでそれぞれ１／
２、１／４、１／８の分周したクロックを出力する。
４：１選択回路４９、５０では入力端子４１、４２、４
３、４４、及び４５、４６、４７、４８より入力された
低速信号を分周回路５３、５４から出力された１／４と
１／８クロックを用いて、それぞれ４時分割多重された
信号を出力する。ここで出力された２つの信号は２：１
選択回路５１により分周回路５２から出力された１／２
クロック信号で時分割多重し出力をする。上記の方法で
低速信号の時分割多重ビット多重を実現している。
【０００４】
【発明が解決しようとする課題】上記の方法では、通信
ネットワーク上の多種類のデータの多重の場合は従来方
法が適しているが、信号の一部だけを多重して送る場
合、従来方法では一度データを分離し、更に必要な情報
を選択し多重する過程を経るため、装置規模・消費電力
が大きくなり、又、制御が複雑になってしまうという問
題点を持つ。
ネットワーク上の多種類のデータの多重の場合は従来方
法が適しているが、信号の一部だけを多重して送る場
合、従来方法では一度データを分離し、更に必要な情報
を選択し多重する過程を経るため、装置規模・消費電力
が大きくなり、又、制御が複雑になってしまうという問
題点を持つ。
【０００５】本発明は、装置規模の小さいネットワーク
を構築し、かつ消費電力を大幅に削減することが可能な
データ選択多重装置を提供するものである。
を構築し、かつ消費電力を大幅に削減することが可能な
データ選択多重装置を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、Ｎ個の信号を
時分割ビット多重するデータ多重化装置において、入力
信号と、該入力信号に応じたクロック信号と、該入力信
号の１／Ｎの伝送速度を持つ挿入信号が入力され、該ク
ロック信号を１／Ｎ分周する分周回路と、該分周回路の
出力信号から該入力信号と同じパルス幅を持ちかつクロ
ック信号の１／Ｎの周期を持つ同期信号を生成する同期
信号発生回路と、該入力信号と該挿入信号と該同期信号
が入力され該同期信号に応じて該入力信号中にＮビット
おきに該挿入信号が挿入された信号列を出力する選択回
路、とからなることを特徴とするデータ多重化装置に関
するものである。
時分割ビット多重するデータ多重化装置において、入力
信号と、該入力信号に応じたクロック信号と、該入力信
号の１／Ｎの伝送速度を持つ挿入信号が入力され、該ク
ロック信号を１／Ｎ分周する分周回路と、該分周回路の
出力信号から該入力信号と同じパルス幅を持ちかつクロ
ック信号の１／Ｎの周期を持つ同期信号を生成する同期
信号発生回路と、該入力信号と該挿入信号と該同期信号
が入力され該同期信号に応じて該入力信号中にＮビット
おきに該挿入信号が挿入された信号列を出力する選択回
路、とからなることを特徴とするデータ多重化装置に関
するものである。
【０００７】
【作用】本発明におけるデータ多重化装置においては、
２種類のデータを入力したパルスのＨレベル、Ｌレベル
に応じて選択する選択回路により、入力したＮビットづ
つ多重された高速信号の内の１つの信号系列を入力した
クロックを用いて、入力した低速信号に書き換える。
２種類のデータを入力したパルスのＨレベル、Ｌレベル
に応じて選択する選択回路により、入力したＮビットづ
つ多重された高速信号の内の１つの信号系列を入力した
クロックを用いて、入力した低速信号に書き換える。
【０００８】図１の本発明の構成を示す図および図２の
本発明の作用を説明するタイムチャート図を用いて詳し
く動作を説明する。図１の高速入力端子Ａに図２のＡに
示すような高速信号が入力され、図１の低速入力信号Ｂ
に図２のＢに示すような信号が入力される。この時、同
時に図２のＣに示すような高速信号と動作速度のクロッ
クが入力され、１／Ｎ分周回路により分周される。ここ
で、該分周回路から出力されたクロックをもとに図２の
Ｄに示すような高速信号と同じパルス幅を持ちかつ低速
信号と同じ周期を持つ同期信号を図１の同期信号発生回
路において発生させる。これにより、図１の選択回路か
ら図２のＥに示すようなデータの一部を書き換えた信号
を出力することができる。
本発明の作用を説明するタイムチャート図を用いて詳し
く動作を説明する。図１の高速入力端子Ａに図２のＡに
示すような高速信号が入力され、図１の低速入力信号Ｂ
に図２のＢに示すような信号が入力される。この時、同
時に図２のＣに示すような高速信号と動作速度のクロッ
クが入力され、１／Ｎ分周回路により分周される。ここ
で、該分周回路から出力されたクロックをもとに図２の
Ｄに示すような高速信号と同じパルス幅を持ちかつ低速
信号と同じ周期を持つ同期信号を図１の同期信号発生回
路において発生させる。これにより、図１の選択回路か
ら図２のＥに示すようなデータの一部を書き換えた信号
を出力することができる。
【０００９】
【実施例】本発明の第１の実施例を説明する図を図３に
示す。図４に第１の実施例を説明するタイムチャートを
示す。本実施例では４つの信号が多重された時の１チャ
ネルの書き換えをする場合を示す。
示す。図４に第１の実施例を説明するタイムチャートを
示す。本実施例では４つの信号が多重された時の１チャ
ネルの書き換えをする場合を示す。
【００１０】データ入力端子１２からの高速データはセ
レクタ回路１８のデータ端子Ｄ２へ供給される。データ
入力端子１１からはデータ入力端子１２からのデータの
１／４の速度で書き換える為のデータを入力する。デー
タ入力端子１２の高速データと同一速度のクロック信号
がクロック入力端子１３へ供給され、クロック入力端子
１３のクロック信号はトグル型フリップフロップ１５の
クロック端子Ｔへ供給される。トグル型フリップフロッ
プ１５の出力Ｑは２分岐され、トグル型フリップフロッ
プ１６の入力端子Ｔ、及びアンド回路に供給され、トグ
ル型フリップフロップ１６の出力Ｑはアンド回路１７に
供給され、アンド回路１７の出力はセレクタ回路１８の
クロック端子Ｃに供給される。
レクタ回路１８のデータ端子Ｄ２へ供給される。データ
入力端子１１からはデータ入力端子１２からのデータの
１／４の速度で書き換える為のデータを入力する。デー
タ入力端子１２の高速データと同一速度のクロック信号
がクロック入力端子１３へ供給され、クロック入力端子
１３のクロック信号はトグル型フリップフロップ１５の
クロック端子Ｔへ供給される。トグル型フリップフロッ
プ１５の出力Ｑは２分岐され、トグル型フリップフロッ
プ１６の入力端子Ｔ、及びアンド回路に供給され、トグ
ル型フリップフロップ１６の出力Ｑはアンド回路１７に
供給され、アンド回路１７の出力はセレクタ回路１８の
クロック端子Ｃに供給される。
【００１１】クロック入力端子１３には図４のＡに示す
クロック信号が供給され、低速信号入力端子１１には図
４のＢに示す信号が供給され、高速信号入力端子１２か
らは図４のＣに示す信号が供給される。この時、アンド
回路の出力は図４のＤに示すようなパルスを出力し、セ
レクタ回路においてこのパルスがＬレベルにあるとき、
入力端子１２からの高速信号を選択し、Ｈレベルにある
とき入力端子１１からの低速信号を選択する。これによ
り高速信号の一部を低速信号に書き換えることが可能に
なる。ここで、トグル型フリップフロップ１５、１６の
セットまたはリセットを行う方法と、入力クロックの位
相を変化させることで任意のチャネルを選択することが
可能となる。
クロック信号が供給され、低速信号入力端子１１には図
４のＢに示す信号が供給され、高速信号入力端子１２か
らは図４のＣに示す信号が供給される。この時、アンド
回路の出力は図４のＤに示すようなパルスを出力し、セ
レクタ回路においてこのパルスがＬレベルにあるとき、
入力端子１２からの高速信号を選択し、Ｈレベルにある
とき入力端子１１からの低速信号を選択する。これによ
り高速信号の一部を低速信号に書き換えることが可能に
なる。ここで、トグル型フリップフロップ１５、１６の
セットまたはリセットを行う方法と、入力クロックの位
相を変化させることで任意のチャネルを選択することが
可能となる。
【００１２】第２の実施例を説明する図を図５に示す。
第１の実施例では選択回路に入力するパルスとして分周
回路の出力をアンド回路に入力することで発生させてい
るが、パルス発生回路として可変分周回路２７及びアン
ド回路２６によっても同様の機能を満たすことが可能で
ある。
第１の実施例では選択回路に入力するパルスとして分周
回路の出力をアンド回路に入力することで発生させてい
るが、パルス発生回路として可変分周回路２７及びアン
ド回路２６によっても同様の機能を満たすことが可能で
ある。
【００１３】この時、可変分周回路内のＤ−Ｆ／Ｆ２
１、及び２２からは入力クロック１３で入力されたクロ
ックに対し、２クロックの位相差で該クロックに対して
１／４分周されたクロックを出力する。この時、この出
力のアンドを取ることで、第１の実施例と同等のパルス
を得ることができる。ここで、可変分周回路の同期位相
制御端子に入力したパルスにより可変分周回路の分周比
を一時的に変えることで出力パルスの位相を変化させる
ことができ、これにより選択回路において任意の信号系
列を書き換えることができる。
１、及び２２からは入力クロック１３で入力されたクロ
ックに対し、２クロックの位相差で該クロックに対して
１／４分周されたクロックを出力する。この時、この出
力のアンドを取ることで、第１の実施例と同等のパルス
を得ることができる。ここで、可変分周回路の同期位相
制御端子に入力したパルスにより可変分周回路の分周比
を一時的に変えることで出力パルスの位相を変化させる
ことができ、これにより選択回路において任意の信号系
列を書き換えることができる。
【００１４】上記の実施例はＮ＝４に限らず、それ以外
の任意のＮに対して成立することはいうまでもない。
又、パルス発生方法として実施例で示した方法以外で同
様のパルスを発生した場合でも伝送されてきた信号の一
部を低速信号に書き換えることが可能であることは言う
までもない。
の任意のＮに対して成立することはいうまでもない。
又、パルス発生方法として実施例で示した方法以外で同
様のパルスを発生した場合でも伝送されてきた信号の一
部を低速信号に書き換えることが可能であることは言う
までもない。
【００１５】
【発明の効果】本発明により、高速ディジタル多重信号
系において、必要な任意の信号を書き換えることが簡単
な構成で実現することが可能となる。
系において、必要な任意の信号を書き換えることが簡単
な構成で実現することが可能となる。
【図１】本発明を説明するブロック図。
【図２】本発明の作用を説明するタイムチャート図。
【図３】本発明の第１の実施例を示すブロック図。
【図４】本発明の第１の実施例を説明するタイムチャー
ト図。
ト図。
【図５】本発明の第２の実施例を示すブロック図。
【図６】従来の技術を示すブロック図。
１１ 低速挿入信号入力端子 １２ 高速伝送信号入力端子 １３ クロック入力端子 １４ 多重化信号出力端子 １５、１６ トグル型フリップフロップ １７ アンド回路 １８ 選択回路 ２０ 同期位相制御端子 ２１、２２、２３ Ｄ−Ｆ／Ｆ ２４、２５ オア回路 ２６ アンド回路 ２７ 可変分周回路 ４１、４２、４３、４４、４５、４６、４７、４８ 低
速信号入力端子 ４９、５０、５１ 選択回路 ５２、５３、５４ 分周回路 ５５ クロック入力端子
速信号入力端子 ４９、５０、５１ 選択回路 ５２、５３、５４ 分周回路 ５５ クロック入力端子
Claims (1)
- 【請求項１】Ｎ個の信号を時分割ビット多重するデータ
多重化装置において、 入力信号と、該入力信号に応じたクロック信号と、該入
力信号の１／Ｎの伝送速度を持つ挿入信号が入力され、 該クロック信号を１／Ｎ分周する分周回路と、 該分周回路の出力信号から該入力信号と同じパルス幅を
持ちかつクロック信号の１／Ｎの周期を持つ同期信号を
生成する同期信号発生回路と、 該入力信号と該挿入信号と該同期信号が入力され該同期
信号に応じて該入力信号中にＮビットおきに該挿入信号
が挿入された信号列を出力する選択回路、とからなるこ
とを特徴とするデータ多重化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23175394A JPH0897793A (ja) | 1994-09-27 | 1994-09-27 | データ多重化装置 |
| US08/523,223 US5757807A (en) | 1994-09-27 | 1995-09-05 | Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23175394A JPH0897793A (ja) | 1994-09-27 | 1994-09-27 | データ多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897793A true JPH0897793A (ja) | 1996-04-12 |
Family
ID=16928501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23175394A Pending JPH0897793A (ja) | 1994-09-27 | 1994-09-27 | データ多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320081B2 (en) | 2002-04-26 | 2008-01-15 | Fujitsu Limited | Clock-signal generation device, communication device, and semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316532A (ja) * | 1987-06-19 | 1988-12-23 | Nec Corp | ドロップ・インサ−ト中継器方式 |
-
1994
- 1994-09-27 JP JP23175394A patent/JPH0897793A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316532A (ja) * | 1987-06-19 | 1988-12-23 | Nec Corp | ドロップ・インサ−ト中継器方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320081B2 (en) | 2002-04-26 | 2008-01-15 | Fujitsu Limited | Clock-signal generation device, communication device, and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |