JPS6310833A - 時分割多重分離装置 - Google Patents

時分割多重分離装置

Info

Publication number
JPS6310833A
JPS6310833A JP15434586A JP15434586A JPS6310833A JP S6310833 A JPS6310833 A JP S6310833A JP 15434586 A JP15434586 A JP 15434586A JP 15434586 A JP15434586 A JP 15434586A JP S6310833 A JPS6310833 A JP S6310833A
Authority
JP
Japan
Prior art keywords
channels
circuit
channel
same speed
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15434586A
Other languages
English (en)
Inventor
Hiroya Tanaka
田中 泰也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP15434586A priority Critical patent/JPS6310833A/ja
Publication of JPS6310833A publication Critical patent/JPS6310833A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 同一速度の複数個(n個)のチャンネルを多重分離化す
る時、(n−1)個のチャンネルは夫々相互に異なる生
成多項式を使用したスクランブル回路によりスクランブ
ルした後多重化して送出し、受信側では夫々対応するチ
ャンネルに夫々対応するデスクランブルを行う。
〔産業上の利用分野〕
本発明は時分割多重分離装置の送信側装置と受信側装置
間で同期ずれが生じた場合に成るチャンネルデータが他
チヤンネルデータへ出力されるが、此の漏洩データを意
味不明のデータとする方式に関するものである。
〔従来の技術〕
時分割多重分離装置(以下TDM装置と云う)の多重分
離化方式には大きく分けて3つの方式がある。
(1)モデムの変調方式と一体となったものCCITT
  V、29の様に複数ビット単位に変調するのを利用
した方式であり、此の方式ではモデム間でフレーム同期
が取られているので送信部−受信部間のフレーム同jl
Jl信号が不要で又ピントずれを生ずることはない。
(2)インテリジェントTDM (スクティスティカル
TDM) TDM間をフレーム同期の可変長パケットで伝送する為
エラー検出が可能で、フレーム内にデータのアドレス(
チャンネル番号)もあるので間違ったチャンネルに出力
されることはない。
(3)一般のTDM ビット単位、バイト単位で多重化して送受信間で同期を
取る方式である。
第4図ta+は従来のTDMの概念図である。
第4図(blは説明図である。
第4図(C)は従来のTDMの回路構成の一例を示す図
である。
図中、1、及び2は夫々TDM、3、及び4は夫々DC
E (データ回線終端装置)、5a〜5dは夫々バッフ
ァ、6、及び7は夫々シフトレジスタ(SR) 、8は
同期信号作成回路(SYN)、9は制御部、10、及び
11は夫々シフトレジスタ(S R) 、12.1〜1
2dは夫々アンド回路、138〜13aは夫々バッファ
、14は同期信号チェック回路(DET) 、15は制
御部である。尚以下全図を通じ同一記号は同一対象物を
表す。
従来の一般のTDMは第4図(alに示す様に送信側の
TDMIに於いてはスイッチ機構により、同期信号F、
チャンネルA、チャンネルB、チャンネルC,チャンネ
ルDを第4図(b)に示す様に配置し、シリアル形式で
送出し、受信側のTDM2に於いて同様にスイッチ機構
により各チャンネルデータを並列信号に変換出力する。
又従来のTDMの回路構成の一例は第4図(C1に示す
様に、送信側では各チャンネルA−Dのデータを夫々バ
ッファ5a〜5dに入力し、更にシフトレジスタ6のa
 −dに並列に入力する。
シフトレジスタ6は制御部9の出力クロックCLKによ
りチャンネルA→チャンネルDの順序で期信号Fが付加
されて線路に送出される。
受信側に於いては、受信したシリアル形式の信号はシフ
トレジスタ10に入力され、制御部15の出力クロック
により順次d −e aとシフトされ、各チャンネルの
データが夫々正規の位置にシフトされた時、アンド回路
12a〜12dが開き、バ・ノファ13a〜13dに人
力される。
又受信信号はシフトレジスタ11を一経由して同期信号
チェック回路14に送られ、此処で同期信号Fを検出し
、此の同期信号Fに同期したクロックCLKが制御部1
5から出力される。
〔発明が解決しようとする問題点〕
上記従来の技術の項で説明した様に、(3)一般のTD
Mに於いてはビット単位、バイト単位に多重化して送信
側装置と受信側装置間で同期を取る方式であるために、
データ以外の部分に同期信号Fを挿入したりして実現し
ている。
従って送信側装置と受信側装置の間で同期ずれが生じた
場合に成るチャンネルデータが他チヤンネルデータへ漏
れ、此の漏れたデータを他チャンネルで理解出来ると云
う欠点があった。
C問題点を解決するための手段〕 上記問題点は第1図の原理図に示す様に、同一速度の複
数個のチャンネルCH−A−CH−Nを多重分離化する
場合、チャンネル数より1個少ない個数のチャンネル毎
に、夫々相互に異なる生成多項式を使用したスクランブ
ル回路(51)を設ケ、受信側では夫々対応する受信側
チャンネルに夫々対応するデスクランブル回路(61)
を設けることにより解決される。
〔作用〕
本発明に依ると使用されるスクランブル回路51毎に使
用される生成多項式が異なる為、仮令誤配分によりデー
タが漏れても意味不明となり、而も全チャンネルにスク
ランブル回路51を使用する必要がないので回路構成が
筒略化される。
〔実施例〕
第2図は本発明の説明図である。
本発明に依ると複数個のチャンネルを多重化する場合、
其の内置−速度の多重化の組合せのチャンネル数をnと
した時、(n−1)個の同一速度のチャンネルに夫々ス
クランブル回路(以下SCRと云う)、デスクランブル
回路(以下DCRと云う)を入れる。尚各SCRは夫々
異なる生成多項式を使用したものとする。
即ち、第2図(a)に示す様にチャンネルA−Dが同一
速度の時は、4−1=3  で、任意の3チヤンネル、
例えばチャンネルB、C,及びDに夫々SCR,DSR
を入れる。
又第2図(′b)に示す様にチャンネルB、Cは同一速
度で、チャンネルAは高速度である時には、同一速度の
多重化の組合せのチャンネル数nは2であるので、チャ
ンネルB又はCの何れかに5CR1DSRを入れる。
以下孔の様にSCR,DSRを入れる理由に就いて述べ
る。
今第2図(blに示す様にチャンネルB、Cは同一速度
で、チャンネルAはチャンネルB、Cの2倍の速度を持
つ場合を例に採って説明する。     −第2図(C
)に於いて、■は正規の配置、■〜■は夫々考えられる
誤配分の例を示す。
■の場合、チャンネルAにはチャンネルBとCが、チャ
ンネルBにはチャンネルAの一部が、更にチャンネルC
には同期信号Fが夫々誤配分される可能性がある。
両孔のことを、A←B+C。
B−(1/2)A。
C−F    と表示する。
■の場合には、A= (1/2)A+F、B←C1 C←(1/2)A  となる。
■の場合には、A−C十(1/2)A、B4−F。
C4−B となる。
■の場合には、A4−F+B。
B−(1/2)A。
C←(1/2)A  となる。
上記誤配分の可能性があるが、此処で問題となるのは誤
配分により他チャンネルに漏れたデータが理解出来るも
のであるか否かである。
■の場合のB−C1及び■の場合のC+−Bは共に同一
速度のチャンネル間の誤配分である為明瞭に理解出来る
。然し其の他の誤配分は仮令起きても速度が異なる等の
理由で他チャンネルでは意味不明である。
従って同一速度のチャンネルにはSCR,DSRを入れ
て誤配分が起きても其のチャンネルデータが判らない様
にする必要がある。
然し同一速度の全チャンネルに入れる必要はない。
例えば第2図(d)に於いて3個のチャンネルA、B、
及びCは同一速度である。此の場合、チャンネルAには
SCR,DSRを入れず、チャンネルBには5CRI 
、DSR,を入れ、チャンネルCにはS CRz 、D
 S Rzを入れる。両孔の場合、SCR,,5CR2
の生成多項式は例えば、ax’ 十bx” +−・−−
−・+mの各計数を相互に異なる様に必要がある。
此の様にすることにより、例えば第2図telに示す様
な誤配分が起きても各受信端ではC”、Ao、B”とな
り、意味不明となる。従って同一速度のチャンネルの内
、1個にはSCR,DSRを入れなくても良い。
第3図は本発明に依る時分割多重分離装置の一実施例を
示す図である。
図に於いて51はスクランブル回路(SCR)、61は
デスクランブル回路(DSR)である。
第3図に示す一実施例では4チヤンネルとも同一速度で
あるので、チャンネルB〜DにSCRとDSRを使用し
、チャンネルAには使用しない。
而もチャンネルBに挿入されるSCR,とDSRo、チ
ャンネルCに挿入される5CR2とDSRz、チャンネ
ルDに挿入される5CR3とDSR3は夫々其の使用す
る生成多項式が相互に異なる様にする。
第3図から明らかな様に、送信側ではバッファ58とシ
フトレジスタ6の間にscR+ を、バラを挿入する。
又受信側ではシフトレジスター0とアンド回路12bの
間にDSR,を、シフトレジスター0とアンド回路12
Cの間にDSR,を、シフトレジスター0とアンド回路
12dの間にD S Rzを挿入する。
〔発明の効果〕
以上詳細に説明した様に本発明によれば、■同一速度の
チャンネルが複数個ある時でも他チャンネルに理解出来
るデータが漏れることはなく、■而も全チャンネルにス
クランブル回路、デスクランブル回路を使用する必要は
な(、■此の為−寸の漏洩を気にする必要がないので後
方保護を大きくすることが出来ると云う大きい効果があ
る。
【図面の簡単な説明】
第1図は原理図、第2図は本発明の説明図、第3図は本
発明に依る本発明に依る時分割多重分離装置の一実施例
を示す図である。 第4図(a)は従来のTDMの概念図、第4図(blは
説明図、第4図(C1は従来のTDMの回路構成の一例
を示す図である。 図中、1、及び2は夫々TDM、3、及び4は夫々DC
E (データ回線終端装置)、5a〜5dは夫々バッフ
ァ、6、及び7は夫々シフトレジスタ(SR)、8は同
期信号作成回路(SYN)、9は制御部、10、及び1
1は夫々シフトレジスタ(S R) 、12a 〜12
dは夫々アンド回路、13a〜13dは夫々バッファ、
14は同期信号チェック回路(DET) 、15は制御
部、51はスクランブル回路(SCR)、61はデスク
ランブル回路(D S R)である。 $2図(72> $2図(b> の     F ■ FA BACFABAC”f:A ■ABACF−ABAC7’AB ■ BA CFA BAC7:A BA■ACFABA
CFABAC 輩2図(C) 送信  口線  骸 A     A −一→4 B −3CR1−8’−DSRt” B奎発明の脱UH
2 革3図 従宋のTDMの回唇斗眸戊の−f11 44図(C)

Claims (1)

  1. 【特許請求の範囲】 同一速度の複数個のチャンネル(CH−A〜CH−N)
    を多重分離化する場合、 チャンネル数より1個少ない個数の前記チャンネル毎に
    、 夫々相互に異なる生成多項式を使用したスクランブル回
    路(51)を設け、 該スクランブル回路(51)によりスクランブルした後
    、 多重化回路(50)により多重化し、 分離化回路(60)で分離化した後、 前記各チャンネルに対応する受信側チャンネルに夫々対
    応するデスクランブル回路(61)を設け、該デスクラ
    ンブル回路(61)によりデスクランブルした後出力す
    ることを特徴とする時分割多重分離装置。
JP15434586A 1986-07-01 1986-07-01 時分割多重分離装置 Pending JPS6310833A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15434586A JPS6310833A (ja) 1986-07-01 1986-07-01 時分割多重分離装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15434586A JPS6310833A (ja) 1986-07-01 1986-07-01 時分割多重分離装置

Publications (1)

Publication Number Publication Date
JPS6310833A true JPS6310833A (ja) 1988-01-18

Family

ID=15582126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15434586A Pending JPS6310833A (ja) 1986-07-01 1986-07-01 時分割多重分離装置

Country Status (1)

Country Link
JP (1) JPS6310833A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02241152A (ja) * 1989-03-14 1990-09-25 Kokusai Denshin Denwa Co Ltd <Kdd> 秘話方式
JPH03277027A (ja) * 1990-03-27 1991-12-09 Nec Corp 簡易秘匿回路
US5500898A (en) * 1995-03-31 1996-03-19 Nec Corporation Scramble communication system multiplexing/demultiplexing scramble generation polynomial

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02241152A (ja) * 1989-03-14 1990-09-25 Kokusai Denshin Denwa Co Ltd <Kdd> 秘話方式
JPH03277027A (ja) * 1990-03-27 1991-12-09 Nec Corp 簡易秘匿回路
US5500898A (en) * 1995-03-31 1996-03-19 Nec Corporation Scramble communication system multiplexing/demultiplexing scramble generation polynomial

Similar Documents

Publication Publication Date Title
US4107469A (en) Multiplex/demultiplex apparatus
EP0437197A2 (en) Digital cross connection apparatus
JPH05183530A (ja) 同期ペイロードポインタ処理方式
EP0658990A1 (en) Circuit and method for alignment of digital information packets
JPS6310833A (ja) 時分割多重分離装置
EP0518644B1 (en) Videosignal multiplexing system
JPH0215141B2 (ja)
US7613213B2 (en) Time multiplexed SONET line processing
JP2619019B2 (ja) 衛星放送受信装置
JP2736185B2 (ja) チャネル検出装置
JP2581262B2 (ja) リセツト形スクランブル符号伝送方式
KR930003200B1 (ko) 광 catv용 신호 다중화 전송장치
JP3119956B2 (ja) 多重クロック伝送方法および装置
JPH0530049A (ja) 映像分配方式
JP3110387B2 (ja) マルチフレーム同期検出装置
JP2539096B2 (ja) ディジタル信号多重化装置及び分離化装置
JP2541454B2 (ja) パリティ挿入方法及び装置
JP3003948B2 (ja) 電気通信プロセッサ
JPH05344114A (ja) 同期検出装置
KR0154564B1 (ko) 광케이블텔레비젼망의 가입자 단말장치용 다중/역다중화장치
KR950005611B1 (ko) 비트 인터리빙 다중화된 신호에 대한 채널 번호와 스킵 펄스를 이용한 리프레임 회로
JPS6320932A (ja) パリテイカウンタ
JPH0335632A (ja) 中継局のスタッフ多重変換方式
KR0126846B1 (ko) 에스티엠-4(stm-4)급 다중장치
JPS61173539A (ja) パルス多重通信方式