JPH0215141B2 - - Google Patents
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- JPH0215141B2 JPH0215141B2 JP58142654A JP14265483A JPH0215141B2 JP H0215141 B2 JPH0215141 B2 JP H0215141B2 JP 58142654 A JP58142654 A JP 58142654A JP 14265483 A JP14265483 A JP 14265483A JP H0215141 B2 JPH0215141 B2 JP H0215141B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
- Noodles (AREA)
- Synchronous Machinery (AREA)
- Vehicle Body Suspensions (AREA)
- Seal Device For Vehicle (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Eye Examination Apparatus (AREA)
- Separation By Low-Temperature Treatments (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Selective Calling Equipment (AREA)
Description
本発明は、伝送路中に第１メモリおよび該第１
メモリに後置接続されているチヤネル分配器が設
けられており、さらに該第１メモリと該チヤネル
分配器との間の制御路中にデコーダが設けられて
いる時分割多重系にて出チヤネルにブロツクとし
て現われるフレーム識別語を用いて、デマルチプ
レクサの出力側における４つの出チヤネルの同期
を行なう装置に関する。 低いビツトレートで動作する時分割多重系にお
ける同期装置の場合デマルチプレクサの入力側に
て同期が行なわれる。その場合140Mbit／ｓ又は
565Mbit／ｓのビツトレートに対して速度に基因
する困難性が生じる。 発明の課題 本発明の課題とするところはIC回路（ゲート
アレイ）にてECL技術（エミツタカプルドロジ
ツク）で実現可能であつて、CCITT勧告第巻
第219〜220頁（、３−Rec.G922、３、４節）
の要件を満たし140Mbit／ｓ又は565Mbit／ｓの
ビツトレートで動作できる同期装置を提供するこ
とにある。上記勧告によればフレーム識別語が順
次４回識別されなかつたのでなければチヤネル割
当てを変えてはいけないというのである。 換言すれば、本発明は例えば565Mbit／ｓのよ
うに非常に高いビツトレートの時分割多重信号に
含まれる12桁のフレーム識別語を検出可能で、さ
らにこの検出結果に応じて公知の原理に基づきチ
ヤネル割り当てを行なうことのできる、デマルチ
プレクサの出力側に接続される同期装置を提供す
ることを課題としている。 本発明によればこの課題は冒頭に述べた形式の
装置において次のように構成することによつて解
決されている。 即ち、第１メモリにおいて12桁のフレーム識別
語を処理するために第１チヤネルにて４つのＤフ
リツプフロツプを、第２チヤネルにて４つのＤフ
リツプフロツプを、第３チヤネルにて４つのＤフ
リツプフロツプを、第４チヤネルにて３つのＤフ
リツプフロツプを縦続接続し、その場合第１チヤ
ネルでは第3Dフリツプフロツプにて、第２、第
３、第４チヤネルでは第2Dフリツプフロツプに
て出力側が用いられ、一方残りのＤフリツプフ
ロツプにてＱ出力側が接続されており、 第１メモリとチヤネル分配器との間に各チヤネ
ルごとにそれぞれ１つのＤフリツプフロツプを有
する第２メモリが設けられており、 チヤネル分配器において１つの制御語に対して
各２つの入力側を有する４つのマルチプレクサを
設け、さらに、 第１マルチプレクサにおいて第１入力側を第２
メモリの第３チヤネルにおけるＤフリツプフロツ
プのＱ出力側と、第２入力側を同第２チヤネルに
おけるＤフリツプフロツプのＱ出力側と、第３入
力側を同第１チヤネルにおけるＤフリツプフロツ
プの出力側と、第４の入力側を同第４チヤネルに
おけるＤフリツプフロツプのＱ出力側と接続し、 第２マルチプレクサにおいて第１入力側を第２
メモリの第２チヤネルにおけるＤフリツプフロツ
プのＱ出力側と、第２入力側を同第１チヤネルに
おけるＤフリツプフロツプのＱ出力側と、第３入
力側を同第４チヤネルにおけるＤフリツプフロツ
プの出力側と接続し、第４入力側を第１メモリの
第２チヤネルにおける最後のＤフリツプフロツプ
のＱ出力側と接続し、 第３マルチプレクサにおいて、第１入力側を第
２メモリの第１チヤネルにおけるＤフリツプフロ
ツプのＱ出力側と、第２入力側を同第４チヤネル
におけるＤフリツプフロツプのＱ出力側と接続
し、第３入力側を、第１メモリの第３チヤネルに
おける最後のＤフリツプフロツプのＱ出力側と、
第４入力側を同第２チヤネルにおける最後のＤフ
リツプフロツプのＱ出力側と接続し、さらに、第
４マルチプレクサにおいては第１入力側を第２メ
モリの第４チヤネルにおけるＤフリツプフロツプ
のＱ出力側と、第２入力側を第１メモリの第３チ
ヤネルにおける最後のＤフリツプフロツプのＱ出
力側と、第３入力側を同第２チヤネルにおける最
後のＤフリツプフロツプのＱ出力側と、第４入力
側を同第１チヤネルにおける最後のＤフリツプフ
ロツプのＱ出力側と接続し、さらに、 デコーダに反転入力側を有する４つのアンドゲ
ートを設け、 第１アンドゲートの入力側を第１メモリの第１
チヤネルの第２、第３、第４のＤフリツプフロツ
プの出力側および、同第２、第３、第４チヤネル
における夫々第１、第２、第３のＤフリツプフロ
ツプの出力側とに接続し、その場合第１チヤネル
における第３のＤフリツプフロツプの場合及び第
３チヤネルにおけるる第２のＤフリツプフロツプ
の場合出力側が用いられ、残りのＤフリツプフ
ロツプの場合Ｑ出力側が用いられるようにし、さ
らに、 第２アンドゲートの入力側を第１、第２チヤネ
ルの、第２、第３、第４のＤフリツプフロツプの
出力側と接続し、さらに第３、第４チヤネルにお
ける第１、第２、第３のＤフリツプフロツプの出
力側と接続し、その際第４チヤネルにおける第２
のＤフリツプフロツプにて出力側を用い、残り
のＤフリツプフロツプにてＱ出力側を用い、さら
に、 第３アンドゲートの入力側を、第１メモリの第
１、第２、第３チヤネルにおける第２、第３、第
４のＤフリツプフロツプの出力側と、同第４チヤ
ネルにおける第１、第２、第３のＤフリツプフロ
ツプの出力側と接続し、その際第１、第２チヤネ
ルにおける第３のＤフリツプフロツプの場合出
力側を用い、残りのＤフリツプフロツプではＱ出
力側を用い、さらに、 第４アンドゲートの入力側を、第１メモリのす
べてのチヤネルにおける第１、第２、第３のＤフ
リツプフロツプの出力側と接続し、その場合第１
チヤネルにおける第３のＤフリツプフロツプおよ
び第４チヤネルにおける第２のＤフリツプフロツ
プにて出力側を用い、残りのＤフリツプフロツ
プにてＱ出力側を用いるようにし、さらに、 各チヤネルにそれぞれＱ出力側を有する各１つ
のＤフリツプフロツプが設けられている第４メモ
リがデコーダに後置接続され、 各チヤネルにそれぞれＱ出力側を有する各１つ
のＤフリツプフロツプが設けられている第５メモ
リが第４のメモリに後置接続されており、さら
に、 第５のアンドゲートを設け、該第５アンドゲー
ト第１入力側をクロツクパルス入力側として用
い、その第２入力側を制御信号入力側として用
い、第５アンドゲートの出力側を第５メモリのす
べてのＤフリツプフロツプのクロツクパルス入力
側と接続し、 第５メモリとチヤネル分配器との間にエンコー
ダが設けられていることによつて解決されてい
る。 その際、第２メモリ、第３メモリおよび第４メ
モリにおける遅延調整が高いビツトレートの信号
の処理に寄与している。 ４つの出チヤネルを、１つの12桁のブロツク的
フレーム識別語へ同期する同期装置の場合、従属
請求項に記載の実施例が可能である。 本発明の構成例は140Mbit／ｓ、565Mbit／ｓ
のビツトレートで用い得る。 次に図を用いて本発明を説明する。 第１図は本発明の同期装置を示す。この同期装
置はメモリ５，６，８，１４，１５、デコーダ１
３、エンコーダ１６、結合装置１７、フレームカ
ウンタ１８、クロツク供給装置１９を有する。メ
モリ５の入力側１〜４は系のデマルチプレクサの
出力側と接続され、出力側９〜１２は系の出チヤ
ネルと接続され得る。Ｔはクロツクであり、RT
はフレームクロツクであり、Ｓは制御信号、SP
はセツトパルス、SAは同期指示、Ｋ１，Ｋ２は
チヤネル分配信号である。 同期装置の動作を第２〜第４図の詳細図を用い
て説明する。 第２図に入力側１〜４と出力側９〜１２との間
の伝送路全体を示し、その伝送路にはメモリ５，
６、チヤネル分配器７、別のメモリ８が設けられ
ている。点ないしカンマの入つた２つの数字によ
る参照記号でＤフリツプフロツプを示す。最初の
数字は何番目のチヤネルであるかを表わし、第２
番号の数字は伝送方向でのＤフリツプフロツプの
位置を示す。２８〜３１はマルチプレクサを示
す。 第３図はデコーダ１３、メモリ１４，１５、結
合回路１７、エンコーダ１６を示す。 デコーダ１３は４つのアンドゲート３２〜３５
から成り、これらアンドゲートの入力側は参照記
号通りに第２図のＤフリツプフロツプのＱ又は
と接続されている。Ｄフリツプフロツプの上方に
引いてある横バーは反転された出力側からの出
力取出部を表わす。 メモリ１４，１５は夫々４つのＤフリツプフロ
ツプ３６〜３９；４０〜４３から成る。メモリ１
４におけるフリツプフロツプのクロツク入力側Ｃ
はクロツク端子２５と接続され、メモリ１５にお
けるＤフリツプフロツプのクロツク入力側Ｃはア
ンドゲート４４の出力側と接続されている。アン
ドゲート４４の一方の入力側はクロツク入力側２
５に接続され、他方の入力側は制御信号入力側２
１と接続されている。 結合装置１７はオアゲート４５〜４８，５３お
よびアンドゲート４９〜５２を有する。 第４図はフレームカウンタ１８を示す。このカ
ウンタには制御装置５４、セツトパルス用装置５
６、シフトレジスタ５５、監視装置５７が設けら
れる。 制御装置５４はRSフリツプフロツプ５８と、
Ｄフリツプフロツプ６１と、オアゲート５９と、
アンドゲート６２と、インバータ６０と、反転入
力側を有するアンドゲート６３とを有する。セツ
トパルス用装置５６はＤフリツプフロツプ６４
と、アンドゲート６５とから成る。シフトレジス
タ５５は４つのＤフリツプフロツプ６６〜６９を
有する。監視装置５７はノアゲート７０、アンド
ゲート７１、RSフリツプフロツプ７２から成る。 本発明の同期装置の動作を第１〜第４図及び第
５図並びに第７図パルス波形図を用いて説明す
る。 同期装置の入力側１〜４には次のような４つの
時分割多重信号が加えられる。即ち比較的に高い
桁ないしオーダの１つの時分割多重信号からデマ
ルチプレクサにてビツト的ないしビツトごとにふ
り分けて取出された４つの時分割多重信号が加え
られる。４つの時分割多重信号は同期装置により
伝送路上で出力側９〜１２へ伝送される。 デコーダ１３を用いて、メモリ５において比較
的高い桁ないしオーダの時分割多重信号のフレー
ム識別語111110100000が現われるか否かが捕捉確
認される。デコーダ１３により識別検出されたフ
レーム識別語がメモリ１５にてメモリされ、エン
コーダ１６にてコードＫ１，Ｋ２に変換される。
このコードによつてチヤネル分配器７が制御され
る。それにより送信側のマルチプレクサにおける
と同じチヤネル配列が与えられる。 第２図は本発明の同期装置の伝送路を詳細に示
す。メモリ５は第１チヤネルにて４つのＤフリツ
プフロツプ１．１〜１．４、第２チヤネルにて４
つのＤフリツプフロツプ２．１〜２．４、第３チ
ヤネルにて４つのＤフリツプフロツプ３．１〜
３．４、第４チヤネルにて４つのＤフリツプフロ
ツプ４．１〜４．４を有する。メモリ５の簡単化
のため、反転出力側のない多数のスペース節減
のＤフリツプフロツプが用いられた。簡単なデコ
ーダを用い得るためＤフリツプフロツプ１．３，
２．２，３．２，４．２の後データは反転されて
さらにシフトされる。よつて、たんにそれらのＤ
フリツプフロツプ及びＤフリツプフロツプ２．３
はデコーデイングのため非反転出力側Ｑのほかに
反転出力側を必要とする。メモリ５の15個のＤ
フリツプフロツプにて12桁のフレーム識別語が４
つの隣接せる重なる位置にて生じ得る。第１の位
置の場合フレーム識別語は例えばＤフリツプフロ
ツプ３．４，２．４，１．４，４．３，３．３，
２．３，１．３，４．２，３．２，２．２，１．
２，４．１中に（すなわち３．４と４．１との間
に）当該フレーム識別語の順序で含まれる。 第２位置の場合Ｄフリツプフロツプ２．４と
３．１との間に、第３位置の場合１．４と２．１
との間に第４位置の場合４．３と１．１との間に
存在し得る。 メモリ５におけるＤフリツプフロツプの出力側
は伝送路中で後続するＤフリツプフロツプと、デ
コーダ１３の接続されたアンドゲート３２〜３５
とによつて負荷されている。過度に大きな負荷が
あると140Mbit／ｓ又は565Mbit／ｓの伝送速度
の場合機能障害、支障を来たす許容されない動作
状況が生じる。したがつてチヤネル分配の前に４
つの時分割多重信号が１ステツプシフトされる。
このことは第２メモリ６を用いて可能である。 チヤネル分配器７は今や比較的にわずかに負荷
されるＤフリツプフロツプ１．４，２．４，３．
４，１．５，２．５，３．５，４．４にのみ接続
される。 チヤネル分配器７においては制御入力側２６，
２７に加わるコード語にしたがつて４つの多重マ
ルチプレクサ２８〜３１は４つの位置のうちの同
期したものを捕捉し、これをメモリ８を介して出
力側９〜１２へ通過伝送する。中間記憶は高いビ
ツトレートのため必要である。Ｄフリツプフロツ
プ１，６，２，６，３．６，４．５はデータ信号
を、メモリ５の構成にしたがつて反転して送出す
る。 第３図のデコーダにおいてアンドゲート３２〜
３５の３５の１つがフレーム識別語を捕捉し、信
号をメモリ１４における後置接続のＤフリツプフ
ロツプに送出する。この信号は入力側２１にフレ
ームカウンタ１８の制御信号ｓが加わると、メモ
リ１５における後置接続のＤフリツプフロツプを
介してエンコーダ１６と結合装置１７に伝送され
る。そのように制御信号が加わるのは装置が同期
動作せずシフトレジスタ５５におけるＤフリツプ
フロツプ６６にて情報“フレーム識別語捕捉され
ず”がメモリされている場合である。 非同期状態では結合装置１７はメモリ１５のす
べての入力をその出力側へ通過伝達する。最初の
フレーム識別語の捕捉された際メモリ１４の相応
の出力信号がメモリ１５の後続Ｄフリツプフロツ
プにおいてメモリされ出力側２２へ伝送される。
この出力側を介してフレームカウンタ１８に伝送
される。今や制御信号Ｓはロジツク“０”にな
り、それによりメモリ１５のクロツク供給装置が
遮断され、導通制御されたチヤネルを介してのみ
パルスは出力側２２へ達し得る。３つの捕捉検出
されたフレーム語の場合同期状態に達している。
これが変化するのは制御信号Ｓがロジツク状態
“１”をとりすべてのオアゲート４５〜４８を導
通制御する際のみである。 “フレーム識別語捕捉検出された状態”を意味
する結合装置の出力パルスが、端子２２を介して
フレームカウンタ１８のシフトレジスタ５５に供
給される。このシフトレジスタ５５は制御装置５
４の出力パルスでクロツク制御される。 RSフリツプフロツプ５８はセツトパルス用装
置５６のセツトパルスSPでセツトされる。それ
がリセツトされるのは装置が非同期状態におかれ
Ｄフリツプフロツプ６６が情報“フレーム識別語
捕捉検出されていない状態”を記憶している際で
あり、その際アンドゲート６３を介しての結合が
行なわれる。シフトレジスタ５５のクロツクに対
する作動信号、すなわちRSフリツプフロツプ５
８の出力信号又はクロツク供給装置１９からのフ
レームクロツクRTがオアゲート５９で結合さ
れ、Ｄフリツプフロツプ６１に伝送される。この
Ｄフリツプフロツプ６１はインバータ６０を介し
てクロツク制御される。このＤフリツプフロツプ
６１の出力信号によつてアンドゲート６２を介し
てシフトレジスタ５５に対するクロツクＴが送出
される。 したがつて、装置が非同期状態でありＤフリツ
プフロツプ６６にて情報“フレーム識別語捕捉検
出されていない状態”が記憶されている場合クロ
ツクＴは常時シフトレジスタ５５に加わる。装置
が同期状態におかれるか、又はＤフリツプフロツ
プ６６が情報“フレーム識別語捕捉検出されてい
る状態”を記憶した際各フレームごとに１つのク
ロツクＴが加わる。 監視装置５７においてRSフリツプフロツプ７
２は装置が同期又は非同期状態にあるかの情報を
記憶する。３つのフレーム同期語が順次正しく捕
捉検出された際装置は同期状態におかれる。この
ようになるのはアンドゲート７１から信号が送出
される際である。順次４つのフレーム識別語が捕
捉検出されない場合NORゲート７０は信号を送
出し、RSフリツプフロツプ７２をリセツトし、
装置は非同期状態におかれている。 最初のフレーム識別語の捕捉検出の際信号はロ
ジツク状態“０”から“１”へ切換わる。１ビツ
ト後に、セツトパルス用装置５６におけるＤフリ
ツプフロツプ６４の出力側がロジツク状態
“１”から“０”に切換わる。これらの両信号の、
アンドゲート６５での結合により１ビツトの幅を
以てクロツク供給装置１９に対するセツトパルス
SPを用い得る。 第５図はエンコーダ１６を示し、このエンコー
ダは次の表に従い10進コードを２進コードに変換
する。
メモリに後置接続されているチヤネル分配器が設
けられており、さらに該第１メモリと該チヤネル
分配器との間の制御路中にデコーダが設けられて
いる時分割多重系にて出チヤネルにブロツクとし
て現われるフレーム識別語を用いて、デマルチプ
レクサの出力側における４つの出チヤネルの同期
を行なう装置に関する。 低いビツトレートで動作する時分割多重系にお
ける同期装置の場合デマルチプレクサの入力側に
て同期が行なわれる。その場合140Mbit／ｓ又は
565Mbit／ｓのビツトレートに対して速度に基因
する困難性が生じる。 発明の課題 本発明の課題とするところはIC回路（ゲート
アレイ）にてECL技術（エミツタカプルドロジ
ツク）で実現可能であつて、CCITT勧告第巻
第219〜220頁（、３−Rec.G922、３、４節）
の要件を満たし140Mbit／ｓ又は565Mbit／ｓの
ビツトレートで動作できる同期装置を提供するこ
とにある。上記勧告によればフレーム識別語が順
次４回識別されなかつたのでなければチヤネル割
当てを変えてはいけないというのである。 換言すれば、本発明は例えば565Mbit／ｓのよ
うに非常に高いビツトレートの時分割多重信号に
含まれる12桁のフレーム識別語を検出可能で、さ
らにこの検出結果に応じて公知の原理に基づきチ
ヤネル割り当てを行なうことのできる、デマルチ
プレクサの出力側に接続される同期装置を提供す
ることを課題としている。 本発明によればこの課題は冒頭に述べた形式の
装置において次のように構成することによつて解
決されている。 即ち、第１メモリにおいて12桁のフレーム識別
語を処理するために第１チヤネルにて４つのＤフ
リツプフロツプを、第２チヤネルにて４つのＤフ
リツプフロツプを、第３チヤネルにて４つのＤフ
リツプフロツプを、第４チヤネルにて３つのＤフ
リツプフロツプを縦続接続し、その場合第１チヤ
ネルでは第3Dフリツプフロツプにて、第２、第
３、第４チヤネルでは第2Dフリツプフロツプに
て出力側が用いられ、一方残りのＤフリツプフ
ロツプにてＱ出力側が接続されており、 第１メモリとチヤネル分配器との間に各チヤネ
ルごとにそれぞれ１つのＤフリツプフロツプを有
する第２メモリが設けられており、 チヤネル分配器において１つの制御語に対して
各２つの入力側を有する４つのマルチプレクサを
設け、さらに、 第１マルチプレクサにおいて第１入力側を第２
メモリの第３チヤネルにおけるＤフリツプフロツ
プのＱ出力側と、第２入力側を同第２チヤネルに
おけるＤフリツプフロツプのＱ出力側と、第３入
力側を同第１チヤネルにおけるＤフリツプフロツ
プの出力側と、第４の入力側を同第４チヤネルに
おけるＤフリツプフロツプのＱ出力側と接続し、 第２マルチプレクサにおいて第１入力側を第２
メモリの第２チヤネルにおけるＤフリツプフロツ
プのＱ出力側と、第２入力側を同第１チヤネルに
おけるＤフリツプフロツプのＱ出力側と、第３入
力側を同第４チヤネルにおけるＤフリツプフロツ
プの出力側と接続し、第４入力側を第１メモリの
第２チヤネルにおける最後のＤフリツプフロツプ
のＱ出力側と接続し、 第３マルチプレクサにおいて、第１入力側を第
２メモリの第１チヤネルにおけるＤフリツプフロ
ツプのＱ出力側と、第２入力側を同第４チヤネル
におけるＤフリツプフロツプのＱ出力側と接続
し、第３入力側を、第１メモリの第３チヤネルに
おける最後のＤフリツプフロツプのＱ出力側と、
第４入力側を同第２チヤネルにおける最後のＤフ
リツプフロツプのＱ出力側と接続し、さらに、第
４マルチプレクサにおいては第１入力側を第２メ
モリの第４チヤネルにおけるＤフリツプフロツプ
のＱ出力側と、第２入力側を第１メモリの第３チ
ヤネルにおける最後のＤフリツプフロツプのＱ出
力側と、第３入力側を同第２チヤネルにおける最
後のＤフリツプフロツプのＱ出力側と、第４入力
側を同第１チヤネルにおける最後のＤフリツプフ
ロツプのＱ出力側と接続し、さらに、 デコーダに反転入力側を有する４つのアンドゲ
ートを設け、 第１アンドゲートの入力側を第１メモリの第１
チヤネルの第２、第３、第４のＤフリツプフロツ
プの出力側および、同第２、第３、第４チヤネル
における夫々第１、第２、第３のＤフリツプフロ
ツプの出力側とに接続し、その場合第１チヤネル
における第３のＤフリツプフロツプの場合及び第
３チヤネルにおけるる第２のＤフリツプフロツプ
の場合出力側が用いられ、残りのＤフリツプフ
ロツプの場合Ｑ出力側が用いられるようにし、さ
らに、 第２アンドゲートの入力側を第１、第２チヤネ
ルの、第２、第３、第４のＤフリツプフロツプの
出力側と接続し、さらに第３、第４チヤネルにお
ける第１、第２、第３のＤフリツプフロツプの出
力側と接続し、その際第４チヤネルにおける第２
のＤフリツプフロツプにて出力側を用い、残り
のＤフリツプフロツプにてＱ出力側を用い、さら
に、 第３アンドゲートの入力側を、第１メモリの第
１、第２、第３チヤネルにおける第２、第３、第
４のＤフリツプフロツプの出力側と、同第４チヤ
ネルにおける第１、第２、第３のＤフリツプフロ
ツプの出力側と接続し、その際第１、第２チヤネ
ルにおける第３のＤフリツプフロツプの場合出
力側を用い、残りのＤフリツプフロツプではＱ出
力側を用い、さらに、 第４アンドゲートの入力側を、第１メモリのす
べてのチヤネルにおける第１、第２、第３のＤフ
リツプフロツプの出力側と接続し、その場合第１
チヤネルにおける第３のＤフリツプフロツプおよ
び第４チヤネルにおける第２のＤフリツプフロツ
プにて出力側を用い、残りのＤフリツプフロツ
プにてＱ出力側を用いるようにし、さらに、 各チヤネルにそれぞれＱ出力側を有する各１つ
のＤフリツプフロツプが設けられている第４メモ
リがデコーダに後置接続され、 各チヤネルにそれぞれＱ出力側を有する各１つ
のＤフリツプフロツプが設けられている第５メモ
リが第４のメモリに後置接続されており、さら
に、 第５のアンドゲートを設け、該第５アンドゲー
ト第１入力側をクロツクパルス入力側として用
い、その第２入力側を制御信号入力側として用
い、第５アンドゲートの出力側を第５メモリのす
べてのＤフリツプフロツプのクロツクパルス入力
側と接続し、 第５メモリとチヤネル分配器との間にエンコー
ダが設けられていることによつて解決されてい
る。 その際、第２メモリ、第３メモリおよび第４メ
モリにおける遅延調整が高いビツトレートの信号
の処理に寄与している。 ４つの出チヤネルを、１つの12桁のブロツク的
フレーム識別語へ同期する同期装置の場合、従属
請求項に記載の実施例が可能である。 本発明の構成例は140Mbit／ｓ、565Mbit／ｓ
のビツトレートで用い得る。 次に図を用いて本発明を説明する。 第１図は本発明の同期装置を示す。この同期装
置はメモリ５，６，８，１４，１５、デコーダ１
３、エンコーダ１６、結合装置１７、フレームカ
ウンタ１８、クロツク供給装置１９を有する。メ
モリ５の入力側１〜４は系のデマルチプレクサの
出力側と接続され、出力側９〜１２は系の出チヤ
ネルと接続され得る。Ｔはクロツクであり、RT
はフレームクロツクであり、Ｓは制御信号、SP
はセツトパルス、SAは同期指示、Ｋ１，Ｋ２は
チヤネル分配信号である。 同期装置の動作を第２〜第４図の詳細図を用い
て説明する。 第２図に入力側１〜４と出力側９〜１２との間
の伝送路全体を示し、その伝送路にはメモリ５，
６、チヤネル分配器７、別のメモリ８が設けられ
ている。点ないしカンマの入つた２つの数字によ
る参照記号でＤフリツプフロツプを示す。最初の
数字は何番目のチヤネルであるかを表わし、第２
番号の数字は伝送方向でのＤフリツプフロツプの
位置を示す。２８〜３１はマルチプレクサを示
す。 第３図はデコーダ１３、メモリ１４，１５、結
合回路１７、エンコーダ１６を示す。 デコーダ１３は４つのアンドゲート３２〜３５
から成り、これらアンドゲートの入力側は参照記
号通りに第２図のＤフリツプフロツプのＱ又は
と接続されている。Ｄフリツプフロツプの上方に
引いてある横バーは反転された出力側からの出
力取出部を表わす。 メモリ１４，１５は夫々４つのＤフリツプフロ
ツプ３６〜３９；４０〜４３から成る。メモリ１
４におけるフリツプフロツプのクロツク入力側Ｃ
はクロツク端子２５と接続され、メモリ１５にお
けるＤフリツプフロツプのクロツク入力側Ｃはア
ンドゲート４４の出力側と接続されている。アン
ドゲート４４の一方の入力側はクロツク入力側２
５に接続され、他方の入力側は制御信号入力側２
１と接続されている。 結合装置１７はオアゲート４５〜４８，５３お
よびアンドゲート４９〜５２を有する。 第４図はフレームカウンタ１８を示す。このカ
ウンタには制御装置５４、セツトパルス用装置５
６、シフトレジスタ５５、監視装置５７が設けら
れる。 制御装置５４はRSフリツプフロツプ５８と、
Ｄフリツプフロツプ６１と、オアゲート５９と、
アンドゲート６２と、インバータ６０と、反転入
力側を有するアンドゲート６３とを有する。セツ
トパルス用装置５６はＤフリツプフロツプ６４
と、アンドゲート６５とから成る。シフトレジス
タ５５は４つのＤフリツプフロツプ６６〜６９を
有する。監視装置５７はノアゲート７０、アンド
ゲート７１、RSフリツプフロツプ７２から成る。 本発明の同期装置の動作を第１〜第４図及び第
５図並びに第７図パルス波形図を用いて説明す
る。 同期装置の入力側１〜４には次のような４つの
時分割多重信号が加えられる。即ち比較的に高い
桁ないしオーダの１つの時分割多重信号からデマ
ルチプレクサにてビツト的ないしビツトごとにふ
り分けて取出された４つの時分割多重信号が加え
られる。４つの時分割多重信号は同期装置により
伝送路上で出力側９〜１２へ伝送される。 デコーダ１３を用いて、メモリ５において比較
的高い桁ないしオーダの時分割多重信号のフレー
ム識別語111110100000が現われるか否かが捕捉確
認される。デコーダ１３により識別検出されたフ
レーム識別語がメモリ１５にてメモリされ、エン
コーダ１６にてコードＫ１，Ｋ２に変換される。
このコードによつてチヤネル分配器７が制御され
る。それにより送信側のマルチプレクサにおける
と同じチヤネル配列が与えられる。 第２図は本発明の同期装置の伝送路を詳細に示
す。メモリ５は第１チヤネルにて４つのＤフリツ
プフロツプ１．１〜１．４、第２チヤネルにて４
つのＤフリツプフロツプ２．１〜２．４、第３チ
ヤネルにて４つのＤフリツプフロツプ３．１〜
３．４、第４チヤネルにて４つのＤフリツプフロ
ツプ４．１〜４．４を有する。メモリ５の簡単化
のため、反転出力側のない多数のスペース節減
のＤフリツプフロツプが用いられた。簡単なデコ
ーダを用い得るためＤフリツプフロツプ１．３，
２．２，３．２，４．２の後データは反転されて
さらにシフトされる。よつて、たんにそれらのＤ
フリツプフロツプ及びＤフリツプフロツプ２．３
はデコーデイングのため非反転出力側Ｑのほかに
反転出力側を必要とする。メモリ５の15個のＤ
フリツプフロツプにて12桁のフレーム識別語が４
つの隣接せる重なる位置にて生じ得る。第１の位
置の場合フレーム識別語は例えばＤフリツプフロ
ツプ３．４，２．４，１．４，４．３，３．３，
２．３，１．３，４．２，３．２，２．２，１．
２，４．１中に（すなわち３．４と４．１との間
に）当該フレーム識別語の順序で含まれる。 第２位置の場合Ｄフリツプフロツプ２．４と
３．１との間に、第３位置の場合１．４と２．１
との間に第４位置の場合４．３と１．１との間に
存在し得る。 メモリ５におけるＤフリツプフロツプの出力側
は伝送路中で後続するＤフリツプフロツプと、デ
コーダ１３の接続されたアンドゲート３２〜３５
とによつて負荷されている。過度に大きな負荷が
あると140Mbit／ｓ又は565Mbit／ｓの伝送速度
の場合機能障害、支障を来たす許容されない動作
状況が生じる。したがつてチヤネル分配の前に４
つの時分割多重信号が１ステツプシフトされる。
このことは第２メモリ６を用いて可能である。 チヤネル分配器７は今や比較的にわずかに負荷
されるＤフリツプフロツプ１．４，２．４，３．
４，１．５，２．５，３．５，４．４にのみ接続
される。 チヤネル分配器７においては制御入力側２６，
２７に加わるコード語にしたがつて４つの多重マ
ルチプレクサ２８〜３１は４つの位置のうちの同
期したものを捕捉し、これをメモリ８を介して出
力側９〜１２へ通過伝送する。中間記憶は高いビ
ツトレートのため必要である。Ｄフリツプフロツ
プ１，６，２，６，３．６，４．５はデータ信号
を、メモリ５の構成にしたがつて反転して送出す
る。 第３図のデコーダにおいてアンドゲート３２〜
３５の３５の１つがフレーム識別語を捕捉し、信
号をメモリ１４における後置接続のＤフリツプフ
ロツプに送出する。この信号は入力側２１にフレ
ームカウンタ１８の制御信号ｓが加わると、メモ
リ１５における後置接続のＤフリツプフロツプを
介してエンコーダ１６と結合装置１７に伝送され
る。そのように制御信号が加わるのは装置が同期
動作せずシフトレジスタ５５におけるＤフリツプ
フロツプ６６にて情報“フレーム識別語捕捉され
ず”がメモリされている場合である。 非同期状態では結合装置１７はメモリ１５のす
べての入力をその出力側へ通過伝達する。最初の
フレーム識別語の捕捉された際メモリ１４の相応
の出力信号がメモリ１５の後続Ｄフリツプフロツ
プにおいてメモリされ出力側２２へ伝送される。
この出力側を介してフレームカウンタ１８に伝送
される。今や制御信号Ｓはロジツク“０”にな
り、それによりメモリ１５のクロツク供給装置が
遮断され、導通制御されたチヤネルを介してのみ
パルスは出力側２２へ達し得る。３つの捕捉検出
されたフレーム語の場合同期状態に達している。
これが変化するのは制御信号Ｓがロジツク状態
“１”をとりすべてのオアゲート４５〜４８を導
通制御する際のみである。 “フレーム識別語捕捉検出された状態”を意味
する結合装置の出力パルスが、端子２２を介して
フレームカウンタ１８のシフトレジスタ５５に供
給される。このシフトレジスタ５５は制御装置５
４の出力パルスでクロツク制御される。 RSフリツプフロツプ５８はセツトパルス用装
置５６のセツトパルスSPでセツトされる。それ
がリセツトされるのは装置が非同期状態におかれ
Ｄフリツプフロツプ６６が情報“フレーム識別語
捕捉検出されていない状態”を記憶している際で
あり、その際アンドゲート６３を介しての結合が
行なわれる。シフトレジスタ５５のクロツクに対
する作動信号、すなわちRSフリツプフロツプ５
８の出力信号又はクロツク供給装置１９からのフ
レームクロツクRTがオアゲート５９で結合さ
れ、Ｄフリツプフロツプ６１に伝送される。この
Ｄフリツプフロツプ６１はインバータ６０を介し
てクロツク制御される。このＤフリツプフロツプ
６１の出力信号によつてアンドゲート６２を介し
てシフトレジスタ５５に対するクロツクＴが送出
される。 したがつて、装置が非同期状態でありＤフリツ
プフロツプ６６にて情報“フレーム識別語捕捉検
出されていない状態”が記憶されている場合クロ
ツクＴは常時シフトレジスタ５５に加わる。装置
が同期状態におかれるか、又はＤフリツプフロツ
プ６６が情報“フレーム識別語捕捉検出されてい
る状態”を記憶した際各フレームごとに１つのク
ロツクＴが加わる。 監視装置５７においてRSフリツプフロツプ７
２は装置が同期又は非同期状態にあるかの情報を
記憶する。３つのフレーム同期語が順次正しく捕
捉検出された際装置は同期状態におかれる。この
ようになるのはアンドゲート７１から信号が送出
される際である。順次４つのフレーム識別語が捕
捉検出されない場合NORゲート７０は信号を送
出し、RSフリツプフロツプ７２をリセツトし、
装置は非同期状態におかれている。 最初のフレーム識別語の捕捉検出の際信号はロ
ジツク状態“０”から“１”へ切換わる。１ビツ
ト後に、セツトパルス用装置５６におけるＤフリ
ツプフロツプ６４の出力側がロジツク状態
“１”から“０”に切換わる。これらの両信号の、
アンドゲート６５での結合により１ビツトの幅を
以てクロツク供給装置１９に対するセツトパルス
SPを用い得る。 第５図はエンコーダ１６を示し、このエンコー
ダは次の表に従い10進コードを２進コードに変換
する。
【表】
左側にはＤフリツプフロツプ４０のＱ出力側に
おけるロジツク状態Ｈ∧＝ハイレベル、Ｌ∧＝ローレ
ベルを示し、右側には第３図の出力側２６，２７
におけるロジツク状態を示す。 エンコーダ１６はスリーステート出力側を有す
る２つのNORゲート７３及びオアゲート７５を
有する。 第６図はフレームカウンタ７６とクロツク発生
器７７とアンドゲート７８とを有するクロツク供
給装置１９を示す。 フレームカウンタ７６は１つのフレーム内に現
われる、チヤネルごとのビツト数を計数する。非
同期状態においてフレーム識別語が見出される
と、セツトパルスSPによつてフレーム長カウン
タ７６は初期値にセツトされる。新たなフレーム
識別語が予期される場合アンドゲート７８は１ビ
ツト幅のフレームクロツクパルスRTを送出す
る。 第７図のパルスダイヤグラムは主要な動作経過
を示す。 ダイヤグラムａはＤフリツプフロツプ３７の入
力側におけるロジツク状態であり、ｂはＤフリツ
プフロツプ３７の出力側におけるロジツク状態、
ｃはＤフリツプフロツプ３８の入力側におけるロ
ジツク状態、ｄはＤフリツプフロツプ３８の出力
側におけるロジツク状態、ｅはオアゲート５３、
よつて結合装置１７の出力側２２におけるロジツ
ク状態、ｆはシフトレジスタ５５におけるＤフリ
ツプフロツプ６６の出力側におけるロジツク状
態、ｇは監視装置５７におけるRSフリツプフロ
ツプ７２の出力側におけるロジツク状態、ｈは制
御装置５４におけるＤフリツプフロツプ６１の出
力側におけるロジツク状態を示す。 Ａは第１番目の（最初の）捕捉検出されたフレ
ーム識別語、 Ｂは第２番目の捕捉検出されたフレーム識別
語、 Ｃは第３番目の捕捉検出されたフレーム識別
語、 Ｄは第１番目の（最初の）捕捉検出されていな
いフレーム識別語、 Ｅは第２番目の捕捉検出されていないフレーム
識別語、 Ｆは第３番目、Ｇは第４番目の捕捉検出されて
いないフレーム識別語、 Ｈは第１番目（最初）のあらためて捕捉検出さ
れたフレーム識別語、 Ｉは第２番目の今や捕捉検出されていないフレ
ーム識別語を示す。 t1までの期間では捜査が行なわれる。t1とt2と
の間の期間では同期がとらえ始める（同期準備動
作）。すなわち４回順次フレーム識別語が見出さ
れる。時点t2までは装置は同期状態にない。t2と
t4との間では装置は同期状態におかれる。t3とt4
との間では同期が終る、すなわち４度順次フレー
ム識別語が見出されていない。時点t4からは装置
は再び非同期状態となる。t4〜t5の期間では捜査
が行なわれる。t5〜t6の期間では同期動作が開始
（準備）され、時点t6からは再び捜査が行なわれ
る。 ＊はフレーム識別語の第１ビツトがメモリ５の
第３チヤネルにあることを示す。 ＊＊はフレーム識別語の第１のビツトが第１メ
モリの第２チヤネルにあることを示す。フレーム
長は著しく短縮して示してある。ゲート遅延時間
はわかり易くするため考慮してない。 発明の効果 本発明による同期装置により140Mbit／ｓない
し565Mbit／ｓのように非常に高いビツトレート
の時分割多重信号中に含まれる12桁のフレーム識
別語を検出することができ、この同期パターン検
出結果に基づいて送信側のマルチプレクサにおけ
ると同じチヤネル割り当てが与えられる。さらに
この同期装置は、フレーム識別語が連続して４回
検出されなかつた時にはじめてチヤネル割り当て
を変更してよい、というCCITT勧告を満たして
いる。
おけるロジツク状態Ｈ∧＝ハイレベル、Ｌ∧＝ローレ
ベルを示し、右側には第３図の出力側２６，２７
におけるロジツク状態を示す。 エンコーダ１６はスリーステート出力側を有す
る２つのNORゲート７３及びオアゲート７５を
有する。 第６図はフレームカウンタ７６とクロツク発生
器７７とアンドゲート７８とを有するクロツク供
給装置１９を示す。 フレームカウンタ７６は１つのフレーム内に現
われる、チヤネルごとのビツト数を計数する。非
同期状態においてフレーム識別語が見出される
と、セツトパルスSPによつてフレーム長カウン
タ７６は初期値にセツトされる。新たなフレーム
識別語が予期される場合アンドゲート７８は１ビ
ツト幅のフレームクロツクパルスRTを送出す
る。 第７図のパルスダイヤグラムは主要な動作経過
を示す。 ダイヤグラムａはＤフリツプフロツプ３７の入
力側におけるロジツク状態であり、ｂはＤフリツ
プフロツプ３７の出力側におけるロジツク状態、
ｃはＤフリツプフロツプ３８の入力側におけるロ
ジツク状態、ｄはＤフリツプフロツプ３８の出力
側におけるロジツク状態、ｅはオアゲート５３、
よつて結合装置１７の出力側２２におけるロジツ
ク状態、ｆはシフトレジスタ５５におけるＤフリ
ツプフロツプ６６の出力側におけるロジツク状
態、ｇは監視装置５７におけるRSフリツプフロ
ツプ７２の出力側におけるロジツク状態、ｈは制
御装置５４におけるＤフリツプフロツプ６１の出
力側におけるロジツク状態を示す。 Ａは第１番目の（最初の）捕捉検出されたフレ
ーム識別語、 Ｂは第２番目の捕捉検出されたフレーム識別
語、 Ｃは第３番目の捕捉検出されたフレーム識別
語、 Ｄは第１番目の（最初の）捕捉検出されていな
いフレーム識別語、 Ｅは第２番目の捕捉検出されていないフレーム
識別語、 Ｆは第３番目、Ｇは第４番目の捕捉検出されて
いないフレーム識別語、 Ｈは第１番目（最初）のあらためて捕捉検出さ
れたフレーム識別語、 Ｉは第２番目の今や捕捉検出されていないフレ
ーム識別語を示す。 t1までの期間では捜査が行なわれる。t1とt2と
の間の期間では同期がとらえ始める（同期準備動
作）。すなわち４回順次フレーム識別語が見出さ
れる。時点t2までは装置は同期状態にない。t2と
t4との間では装置は同期状態におかれる。t3とt4
との間では同期が終る、すなわち４度順次フレー
ム識別語が見出されていない。時点t4からは装置
は再び非同期状態となる。t4〜t5の期間では捜査
が行なわれる。t5〜t6の期間では同期動作が開始
（準備）され、時点t6からは再び捜査が行なわれ
る。 ＊はフレーム識別語の第１ビツトがメモリ５の
第３チヤネルにあることを示す。 ＊＊はフレーム識別語の第１のビツトが第１メ
モリの第２チヤネルにあることを示す。フレーム
長は著しく短縮して示してある。ゲート遅延時間
はわかり易くするため考慮してない。 発明の効果 本発明による同期装置により140Mbit／ｓない
し565Mbit／ｓのように非常に高いビツトレート
の時分割多重信号中に含まれる12桁のフレーム識
別語を検出することができ、この同期パターン検
出結果に基づいて送信側のマルチプレクサにおけ
ると同じチヤネル割り当てが与えられる。さらに
この同期装置は、フレーム識別語が連続して４回
検出されなかつた時にはじめてチヤネル割り当て
を変更してよい、というCCITT勧告を満たして
いる。
第１図は本発明の同期装置の接続図、第２図は
同上同期装置の、伝送経路中に設けられている各
部分の詳細図、第３図はデコーダ、エンコーダ、
中間接続のメモリ、結合装置を有する制御経路の
詳細接続図、第４図はフレームカウンタの接続
図、第５図はエンコーダ構成図、第６図はクロツ
ク供給装置の接続図、第７図は本発明の同期装置
の動作説明用パルス波形図である。 ５，６，８，１４，１５……メモリ、９〜１２
……出力側、１３……エンコーダ、１７……結合
装置、１８……フレームカウンタ、１９……クロ
ツク供給装置。
同上同期装置の、伝送経路中に設けられている各
部分の詳細図、第３図はデコーダ、エンコーダ、
中間接続のメモリ、結合装置を有する制御経路の
詳細接続図、第４図はフレームカウンタの接続
図、第５図はエンコーダ構成図、第６図はクロツ
ク供給装置の接続図、第７図は本発明の同期装置
の動作説明用パルス波形図である。 ５，６，８，１４，１５……メモリ、９〜１２
……出力側、１３……エンコーダ、１７……結合
装置、１８……フレームカウンタ、１９……クロ
ツク供給装置。
Claims (1)
- 【特許請求の範囲】 １ 伝送路中に第１メモリ５および該第１メモリ
に後置接続されているチヤネル分配器７が設けら
れており、さらに該第１メモリ５と該チヤネル分
配器７との間の制御路中にデコーダ１３が設けら
れている時分割多重系にて出チヤネルにブロツク
として現われるフレーム識別語を用いて、デマル
チプレクサの出力側における４つの出チヤネルの
同期を行なう装置において、 第１メモリ５において12桁のフレーム識別語を
処理するために第１チヤネルにて４つのＤフリツ
プフロツプ１．１〜１．４を、第２チヤネルにて
４つのＤフリツプフロツプ２．１〜２．４を、第
３チヤネルにて４つのＤフリツプフロツプ３．１
〜３．４を、第４チヤネルにて３つのＤフリツプ
フロツプを縦続接続し、その場合第１チヤネルで
は第3Dフリツプフロツプ１．３にて、第２、第
３、第４チヤネルでは第2Dフリツプフロツプ２．
２，３．２，４．２にて出力側が用いられ、一
方残りのＤフリツプフロツプにてＱ出力側が接続
されており、 第１メモリ５とチヤネル分配器７との間に各チ
ヤネルごとにそれぞれ１つのＤフリツプフロツプ
１．５，２．５，３．５，４．４を有する第２メ
モリ６が設けられており、 チヤネル分配器７において１つの制御語に対し
て各２つの入力側２６，２７を有する４つのマル
チプレクサ２８〜３１を設け、さらに、 第１マルチプレクサ２８において第１入力側を
第２メモリ６の第３チヤネルにおけるＤフリツプ
フロツプ３．５のＱ出力側と、第２入力側を同第
２チヤネルにおけるＤフリツプフロツプ２．５の
Ｑ出力側と、第３入力側を同第１チヤネルにおけ
るＤフリツプフロツプ１．５の出力側と、第４入
力側を同第４チヤネルにおけるＤフリツプフロツ
プ４．４のＱ出力側と接続し、 第２マルチプレクサ２９において第１入力側を
第２メモリ６の第２チヤネルにおけるＤフリツプ
フロツプ２．５のＱ出力側と、第２入力側を同第
１チヤネルにおけるＤフリツプフロツプ１．５の
Ｑ出力側と、第３入力側を同第４チヤネルにおけ
るＤフリツプフロツプ４．４の出力側と接続し、
第４入力側を第１メモリ５の第２チヤネルにおけ
る最後のＤフリツプフロツプ２．４のＱ出力側と
接続し、 第３マルチプレクサ３０において、第１入力側
を第２メモリ６の第１チヤネルにおけるＤフリツ
プフロツプ１．５のＱ出力側と、第２入力側を同
第４チヤネルにおけるＤフリツプフロツプ４．４
のＱ出力側と接続し、第３入力側を、第１メモリ
５の第３チヤネルにおける最後のＤフリツプフロ
ツプ３．４のＱ出力側と、第４入力側を同第２チ
ヤネルにおける最後のＤフリツプフロツプ２．４
のＱ出力側と接続し、さらに、 第４マルチプレクサ３１においては第１入力側
を第２メモリ６の第４チヤネルにおけるＤフリツ
プフロツプ４．４のＱ出力側と、第２入力側を第
１メモリ５の第３チヤネルにおける最後のＤフリ
ツプフロツプ３．４のＱ出力側と、第３入力側を
同第２チヤネルにおける最後のＤフリツプフロツ
プ２．４のＱ出力側と、第４入力側を同第１チヤ
ネルにおける最後のＤフリツプフロツプ１．４の
Ｑ出力側と接続し、さらに、 デコーダ１３に反転入力側を有する４つのアン
ドゲート３２〜３５を設け、 第１アンドゲート３２の入力側を第１メモリ５
の第１チヤネルの第２１．２、第３１．３、第４
のＤフリツプフロツプ１．４の出力側および、同
第２、第３、第４チヤネルにおける夫々第１２．
１，３．１，４．１、第２２．２，３．２，４．
２、第３のＤフリツプフロツプ２．３，３．３，
４．３の出力側とに接続し、その際第１チヤネル
における第３のＤフリツプフロツプ１．３の場合
及び第３チヤネルにおける第２のＤフリツプフロ
ツプ３．２では出力側が用いられ、残りのＤフ
リツプフロツプではＱ出力側が用いられるように
し、さらに、 第２アンドゲート３３の入力側を第１、第２チ
ヤネルの第２１．２，２．２、第３１．３，２．
３、第４のＤフリツプフロツプ１．４，２．４の
出力側と接続し、さらに第３、第４チヤネルにお
ける第１３．１，４．１、第２３．２，４．２、
第３のＤフリツプフロツプ３．３，４．３の出力
側と接続し、その際第４チヤネルにおける第２の
Ｄフリツプフロツプ４．２にて出力側を用い、
残りのＤフリツプフロツプにてＱ出力側を用い、
さらに、 第３アンドゲート３４の入力側を、第１メモリ
５の第１、第２、第３チヤネルにおける第２１．
２，２．２，３．２、第３１．３，２．３，３．
３、第４のＤフリツプフロツプ１．４，２．４，
３．４の出力側と、同第４チヤネルにおける第１
４．１、第２４．２、第３のＤフリツプフロツプ
４．３の出力側と接続し、その際第１、第２チヤ
ネルにおける第３のＤフリツプフロツプ１．３，
２．３では出力側を用い、残りのＤフリツプフ
ロツプではＱ出力側を用い、さらに、 第４アンドゲート３５の入力側を、第１メモリ
５のすべてのチヤネルにおける第１１．１，２．
１，３．１，４．１、第２１．２，２．２，３．
２，４．２、第３１．３，２．３，３．３，４．
３のＤフリツプフロツプの出力側と接続し、その
際第１チヤネルにおける第３のＤフリツプフロツ
プ１．３および第４チヤネルにおける第２のＤフ
リツプフロツプ４．２にて出力側を用い、残り
のＤフリツプフロツプにてＱ出力側を用いるよう
にし、さらに、 各チヤネルにそれぞれＱ出力側を有する各１つ
のＤフリツプフロツプ３６〜３９が設けられてい
る第４メモリ１４がデコーダ１３に後置接続され
ており、 各チヤネルにそれぞれＱ出力側を有する各１つ
のＤフリツプフロツプ４０〜４３が設けられてい
る第５メモリ１５が第４のメモリ１４に後置接続
されており、さらに、 第５のアンドゲート４４を設け、該第５アンド
ゲートの第１入力側をクロツクパルス入力側２５
として用い、その第２入力側２１を制御信号入力
側として用い、第５アンドゲートの出力側を第５
メモリ１５のすべてのＤフリツプフロツプ４０〜
４３のクロツクパルス入力側Ｃと接続し、 第５メモリ１５とチヤネル分配器７との間にエ
ンコーダ１６が設けられていることを特徴とする
同期装置。 ２ 第１メモリ５、第２メモリ６、第３メモリ８
および第４メモリ１４におけるＤフリツプフロツ
プすべてのクロツクパルス入力側Ｃが相互に接続
されている特許請求の範囲第１項記載の装置。 ３ 第５メモリ１５に結合装置１７が後置接続さ
れ、 該結合装置１７はオアゲート４５〜４８、第６
アンドゲート４９〜５２および別のオアゲート５
３により構成されており、 該オアゲートの一方の入力側をそれぞれ第５メ
モリ１５におけるＤフリツプフロツプ４０〜４３
のＱ出力側と接続し、該オアゲートの他方の入力
側をそれぞれ制御信号入力側２１と接続し、 該第６アンドゲートの一方の入力側をオアゲー
ト４５〜４８のうち各１つの出力側と接続し、該
第６アンドゲートの他方の入力側を第５メモリ１
５における前置接続のＤフリツプフロツプ４０〜
４３のＤ入力側と接続し、さらに、 該別のオアゲートの入力側をアンドゲート４９
〜５２の出力側と接続した特許請求の範囲第１項
記載の装置。 ４ 結合装置１７にフレームカウンタ１８が後置
接続され、 該フレームカウンタ１８はシフトレジスタ５
５、該シフトレジスタ５５に対する制御装置５
４、クロツクパルス供給装置１９に対するセツト
パルス用装置５６および監視装置５７により構成
され、 該シフトレジスタ５５の入力側は結合装置１７
の出力側２２と接続され、さらに該シフトレジス
タが、Ｑ出力側を備え伝送路中のチヤネル数に相
応する個数のＤフリツプフリツプ５８〜６１を有
する、特許請求の範囲第１項記載の装置。 ５ 入チヤネルにおいて140Mbit／ｓおよび
565Mbit／ｓのビツト速度の場合に用いるように
した特許請求の範囲第１項に記載の装置。
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