JPS5950635A - 同期装置 - Google Patents
同期装置Info
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- JPS5950635A JPS5950635A JP58142654A JP14265483A JPS5950635A JP S5950635 A JPS5950635 A JP S5950635A JP 58142654 A JP58142654 A JP 58142654A JP 14265483 A JP14265483 A JP 14265483A JP S5950635 A JPS5950635 A JP S5950635A
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- flop
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- memory
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Engineering & Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Eye Examination Apparatus (AREA)
- Separation By Low-Temperature Treatments (AREA)
- Synchronous Machinery (AREA)
- Noodles (AREA)
- Vehicle Body Suspensions (AREA)
- Seal Device For Vehicle (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は時分割多重系にて出チャネルにブロックとして
表われるフレーム識別語を用いて、デマルチプレクサの
出力側における出チャネルの同期を行なう装置に関する
。
表われるフレーム識別語を用いて、デマルチプレクサの
出力側における出チャネルの同期を行なう装置に関する
。
低いビットレートで動作する時分割多重系における同期
装置の場合デマルチプレクサの入力側にて同期が行なわ
れる。その場合１’４０ Ｍｂｉｔ／Ｓ又は５６５ Ｍ
ｂｉｔ／ｓのビットレートに対して速度に基因する困難
性が生じる。
装置の場合デマルチプレクサの入力側にて同期が行なわ
れる。その場合１’４０ Ｍｂｉｔ／Ｓ又は５６５ Ｍ
ｂｉｔ／ｓのビットレートに対して速度に基因する困難
性が生じる。
本発明の課題とするところはＩＣ回路（ゲートアレイ）
にてＥＣＬ技術（エミツタ力ゾルドロジック）で実現可
能であって、ＣＣ工ＴＴ勧告第■巻第２１９〜２２０頁
（■、３− Ｒｅｃ、 Ｇ９２２・３・４節）の要件を
満たし１４０Ｍｂｉｔ／Ｓ又は５６５ Ｍｂｉｔ／ｓの
ビットレートで動作できる同期装置を提供することにあ
る。上記勧告によればフレーム識別語が順次４回識別さ
れなかったのでなければチャネル割当てを変えてはいけ
ないというのである。
にてＥＣＬ技術（エミツタ力ゾルドロジック）で実現可
能であって、ＣＣ工ＴＴ勧告第■巻第２１９〜２２０頁
（■、３− Ｒｅｃ、 Ｇ９２２・３・４節）の要件を
満たし１４０Ｍｂｉｔ／Ｓ又は５６５ Ｍｂｉｔ／ｓの
ビットレートで動作できる同期装置を提供することにあ
る。上記勧告によればフレーム識別語が順次４回識別さ
れなかったのでなければチャネル割当てを変えてはいけ
ないというのである。
本発明によれば冒頭に述べた形式の装置において、伝送
経路中に第１メモリと、第２メモリと、第１メモリ及び
第２メモリに接続されたチャネル分配器と、第３メモリ
とを設け、第１メモリどチャネル分配器との間の制御経
路中にデコーダと第４メモリと第５メモリとエンコーダ
とを設は第４メモリと第５メモリの後に、フレームカウ
ンタの後置接続された結合装置を設け、前記フレームカ
ウンタは第５メモリと結合装置を制御するようにしたの
である。
経路中に第１メモリと、第２メモリと、第１メモリ及び
第２メモリに接続されたチャネル分配器と、第３メモリ
とを設け、第１メモリどチャネル分配器との間の制御経
路中にデコーダと第４メモリと第５メモリとエンコーダ
とを設は第４メモリと第５メモリの後に、フレームカウ
ンタの後置接続された結合装置を設け、前記フレームカ
ウンタは第５メモリと結合装置を制御するようにしたの
である。
４一つの出チャネルを、１つの１２桁のブロック的フレ
ーム識別語へ同期する同期装置の場合のピットレー１・
で用い得る。
ーム識別語へ同期する同期装置の場合のピットレー１・
で用い得る。
次に図を用いて本発明全説明する。
第１図は本発明の同期装置を示す。この同期装置はメモ
リ５，６，８，１４，１５、デコーダ１３、エンコーダ
１６、結合装置１７、フレームカウンタ１８、クロック
供給装置１９を有する。メモリ５の入力側１〜４は系の
デマルチプレクサの出力側と接続され、出力側９〜１２
は系の出チャネルと接続され得る。Ｔはクロックで、Ｓ
す、ＲＴはフレームクロックであり、Ｓは制御信号、ｓ
ｐはセット・ξルス、ＳＡは同期指示、Ｋｌ 、に２は
チャネル分配信号である。
リ５，６，８，１４，１５、デコーダ１３、エンコーダ
１６、結合装置１７、フレームカウンタ１８、クロック
供給装置１９を有する。メモリ５の入力側１〜４は系の
デマルチプレクサの出力側と接続され、出力側９〜１２
は系の出チャネルと接続され得る。Ｔはクロックで、Ｓ
す、ＲＴはフレームクロックであり、Ｓは制御信号、ｓ
ｐはセット・ξルス、ＳＡは同期指示、Ｋｌ 、に２は
チャネル分配信号である。
同期装置の動作を第２〜第牛図の詳細図を用いて説明す
る。
る。
第２図に入力側１〜４と出力側９〜１２との間の伝送路
全体を示し、その伝送路にはメモリ５．６、チャネル分
配器７、別のメモリ８が設けられている。点ないしカン
マの入った２つの数字による参照記号でＤフリップフロ
ップを示す。最初の数字は何番目のチャネルであるかを
表わし、第２番目の数字は伝送方向での、Ｄフリップフ
ロップの位置を示す。２８〜３１はマルチプレクサを示
す。
全体を示し、その伝送路にはメモリ５．６、チャネル分
配器７、別のメモリ８が設けられている。点ないしカン
マの入った２つの数字による参照記号でＤフリップフロ
ップを示す。最初の数字は何番目のチャネルであるかを
表わし、第２番目の数字は伝送方向での、Ｄフリップフ
ロップの位置を示す。２８〜３１はマルチプレクサを示
す。
第３図はデコーダ１３、メモリ１４．１５、結合回路１
７、エンコーダ１６を示す。
７、エンコーダ１６を示す。
デコーダ１３は４つのアンドゲート３２〜３５から成９
、これらアンドゲートの入力側は参照記号通りに第２図
のＤフリップフロップのＱ又はδと接続されている。Ｄ
フリップフロップの上方に引いである横パーは反転され
た出力側石からの出力取出部を表わす。
、これらアンドゲートの入力側は参照記号通りに第２図
のＤフリップフロップのＱ又はδと接続されている。Ｄ
フリップフロップの上方に引いである横パーは反転され
た出力側石からの出力取出部を表わす。
メモリ１４．１５は夫々４つのＤフリップフロップ（３
６〜３９：４Ｏ−４３）から成る。
６〜３９：４Ｏ−４３）から成る。
メモリ１４におけるフリップフロップのクロック入力側
Ｃはクロック端子２５と接続され、メモリ１５における
Ｄフリップフロップのクロック入力側Ｃはアンドゲート
４４の出力側と接続されている。アンドゲート４４の１
方の入力側はクロック入力側２５に接続され、他方の入
力側は制御信号入力側２１と接続されている。
Ｃはクロック端子２５と接続され、メモリ１５における
Ｄフリップフロップのクロック入力側Ｃはアンドゲート
４４の出力側と接続されている。アンドゲート４４の１
方の入力側はクロック入力側２５に接続され、他方の入
力側は制御信号入力側２１と接続されている。
結合装置１７はオアゲート４５〜４８．５３およびアン
ドゲート４９〜５２を有する。
ドゲート４９〜５２を有する。
第４図はフレームカウンタ１８を示す。このカウンタに
は制御装置５４、セットパルス用装置５６、シフトレジ
スタ５５、監視装置５７が設けられる。
は制御装置５４、セットパルス用装置５６、シフトレジ
スタ５５、監視装置５７が設けられる。
制御装置５４はＴ（Ｓフリップフロップ５８と、Ｄフリ
ップフロップ６１と、オア回路５９と、アンドゲート６
２と、インノ々−夕６０と、反転入力側を有するアンド
ゲート６３とを有する。
ップフロップ６１と、オア回路５９と、アンドゲート６
２と、インノ々−夕６０と、反転入力側を有するアンド
ゲート６３とを有する。
セットパルス用装置５６はＤフリップフロップ６４と、
アンドゲート６５とから成る。シフトレジスタ５５はΦ
つのＤフリップフロップ６６〜６９全有する。監視装置
５７はノアゲート７０、アンドゲート７１、ＲＳフリッ
プフロップ７２から成る。
アンドゲート６５とから成る。シフトレジスタ５５はΦ
つのＤフリップフロップ６６〜６９全有する。監視装置
５７はノアゲート７０、アンドゲート７１、ＲＳフリッ
プフロップ７２から成る。
本発明の同期装置の動作を第１〜第４図及び第５図並び
に第７図パルス波形図を用いて説明する。
に第７図パルス波形図を用いて説明する。
同期装置の入力側１〜４には次のような４つの時分割多
重信号が加えられる。即ち比較的にて取出されたΦつの
時分割多重信号が加えられる。４つの時分割多重信号は
同期装置により伝送路上で出力側９〜１２へ伝送される
。
重信号が加えられる。即ち比較的にて取出されたΦつの
時分割多重信号が加えられる。４つの時分割多重信号は
同期装置により伝送路上で出力側９〜１２へ伝送される
。
デコーダ１３を用いて、メモリ５において比較的高い桁
ないしオーダの時分割多重信号のフレーム識別語１１１
１１０１００００ｏカ現ワレルカ否かが捕捉確認される
。デコーダ１３により識別検出されたフレーム識別語が
メモリ１５にてメモリされ、エンコーダ１６にてコード
Ｋｌ、に２に変換される。このコードによってチャネル
分配器７が制御される。それにより送信側のマルチプレ
クサにおけると同じチャネル配列が与えられる。
ないしオーダの時分割多重信号のフレーム識別語１１１
１１０１００００ｏカ現ワレルカ否かが捕捉確認される
。デコーダ１３により識別検出されたフレーム識別語が
メモリ１５にてメモリされ、エンコーダ１６にてコード
Ｋｌ、に２に変換される。このコードによってチャネル
分配器７が制御される。それにより送信側のマルチプレ
クサにおけると同じチャネル配列が与えられる。
第２図は本発明の同期装置の伝送路を詳細に示す。メモ
リ５は第１チヤネルにて牛つのＤフリップフロップ１．
１〜１．４、第２チヤネルにて４つのＤフリップフロッ
プ２，１〜２．４、第３チヤネルにて４つのＤフリップ
フロップ３．１〜３．４、第４チヤネルにて４つのＤフ
リップフロップ牛、１〜４．４ヲ有する。メモリ５の簡
単化のため、反転出力側Ｑのない多数のスペース節減の
Ｄフリップフロップが用いられた。簡単なデコーダを用
い得るためＤフリップフロップ１．３，２．２．３．２
，４．２の後データは反転されてさらにシフトさ１れる
。よって、たんにそれらのＤフリップフロップ及びＤフ
リップフロップ２．３はデコーディングのため非反転出
力側Ｑのほかに反転出力側Ｑを必要とする。メモリ５の
］、５個のＤフリップフロップにて１２桁のフレーム識
別語が４つの隣接せる重なる位置にて生じ得る。第１の
位置の場合フレーム識別語は例えばＤフリップフロップ
３．４ 、２．４ 、１．４ 、４．３ 、３．３ 。
リ５は第１チヤネルにて牛つのＤフリップフロップ１．
１〜１．４、第２チヤネルにて４つのＤフリップフロッ
プ２，１〜２．４、第３チヤネルにて４つのＤフリップ
フロップ３．１〜３．４、第４チヤネルにて４つのＤフ
リップフロップ牛、１〜４．４ヲ有する。メモリ５の簡
単化のため、反転出力側Ｑのない多数のスペース節減の
Ｄフリップフロップが用いられた。簡単なデコーダを用
い得るためＤフリップフロップ１．３，２．２．３．２
，４．２の後データは反転されてさらにシフトさ１れる
。よって、たんにそれらのＤフリップフロップ及びＤフ
リップフロップ２．３はデコーディングのため非反転出
力側Ｑのほかに反転出力側Ｑを必要とする。メモリ５の
］、５個のＤフリップフロップにて１２桁のフレーム識
別語が４つの隣接せる重なる位置にて生じ得る。第１の
位置の場合フレーム識別語は例えばＤフリップフロップ
３．４ 、２．４ 、１．４ 、４．３ 、３．３ 。
２．３ 、１．３ 、４．２ 、３．２．２．２ 、１
．２．４．１中に（すなわち３゜牛と４．１との間に）
当該フレーム識別語の順序で含まれる。
．２．４．１中に（すなわち３゜牛と４．１との間に）
当該フレーム識別語の順序で含まれる。
第２位置の場合Ｄフリップフロップ２．４と３．１との
間に、第３位置の場合１．４と２．１との間に第４位置
の場合手、３と１．１との間に、存在・し得る。
間に、第３位置の場合１．４と２．１との間に第４位置
の場合手、３と１．１との間に、存在・し得る。
メモリ５におけるＤフリップフロップの出力側は伝送路
中で後続するＤフリップフロップと、デコーダ１３の接
続されたアンドゲート３２〜３５とによって負荷されて
いる。過度に大きな負荷があると１４０Ｍｂｉｔ／ｓ又
は５６５Ｍｂｉｔｙ′！Ｓの伝送速度の場合機能障害、
支障を来たす許容チャネル されない動作状況が生じる。したがって４祷４分配の前
に４つの時分割多重信号が１ステツプシフトされる。こ
のことは第２メモリ６を用いて可能である。
中で後続するＤフリップフロップと、デコーダ１３の接
続されたアンドゲート３２〜３５とによって負荷されて
いる。過度に大きな負荷があると１４０Ｍｂｉｔ／ｓ又
は５６５Ｍｂｉｔｙ′！Ｓの伝送速度の場合機能障害、
支障を来たす許容チャネル されない動作状況が生じる。したがって４祷４分配の前
に４つの時分割多重信号が１ステツプシフトされる。こ
のことは第２メモリ６を用いて可能である。
チャネル分配器７は今や比較的にわずかに負荷されるＤ
フリップフロップ１．４ 、２．４ 、３．４、１．５
、２．５ 、３．５ 、４．４にのみ接続される。
フリップフロップ１．４ 、２．４ 、３．４、１．５
、２．５ 、３．５ 、４．４にのみ接続される。
チャネル分配器７においては制御入力側２６．２７に加
わるツー１語にしたがって４つの多重マルチプレクサ２
８〜３１は４つの位置のうちの同期したものを捕捉し、
これをメモリ８を介して出力側９〜１２へ通過伝送する
。中間記憶は高いビットレートのため必要である。Ｄフ
リップフロップ１，６．２，６．３．６，４．５はデー
タ信号を、メモリ５の構成にしたがって反転して送出す
る。
わるツー１語にしたがって４つの多重マルチプレクサ２
８〜３１は４つの位置のうちの同期したものを捕捉し、
これをメモリ８を介して出力側９〜１２へ通過伝送する
。中間記憶は高いビットレートのため必要である。Ｄフ
リップフロップ１，６．２，６．３．６，４．５はデー
タ信号を、メモリ５の構成にしたがって反転して送出す
る。
第３図のデコーダにおいてアンドゲート３２〜３５の３
５の１つがフレーム識別語を捕捉し、信号をメモリ１４
における後置接続のＤフリップフロップに送出する。こ
の信号は入力側２１にフレームカウンタ１８０制御信号
Ｓが加わる左、メモリ１５における後置接続のＤフリッ
プフロップを介してエンコー／１６と結合装置１７に伝
送される。そのように制御信号が加わるのは装置が同期
動作せずシフトレジスタ５５におけるＤフリップフロッ
プ６６にて情報゛フレーム識別語捕捉されず°がメモリ
されている場合である。
５の１つがフレーム識別語を捕捉し、信号をメモリ１４
における後置接続のＤフリップフロップに送出する。こ
の信号は入力側２１にフレームカウンタ１８０制御信号
Ｓが加わる左、メモリ１５における後置接続のＤフリッ
プフロップを介してエンコー／１６と結合装置１７に伝
送される。そのように制御信号が加わるのは装置が同期
動作せずシフトレジスタ５５におけるＤフリップフロッ
プ６６にて情報゛フレーム識別語捕捉されず°がメモリ
されている場合である。
非同期状態では結合装置１７はメモリ１５のすべての入
力をその出力側へ通過伝達する。最初のフレーム識別語
の捕捉された際メモリ１４の相応の出力信号がメモリ１
５の後続Ｄフリップフロップにおいてメモリされ出力側
２２へ伝送される。この出力側を介してフレームカウン
タ１８に伝送される。今や制御信号Ｓはロジック・・０
・・になり、それによりメモリ１５のクロック供給装置
が遮断され、導通制御されたチャネルを介してのみ・ξ
ルスは出力側２２へ達し得る。３つの捕捉検出されたフ
レーム語の場合同期状態に達している。これが変化する
のは制御信号Ｓがロジック状態°° １″″をとりすべ
てのオアゲー！−４−５〜４８を導通制御する際のみで
ある。
力をその出力側へ通過伝達する。最初のフレーム識別語
の捕捉された際メモリ１４の相応の出力信号がメモリ１
５の後続Ｄフリップフロップにおいてメモリされ出力側
２２へ伝送される。この出力側を介してフレームカウン
タ１８に伝送される。今や制御信号Ｓはロジック・・０
・・になり、それによりメモリ１５のクロック供給装置
が遮断され、導通制御されたチャネルを介してのみ・ξ
ルスは出力側２２へ達し得る。３つの捕捉検出されたフ
レーム語の場合同期状態に達している。これが変化する
のは制御信号Ｓがロジック状態°° １″″をとりすべ
てのオアゲー！−４−５〜４８を導通制御する際のみで
ある。
゛°フレーム識別語捕捉検出された状態″を意味する結
合装置の出力・々ルスが、端子２２を介シテフレームカ
ウンタ１８のシフトレジスタ５５に供給される。このシ
フトレジスタ５５は制御装置５４の出力・ξルスでクロ
ック制御されるＲＳフリツプフロツゾ５８はセットパル
ス用装置５６のセットパルスＳＰでセットされる。
合装置の出力・々ルスが、端子２２を介シテフレームカ
ウンタ１８のシフトレジスタ５５に供給される。このシ
フトレジスタ５５は制御装置５４の出力・ξルスでクロ
ック制御されるＲＳフリツプフロツゾ５８はセットパル
ス用装置５６のセットパルスＳＰでセットされる。
それがリセットされるのは装置が非同期状態におかれＤ
フリップフロップ６６が情報″フレーム識別語捕捉検出
されていない状態パを記憶している際であり、その際ア
ンドゲート６３を介しての結合が行なわれる。シフトレ
ジスタ５５のクロックに対する作動信号、すなわちＲＳ
フリツゾフロツゾ５８の出力信号又はクロック供給装置
１９からのフレームクロックＲＴがオアゲート５９で結
合され、Ｄフリップフロップ６１に伝送される。このＤ
フリップフロップ６］、はインノ々−タロ０を介してク
ロック制御される。とのＤフリップフロップ６１の出力
信号によってアンドゲート６２を介してシフトレジスツ
ゾフロツプ６６にて情報゛°フレーム識別語捕捉検出さ
れていない状態″が記憶されている場合クロックＴは常
時シフトレジスタ５５に加わる。装置が同期状態におか
れるか、又はＤフリップフロップ６６が情報°°フレー
ム識別語捕捉監視装置５７においてＲＳフリツプフロッ
ゾ７２は装置が同期又は非同期状態にあるかの情報を記
憶する。３つのフレーム同期語が順次正しく捕捉検出さ
れだ際装置は同期状態におかれる。このようになるのは
アンドゲート７１から信号が送出される際である。順次
４つのフレーム識別語が捕捉検出されない場合ＮＯＲゲ
ート７ｏは信号を送出し、ＲＳフリップフロップ７２を
リセットし、装置は非同期状態におかれている。
フリップフロップ６６が情報″フレーム識別語捕捉検出
されていない状態パを記憶している際であり、その際ア
ンドゲート６３を介しての結合が行なわれる。シフトレ
ジスタ５５のクロックに対する作動信号、すなわちＲＳ
フリツゾフロツゾ５８の出力信号又はクロック供給装置
１９からのフレームクロックＲＴがオアゲート５９で結
合され、Ｄフリップフロップ６１に伝送される。このＤ
フリップフロップ６］、はインノ々−タロ０を介してク
ロック制御される。とのＤフリップフロップ６１の出力
信号によってアンドゲート６２を介してシフトレジスツ
ゾフロツプ６６にて情報゛°フレーム識別語捕捉検出さ
れていない状態″が記憶されている場合クロックＴは常
時シフトレジスタ５５に加わる。装置が同期状態におか
れるか、又はＤフリップフロップ６６が情報°°フレー
ム識別語捕捉監視装置５７においてＲＳフリツプフロッ
ゾ７２は装置が同期又は非同期状態にあるかの情報を記
憶する。３つのフレーム同期語が順次正しく捕捉検出さ
れだ際装置は同期状態におかれる。このようになるのは
アンドゲート７１から信号が送出される際である。順次
４つのフレーム識別語が捕捉検出されない場合ＮＯＲゲ
ート７ｏは信号を送出し、ＲＳフリップフロップ７２を
リセットし、装置は非同期状態におかれている。
最初のフレーム識別語の捕捉検出の際信号はロジック状
態ＩＩ ０１１から°１′′へ切換わる。１ビツト後に
、セットパルス用装置５６におけるＤフリップフロップ
６４のη出力側がロジック状態°゛１′′から°°Ｏ“
′に切換わる。これらの両信号の、アンドゲート６５で
の結合により１ビツトの幅を以てクロック供給装置１９
に対するセットパルスＳＰを用い得ル。
態ＩＩ ０１１から°１′′へ切換わる。１ビツト後に
、セットパルス用装置５６におけるＤフリップフロップ
６４のη出力側がロジック状態°゛１′′から°°Ｏ“
′に切換わる。これらの両信号の、アンドゲート６５で
の結合により１ビツトの幅を以てクロック供給装置１９
に対するセットパルスＳＰを用い得ル。
第５図はエンコーダ１６を示し、このエンコーダは次の
表に従い１ｏ進コーＰを２進コーげに変換する。
表に従い１ｏ進コーＰを２進コーげに変換する。
左側にはＤフリップフロップ４０のＱ出力側におけるロ
ジック状態Ｈ含ハイレベル、Ｌ 含ローレベルを示し、
右側には第３図の出力側２６．２７におけるロジック状
態を示す。
ジック状態Ｈ含ハイレベル、Ｌ 含ローレベルを示し、
右側には第３図の出力側２６．２７におけるロジック状
態を示す。
エンコーダ１６はスリーステート出力側を有する２つの
ＮＯＲゲート７３及びオアゲート７５を有する。
ＮＯＲゲート７３及びオアゲート７５を有する。
第６図はフレームカウンタ７６とクロック発生器７７と
アンドゲート７８とを有するクロック供給装置１９を示
す。
アンドゲート７８とを有するクロック供給装置１９を示
す。
フレームカウンタ７６は１つのフレーム内に現われる、
チャネルでとのピット数を計数する。非同期状態におい
てフレーム識別語カ見出さレルト、セットパルスＳＰに
よってフレーム長カウンタ７６は初期値にセットされる
。新たなフレーム識別語が予期される場合アンドゲート
７８は１ビツト幅のフレームクロックツぐルスＲＴを送
出する。
チャネルでとのピット数を計数する。非同期状態におい
てフレーム識別語カ見出さレルト、セットパルスＳＰに
よってフレーム長カウンタ７６は初期値にセットされる
。新たなフレーム識別語が予期される場合アンドゲート
７８は１ビツト幅のフレームクロックツぐルスＲＴを送
出する。
第７図のノクルスダイヤグラムは主要な動作経過を示す
。
。
ダイヤグラムａはＤフリップフロップ３７の入力側にお
けるロジック状態であり、ｂはＤフリッゾフロッゾ３７
の出力側におけるロジック状態、ＣはＤフリップフロッ
プ３８の入力側におけるロジック状態、ｄはＤフリップ
フロップ３８の出力側におけるロジック状態、ｅはオア
ゲート５３、よって結合装置１７の出力側２２における
ロジック状態、ｆはシフトレジスタ５５におけるＤフリ
ップフロップ６６の出力側におけるロジック状態、ｇは
監視装置５７におけるＲＳフリップフロップ７２の出力
側におけるロジック状態、ｈは制御装置５４におけるＤ
フリップフロップ６１の出力側におけるロジック状態を
示す。
けるロジック状態であり、ｂはＤフリッゾフロッゾ３７
の出力側におけるロジック状態、ＣはＤフリップフロッ
プ３８の入力側におけるロジック状態、ｄはＤフリップ
フロップ３８の出力側におけるロジック状態、ｅはオア
ゲート５３、よって結合装置１７の出力側２２における
ロジック状態、ｆはシフトレジスタ５５におけるＤフリ
ップフロップ６６の出力側におけるロジック状態、ｇは
監視装置５７におけるＲＳフリップフロップ７２の出力
側におけるロジック状態、ｈは制御装置５４におけるＤ
フリップフロップ６１の出力側におけるロジック状態を
示す。
Ａは第１番目の（最初の）捕捉検出されたフレーム識別
語、 Ｂは第２番目の捕捉検出されたフレーム識別語、 Ｃは第３番目の捕捉検出されたフレーム識別語、 Ｄは第１番目の（最初の）捕捉検出されていないフレー
ム識別語、 Ｅは第２番目の捕捉検出されていないフレーム識別語、 Ｆは第３番目、Ｇは第４番目の捕捉検出されていないフ
レーム識別語、 Ｈは第１番目（最初）のあらためて捕捉検出されたフレ
ーム識別語、 ■は第２番目の今や捕捉検出されていないフレーム識別
語を示す。
語、 Ｂは第２番目の捕捉検出されたフレーム識別語、 Ｃは第３番目の捕捉検出されたフレーム識別語、 Ｄは第１番目の（最初の）捕捉検出されていないフレー
ム識別語、 Ｅは第２番目の捕捉検出されていないフレーム識別語、 Ｆは第３番目、Ｇは第４番目の捕捉検出されていないフ
レーム識別語、 Ｈは第１番目（最初）のあらためて捕捉検出されたフレ
ーム識別語、 ■は第２番目の今や捕捉検出されていないフレーム識別
語を示す。
ｔｌ までの期間では捜査が行なわれる。ｔｌとｔ２
との間の期間では同期がとられ始める（同期準備動
作）。すなわち４同順次フレーム識別語が見出される。
との間の期間では同期がとられ始める（同期準備動
作）。すなわち４同順次フレーム識別語が見出される。
時点ｔ２までは装置は同期状態にない。ｔ２ と ｔ４
との間では装置は同期状態におかれる。 ｔ３とｔ４
との間では同期が終る、すなわち４度順次フレーム識別
語が見出されていない。時点ｔ４からは装置は再び非同
期状態となる。 ｔ４〜ｔ５の期間では捜査が行なわれ
る。ｔ５〜 ｔ６の期間では同期動作νＦｔされ、時点
ｔ６からは再び捜査が行なわれる。
との間では装置は同期状態におかれる。 ｔ３とｔ４
との間では同期が終る、すなわち４度順次フレーム識別
語が見出されていない。時点ｔ４からは装置は再び非同
期状態となる。 ｔ４〜ｔ５の期間では捜査が行なわれ
る。ｔ５〜 ｔ６の期間では同期動作νＦｔされ、時点
ｔ６からは再び捜査が行なわれる。
＊はメモリ５の第３のチャネルにフレーム識別語の第１
ビツトがメモリ５の第３チヤネルにあることを示す。
ビツトがメモリ５の第３チヤネルにあることを示す。
＊＊はフレーム識別語の第１ビツトが第１メモリの第２
チヤネルにあることを示す。フレーム長は著しく短縮し
て示しである。ゲート遅延時間はわかシ易くするため考
慮してない。
チヤネルにあることを示す。フレーム長は著しく短縮し
て示しである。ゲート遅延時間はわかシ易くするため考
慮してない。
の
第１図は本発明１同期装置の接続図、第２図１は同上同
期装置の、伝送経路中に設けられている各部分の詳細図
、第３図はデコーダ、エンコーダ、中間接続のメモリ、
結合装置を有する制御経路の詳細接続図、第４図はフレ
ームカウンタの接続図、第５図はエンコーダ構成図、第
６図はクロック供給装置の接続図、第７図は本発明の同
期装置の動作説明用・ξルス波形図である５、６，８，
１４．１５・・・メモリ、９〜１２・・・出力側、１３
・・・エンコーダ、１７・・・結合装置、１８・・・フ
レームカウンタ、１９・・・クロック供給装置 復代理人 弁理士矢野敏雄
期装置の、伝送経路中に設けられている各部分の詳細図
、第３図はデコーダ、エンコーダ、中間接続のメモリ、
結合装置を有する制御経路の詳細接続図、第４図はフレ
ームカウンタの接続図、第５図はエンコーダ構成図、第
６図はクロック供給装置の接続図、第７図は本発明の同
期装置の動作説明用・ξルス波形図である５、６，８，
１４．１５・・・メモリ、９〜１２・・・出力側、１３
・・・エンコーダ、１７・・・結合装置、１８・・・フ
レームカウンタ、１９・・・クロック供給装置 復代理人 弁理士矢野敏雄
Claims (1)
- 【特許請求の範囲】 １、時分割多重系にて出チャネルにブロックとして現わ
れるフレーム識別語を用いて、デマルチプレクサの出力
側における出チャネルの同期を行なう装置において、伝
送経路中に第１メモリ（５）と、第２メモリ（６）と、
第１メモリ（５）及び第２メモリ（６）に接続されたチ
ャネル分配器（７）と、第３メモリ（８）とを設け、第
１メモリ（５）とチャネル分配器（７）との間の制御経
路中にデコー）の後置接続された結合装置（１７）を設
け、前記フレームカウンタは第５メモリ（１５）と結合
装置（１７）を制御するようにしたことを特徴とする同
期装置。 ２、第１メモリ（，１’５）において第１チヤネルにて
４つのＤフリップフロップ（１，１〜１．４）を、第２
チヤネルにてΦつのＤフリップフロップ（２，１〜２．
４）を、第３チヤネルにて４つのＤフリップフロップ（
３，１〜３．４）ｔ−１第４チヤネルにて３つのＤフリ
ップフロップを縦続接続し、その場合第１チヤネルでは
第３Ｄフリツプフロツプ（１，３）にて、第２、第３、
第４チヤネルでは第２Ｄフリツプフロツプ（２，２、３
，２、４，２）にてＱ出力側が用いられ、一方残シのＤ
フリップフロップにてＱ出力側が接続されている特許請
求の範囲第１項記載の装置。 ３、第２メモリ（６）及び第３メモリ（８）に各チャネ
ルごとにたんにＱ出力側を有するＤフリップフロップ（
１，５、２，５、３，５、４，５：１．６ 、２．６
、３．６ 、４．６ ）を設け、さらに、これらＤフリ
ップフロップすべてのクロック入力側（Ｃ）が相互に接
続されている特許請求の範囲第２項記載の装置。 ４、チャネル分配器（７）に１つの制御コード詔に対し
て各２つの入力Ｉ１１ （２６、２７’） を有する牛
つのマルチプレクサ（２８〜３１）を設け、さらに、 第１マルチプレクザ（２８）において第１入力端を第２
メモリ（６）の第３チヤネルにおけるＤフリップフロッ
プ（３，５）のＱ出力側と、第２入力端を第２チヤネル
におけるＤフリップフロップ（２，５）のＱ出力ａｌｌ
と、第３入力端を第１チヤネルにおけるＤフリップフロ
ップ（１，５）の出力側１と、第４入力端全第４−チャ
ネルにおけるＤフリップフロップ（４，４）のＱ出力側
１と接続し、第２マルチプレクサ（２９）において第１
入力端を第２メモリ（６）の第２チヤネルにおけるＤフ
リップフロップ（２，５）のＱ出力側と、第２入力端を
同第１チヤネルにおけるＤフリップフロップ（１５）の
Ｑ出力側と、第３入力端を同第４チヤネルにおけるＤフ
リップフロップ（４，４）の出力側と接続し、第４入力
端を第１メモリ（５）の第２チヤネルにおける最後のＤ
フリップフロップ（２，４）のＱ出力側と接続し、第３
マルチプレクサ（３０）において、第１入力端を第２メ
モリ（６）の第１チヤネルにおけるＤフリップフロップ
（１，５）のＱ出力側と、 第２入力端を第４チヤネルにおけるＤフリップフロップ
（４，４）のＱ出力側と接続し、第３入力端を、第１メ
モリ（５）の第３チヤネルにおける最後のＤフリップフ
ロップ（３，４）のＱ出力側と、第４入力端を第２チヤ
ネルにおける最後のＤフリップフロップ（２，４）のＱ
出力側と接続し、さらに、 第４マルチゾレクサ（３１）においては第１入力端を第
２メモリ（６）の第４チヤネルにおけるＤフリップフロ
ップ（４，４）のＱ出カイ則 と 、 第２入力端を第１メモリ（５）の第３チヤネルにおける
最後のＤフリップフロップ（３，４）の出力側と、 第３入力端を第２チヤネルにおける最後のＤフリップフ
ロップ（２，４）のＱ出力側と、第４入力側を第１チヤ
ネルにおける最後のＤフリップフロップ（１，４）のＱ
出力側と接続した特許請求の範囲第２項記載の装置。 ５、 デコーダ（１３）に反転入力側を有する４つのア
ンドゲート（３２〜３５ ）’ｒ設け、第１アンｌ？ゲ
ート（３２）の入力側を第１メモリ（５）の第２（１，
２）、第３（１，３）、第４のＤフリップフロップ（１
，４）と、第２、第３、第４チヤネルにおける夫々第１
（２，１゜３．１，４．１）、第２（２，２，３，２，
４，２）、第３のＤフリップフロップ（２，３、３，３
，４，３）とに接続し、その場合 第１チヤネルにおける第３のＤフリップフロップ（１，
３）の場合及び第３チヤネルにおける第２のＤフリップ
フロップ（３，２）の場合Ｑ出力側が用いられ、残シの
Ｄフリップフロップの場合 Ｑ出力側が用いられるようにし、 さらに、第２アンドゲート（３３）の入力側を第１、第
２チヤネルの、第２ （１，２、２，２）、第３（１，
３，２，３）、第４Ｄフリツプフロツプ（１，４、２，
４）出力側と接続し、さらに第３、第４チヤネルにおけ
る第１（３，１゜生、１）、第２（３，２，４，２）、
第３のＤフリップフロップ（３，３、４，３）と接続し
、その際 第４チヤネルにおける第２Ｄフリツプフロツプ（４，２
）にてｄ出力側を用い、残りのＤフリップフロップにて
Ｑ出力側を用い、 さらに、第３アンドゲート（３４）の入力側を、第１メ
モリ（５）の第２（１，２，２，２゜３．２）、第３（
１，３，２，３，３，３）、第４のＤフリップフロップ
（１，４、２，４、３，４）の出力側と、 第４チヤネルにおける第１（４，１）、第２（４，２）
、第３のフリップフロップ（４，３）の出力側と接続し
、 その際第１、第２チヤネルにおける第３のＤフリップフ
ロップ（１，３、２，３）の場合Ｑ出力側を用い、残り
のＤフリップフロップではＱ出力側を用い、 第４アンドグー）（３５）の入力側を、第１メモリ（５
）の第１、第２、第３、第４チヤネルにおける第１のＤ
フリップフロップ（１，１、２，１、３，１、４，１）
、第２（１，２，２，２゜３．２，４．２）、第３ （
１，３、２，３、３，３、４，３）の出力側と接続し、 その場合第１チヤネルにおける第３Ｄフリツゾフロツプ
（１，３）および第４チヤネルにおける第２Ｄフリツプ
フロツプ（４，２）にてδ出力側を用い、残りのＤフリ
ップフロップにてＱ出力側を用いるようにした特許請求
の範囲第１項記載の装置。 ６、第４のメモリ（１４）にてデコーダ（１３）の４つ
の出力側の各々の後に、Ｑ出力側を有するＤフリップフ
ロップ（３６〜３９）を設け、さらに、すべてのＤフリ
ップフロップ（３６〜３９）のクロック入力側（Ｃ’）
’ｅ相互に接続するようにした特許請求の範囲第２項記
載の装置。 ７、第５のメモリ（１５）にて第４メモリ（１４）の各
出力側の後に、Ｑ出力側を有するＤフリップフロップ（
４０−４３）を設け、さらに第５のアントゲ−）（４４
）を設け、該第５アンｒゲートの第１人力側をクロック
入力側（２５）として用い、その第２人力側（２１）を
制御信号入力側として用い、第５アンドゲートの出力側
をすべてのＤフリップフロップ（４０−４３）のクロッ
ク入力側（Ｃ）と接続した特許請求の範囲第２項記載の
装置。 ８、結合装置（１７）にオア回路（４５〜４８）を設け
、該オア回路の一方の入力側を夫々第５メモリ（１５）
におけるＤフリップフロップ（４０〜４３）のＱ出力側
と接続し、オアゲートの他方の入力側を夫々制御信号入
力側（２１）と接続し、さらに、第６アンドグー）（４
９〜５２）を設け、該第６アンドゲートの一方の入力側
をオアゲート（４５〜４８）のうちの各１つの出力側と
接続し、第６アンドゲートの他方の入力側を第５メモリ
（１５）における前置接続のＤフリップフロップ（４０
−４３）のＤ入力側と接続し、別のオアゲート（５３）
ｅ設け１、該別のオアゲートの入力側をアンｒゲート（
４９〜５２）の出力側と接続した特許請求の範囲第２項
記載の装置。 ９、 フレームカウンタ（１８）中にシフトレジスタ（
５５）を設け、該シフトレ・クスタの入力側は結合装置
（１７）の出力側（２２）と接続され、伝送路内のチャ
ネル数に相応する個数の、Ｑ出力側はＤフリップフロッ
プ（５８〜６１）を設けられ、さらに、フレームカウン
タ（１８）中にはシフトレジスタ（５５）に対する制御
装置（５４）、クロック供給装置（１９）に対するセッ
ト・ξルス用装置（５６）、監視装置（５７）を設けた
特許請求の範囲第２項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3230027.1 | 1982-08-12 | ||
| DE19823230027 DE3230027A1 (de) | 1982-08-12 | 1982-08-12 | Synchronisieranordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950635A true JPS5950635A (ja) | 1984-03-23 |
| JPH0215141B2 JPH0215141B2 (ja) | 1990-04-11 |
Family
ID=6170708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142654A Granted JPS5950635A (ja) | 1982-08-12 | 1983-08-05 | 同期装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4500992A (ja) |
| EP (1) | EP0101056B1 (ja) |
| JP (1) | JPS5950635A (ja) |
| AT (1) | ATE27518T1 (ja) |
| AU (1) | AU542433B2 (ja) |
| BR (1) | BR8304315A (ja) |
| CA (1) | CA1200934A (ja) |
| DE (2) | DE3230027A1 (ja) |
| ES (1) | ES8404763A1 (ja) |
| NO (1) | NO158650C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4602367A (en) * | 1984-08-27 | 1986-07-22 | Rockwell International Corporation | Method and apparatus for framing and demultiplexing multiplexed digital data |
| NL8501737A (nl) * | 1985-06-17 | 1987-01-16 | At & T & Philips Telecomm | Hogere orde digitaal transmissiesysteem voorzien van een multiplexer en een demultiplexer. |
| JPH01165239A (ja) * | 1987-12-21 | 1989-06-29 | Advantest Corp | データパターン同期装置 |
| DE3905594A1 (de) * | 1989-02-23 | 1990-08-30 | Standard Elektrik Lorenz Ag | Verfahren zum zuordnen von digitalsignalen auf parallele empfangskanaele |
| US5177742A (en) * | 1989-03-04 | 1993-01-05 | U.S. Philips Corporation | Demultiplexer for a serial and isochronous multiplex signal |
| DE4032651A1 (de) * | 1990-10-15 | 1992-04-16 | Philips Patentverwaltung | Anordnung zur erzeugung eines synchronisationsimpulses |
| JP2970717B2 (ja) * | 1992-03-17 | 1999-11-02 | 三菱電機株式会社 | フレ−ム同期回路 |
| DE4431023C2 (de) * | 1994-08-31 | 1996-10-02 | Siemens Ag | Verfahren zur Neusynchronisation eines Datenempfangsgerätes |
| CN114422064B (zh) * | 2021-12-15 | 2023-09-12 | 北京罗克维尔斯科技有限公司 | 报文转发方法及其装置 |
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| JPS5725096A (en) * | 1980-07-22 | 1982-02-09 | Matsushita Electric Ind Co Ltd | Automatic fire alarm unit |
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| JPS5012856B1 (ja) * | 1969-11-27 | 1975-05-15 | ||
| DE2936938A1 (de) * | 1979-09-12 | 1981-04-02 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum ausgleich der phasenunterschiede zwischen dem streckentakt auf einer mit einer pcm-vermittlungsstelle verbindenden pcm-zeitmultiplexleitung und dem amtstakt dieser vermittlungsstelle |
| IT1207258B (it) * | 1979-10-11 | 1989-05-17 | Sits Soc It Telecom Siemens | Disposizione circuitale atta a riconoscere la parola di allineamento, di particolare applicazione nella sezione ricevente di un multiplatore disegnali digitali. |
| DE3019078C2 (de) * | 1980-05-19 | 1982-08-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Synchronisiereinrichtung für ein Zeitmultiplexsystem |
| US4404680A (en) * | 1980-11-03 | 1983-09-13 | Telex Computer Products, Inc. | Digital phase synchronizer |
-
1982
- 1982-08-12 DE DE19823230027 patent/DE3230027A1/de not_active Withdrawn
-
1983
- 1983-07-14 US US06/513,402 patent/US4500992A/en not_active Expired - Fee Related
- 1983-07-25 NO NO832698A patent/NO158650C/no unknown
- 1983-08-05 JP JP58142654A patent/JPS5950635A/ja active Granted
- 1983-08-09 DE DE8383107869T patent/DE3371843D1/de not_active Expired
- 1983-08-09 AT AT83107869T patent/ATE27518T1/de not_active IP Right Cessation
- 1983-08-09 EP EP83107869A patent/EP0101056B1/de not_active Expired
- 1983-08-10 CA CA000434322A patent/CA1200934A/en not_active Expired
- 1983-08-11 ES ES524865A patent/ES8404763A1/es not_active Expired
- 1983-08-11 AU AU17889/83A patent/AU542433B2/en not_active Ceased
- 1983-08-11 BR BR8304315A patent/BR8304315A/pt unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102206A (ja) * | 1974-01-08 | 1975-08-13 | ||
| JPS5725096A (en) * | 1980-07-22 | 1982-02-09 | Matsushita Electric Ind Co Ltd | Automatic fire alarm unit |
Also Published As
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| ES524865A0 (es) | 1984-05-01 |
| NO158650B (no) | 1988-07-04 |
| NO158650C (no) | 1988-10-12 |
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| ATE27518T1 (de) | 1987-06-15 |
| AU542433B2 (en) | 1985-02-21 |
| AU1788983A (en) | 1984-02-16 |
| EP0101056A3 (en) | 1985-05-08 |
| EP0101056A2 (de) | 1984-02-22 |
| DE3371843D1 (de) | 1987-07-02 |
| DE3230027A1 (de) | 1984-02-16 |
| ES8404763A1 (es) | 1984-05-01 |
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