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Multiplexer mit positiv-negativer Taktanpassung zur
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blockweisen Verschachtelung plesiochroner Digitalsignale mehrerer
Untersysteme Die Erfindung betrifft einen Multiplexer, bei dem mehrere asynchrone
Digitalsignale mit geringer Tskttolersnz (ca. 1 -6), die hier als plesiochrone Digitalsignale
bezeichnet werden, mit positiv- negativer Taktanpassung ohne Informationsverlust
blockweise verschachtelt und übertragen werden. Wird die Anordnung in einem synchronen
Netz bei Taktfrequenzen von 34,368 MIiz verwendet, so können einzelne Fernsprech-
oder Datenkanäle für t;bertrsgunge- und Vermittlungßzwecke gebündelt werden.
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Mit einem solchen System könnten für einen langen EinfUhrungszeitraum
und fUr hochkanalige t;bertragungssysteme Tskttoleranzen zulässig sein, ohne daß
eine Umstellung auf synchronen Betrieb von vornherein ausgeschlossen wäre. Beim
Sbergang auf ein synchrones Netz sollen aus ökonomischen Gründen die gleichen Geräte
beibehalten werden.
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Um aus mehreren Digitalsignalen einen Multiplexrahmen zu bilden, ist
es bekannt, die Digitalsignale jedes Unter-Systems in je einem Speicher zwischenzuspeichern.
Dann ist es möglich, die Synchronisier- und Taktanpassungeinformation usw. hinzuzufügen.
Weiter ist es in diesem Zusammenhang bekennt, zur Feststellung der Taktabweichung
jedes Untersysteme Phasenvergleicher einzusetzen1 Für die erfindungsgemäße Anordnung
wird bevorzugt der in der DE-OS P 28 14 351 beschrebene Multiplexrahmen verwendet,
aber es können auch andere Multiplexrahmen mit positivnegativer Taktanpassung und
blockweiser Verschachtelung verwendet werden, wie z. B. in CCITT 1976, Reo. 741,
Annex 1 beschrieben.
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Der in der DE-OS 28 14 351 beschriebene Multiplexrehmen vereinigt
jeweils 33 Blöcke zu 8 bit der Signale von vier Untersystemen von 8,448 Mbit/s (zu
jeweils 264 bit) und einer Zusatzkapazität von 18 Bit. Diese enthält das Synchronwort,
verschiedene Alarmsignale und signalisiert Taktabweichungen und überträgt das ausgeblendete
Bit bei positiver Taktabweichung des Eingangssignals.
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Bei plesiochroner Betriebsweise wird sendeseitig das erste Bit hinter
der Zusatzkapazität als Bit ohne Bedeutung eingefügt (gestopft) oder ein zusätzliches
Bit in der Zusatzkapazität übertragen, so daß die Digitalsignale des jeweiligen
Untersysteme im Multiplexrahmen um ein Bit verzögert oder beschleunigt übertragen
werden. Kontinuierlich eingeschriebene Speicher müßten hierzu mit großem Aufwand
für die Decodierung um eine Stelle verschoben ausgelesen werden.
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Die Erfindung hat nun die Aufgabe, eine besonders einfache Möglichkeit
für die blockweise Verschachtelung der plesiochronen Signale mit positiv-negativer
Taktanpassung anzugeben.
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Diese Aufgabe wird durch die im Patentanspruch angegebene Erfindung
gelöst.
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Erzielbare Vorteile Bei geringem Schaltungsaufwand kann die gleiche
Anordnung für plesiochrone Übertragungs-Multiplexer und bei Einführung eines synchronen
Netzes sowohl für ubertragungs- und Vermittlungsaufgaben, als auch für Unterwegausstieg
bei starken Einsparungen gegenüber der herkömmlichen Technik verwendet werden.
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Eine ähnliche aufgebaute Schaltung kann im Demultiplexer zur Aufteilung
des Multiplexbitatromes benutzt werden, wobei die empfangenen Signale blockweise
in Zwischenspeicher eingelesen werden und unter Berücksichtigung der empfangenen
Taktenpassungesignele aus diesen Zwiechenspeichern kontinuierlich ausgelesen werden.
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Beschreibung eines Ausführungsbeispiels Ein Ausführungabeispiel der
Erfindung ist in zwei Zeichnungen dargestellt und wird im folgenden näher beschrieben.
Es zeigen: Fig. 1 ein Blockschaltbild der Schaltungsanordnung, welche die Information
eines Untersysteme zu Blöcken von 8 Bit verdichtet Fig. 2 das Zeitdiagramm zwischen
Multiplex- und Pseudorahmen der Information des Untersystems.
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Die Schaltungsblöcke in Fig. 1 sind mit Buchstaben und ggf.
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Ordnungszahlen gekennzeichnet. Die eingekreisten Ziffern in der Fig.
2 sollen bestimmte Vorgänge verdeutlichen. Da es sich um periodisch wiederkehrende
Vorgänge handelt, treten sie im Zeitdiagramm der Fig. 2 teilweise zweimal auf.
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Zur Multiplexbildung müssen die Signalflüsse von 4 Untersystemen blockweise
zu 8 bit angereiht und die Zusatzkapazität von 18 bit eingefügt werden. Das Blockechaltbild
hierzu zeigt für ein Untersystem Fig. 1. Der Signale fluß jedes Untersyatems wird
dazu mit einem Takt von 8,448 Mbit/s zyklisch in drei jeweils 8-etufige Speicher
S1, S2, S3 eingelesen und nach einer Wartezeit über drei Datenaelektoren DS1, DS2,
DS3 und einem Tor mit dem Multiplextakt von 34,368 Mbit/e wieder ausgelesen. Mit
der Wartezeit im Speicher überbrücken die 8-Bit-Bldeke
die Zeit
zum Einblenden der 18 Zusatzbits, das entspricht ca. 4,5 Einlesetakten. Daher schwankt
die Wartezeit, die in Fig. 2 unter 1 durch schräge Linien unterschiedlicher Steigung
zwischen Einlesen im Pseudorshmen und Auslesen im Multiplexrahmen dargestellt ist,
innerhalb eines Multiplexrahmens um 5 bis 9,5 Einlesetakte. Weiterhin ist dieser
Wartezeit die Taktabweichung der plesiochronen Einlesetakte und Jitter überlagert.
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In den in der Mitte der Fig. 2 dargestellten Zusatzbits des Nultiplexrahmens
wird die Kennung für positive oder negative Taktabweichung bei einer Drift von einem
Bit übertragen. Außerdem wird das erste zu übertragende Bit des Untersyatems im
Multiplexrahmen bei positiver Takt abweichung des Untersysteme ausgeblendet und
in der Zusatzkapazität übermittelt oder es wird bei negativer Abweichung ein Bit
ohne Bedeutung eingeblendet. Im Multiplexrahmen beschleunigt oder verzögert sich
die Übertragung um 1 Bit, der Impularahmen des Untersystema durchläuft sozusagen
den Multiplexrahmen. Würden die Signale der Untersysteme kontinuierlich in die drei
8-Bit-Speicher S1, S2, S3 eingeschrieben, so müßte die Taktanpassung durch versetztes
Auslesen der Speicher erfolgen. Dazu wäre ein sehr großer Schaltungsaufwand erforderlich.
Deshalb wird nach der Erfindung die Taktanpassung bereits beim Einlesen durch Verschieben
der Signale berUcksichtigt und aus dem Takt des Untersystems durch einen dreistufigen
Zähler Z mit dem Teilerverhältnis: 8 s 1 für den Block, 3 : 1 für den Sektor und
11 : 1 filr die dritte Zählatufe wird ein Pseudorshmen gebildet.
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Aer einstellbare Zähler zählt unter Zugrundelegung des Rahmens nach
der DE-OS 28 14 351 in der ersten Stufe statt 8 Bit einmal 7 bzw. 9 Bit bei positiver
bzw. negativer Taktanpassung .
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Die Ein- bzw. Ausblendbefehle gelangen vom Phasenvergleicher PV über
eine Steuerung auf die erste, für den Block zuständige Stufe des programmierbaren
Zählers Z. Diese erste Stufe liefert die für den Phasenvergleicher PV notwendigen
Indikatorimpulse, wie der Pfeil zwischen Z und PV andeutet.
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Der oberhalb des Zähler Z gezeigte Decoder steuert die drei Speicher
Si, 52 und SS, welche die dauernd am Eingang anliegende Information des Untersysteme
nacheinander mit der erfindungsgemäß je nach Taktabweichung um + 1 Bit veränderter
Taktrate aufnehmen.
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Der Pseudorahmen t besteht nach dem Zeitdiagramm der Fig. 2, oben,
aus jeweils drei 8-Bit-Blöcken in 11 Sektoren entsprechend 264 Bit und stellt die
Signalkapazität eines Untersysteme im in der Fig. 2 unten dargestellten Teilmultiplexrahmen
e) zwischen den 18 Zusatzbits der. Der Beginn des Pseudorshmens 0 wird vom Multiplexrahmen
3 mit dem Takt TS (Fig. 1) synchronisiert, siehe hierzu Fig. 2, Pos. O4 oberhalb
Block 6. Dies geschieht für jedes Untersystem um nonen Block versetzt, so daß die
Wartezeiten in den 8-Bit-Speichern für die Binärsignale der 4 Untersysteme gleich
sind.
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Im Phasenvergleicher PV wird der unterteilte Multiplextakt TK mit
dem im mittleren Teil der Fig. 1 dargestellten plesiochronen Takt des Untersysteme
verglichen.
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Weicht dieser um + 1 bit ab, 80 wird sofort ein Befehl für positive-
oder negative Taktanpassung gespeichert und zur vorgesehenen Zeit wird der Pseudorahmen
O um 1 bit verkürzt oder verlängert, indem der programmierbare 8-Bit-Zähler Z einmalig
auf 7 oder 9 Takte voreingeetellt wird.
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Das gestopfte unbewertete Bit an erster Stelle im Multiplexrahmen
ist bei 7 Schiebetakten der vorherige zufällige Inhalt der Speicherzelle, während
das auszublendende Informations bit mit 9 Schiebetakten aus dem 8-Bit-Speicher S1
in einen nicht eingezeichneten FF-Speicher eingegeben und von dort in der Zusatzkspazität
des Multiplexrahmens übertragen wird.
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Aue dem in Fig. 1 oben dargestellten Multiplextakt 34,368 Mbit/s wird
zur Steuerung für einen Multiplexrahmen die Zusatzkapazitrat von 18 bit und 11 Sektoren
mit je 12 Blöcken zu 8 bit für die zu übertragende Information gebildet. Diee ist
auszugsweise in Fig. 2 unten dargestellt. Mit diesen 12 Blöcken werden die 3 Speicher
S1, S2, S3 (Fig. 1) jedes der 4 Untersysteme zyklisch ausgelesen, so daß nach Fig.
2 für das Untersystem 1 vom Multiplexrahmen die Blöcke 1-5-9, für das Untersystem
3 die Blöcke 3-7-11 verwendet werden.