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Verfahren zur rahmensynchronen Übertragung von mehreren taktaynchron
empfangenen Informationsflüs sen Die Erfindung betrifft ein Verfahren zur rahmensynchronen
Übertragung von mehreren, z.B. 4 taktsynchron mit empfangenen Informationsflüssen
von 4 PCM-Grundsystemen mit z.B. 2,04 Mbit/s mit Hilfe eines wortweise verschachtelnden
Multiplexers und einer sekundären Ausgangsbitrate von z.B. 8,448 Mbit/s.
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In einem zukünftigen synchronen digitalen Netz ist es sinnvoll, die
zu einem Aufbau einer digitalen Hierarchie notwendigen Multiplexer synchron zu betreiben,
da nur durch synchrone Multiplexer die zur Verfügung stehende Obertragungskapazität
optimal genutzt werden kann. Im Gegensatz su asynchron betriebenen Multiplexern
entfällt beim synchronen Betrieb die Übertragung von Stopfinformationen innerhalb
des Sekundärrahmens. Bei gleicher Bitrate auf den Ubertragungestrecken werden hierdurch
beim synchronen Betrieb freie Kanäle geschaffen, die zur Übertragung von Informationen
genutzt werden können.
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Bei einem sekundären Zeitmultiplexsystem, das aus mehreren PCM-Grundsygtemen
aufgebaut ist, bestehen grundsätzlich drei Möglichkeiten der Verschachtelung, nämlich
bitweise wortweise und rahmenweise. Diese drei Möglichkeiten unterscheiden sich
erheblich hinsichtlich ihres Aufwandes, wenn aus betrieblichen Grunden gefordert
wird, daß einzelne Kanäle der Grundeysteme abgezweigt werden müssen.
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Bitweise Verschachtelung, wie sie z.B. aus der Arbeit von L. die Biago,
G. Grossi, M. Palombari: "8.448 Nbit/ 'Synchronous Multiplexing System", Telecomunicazioni
39/1971, bekannt ist, bedingt für Jede Abzweigung einen kompletten Demultiplexer
wie an den Endstellen, also einen zu hohen Aufwand für wenig Kanäle.
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Auch eine rahmenweise Verschachtelung würde wegen des erforderlichen
Speicherplatzbedarfs für die Zwischenspeicherung jeweils eines ganzen Überrahmens
in keinem Verhältnis zum Nutzen, d.h., der Abzweigung weniger Kanäle, stehen.
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Die Erfindung stellt sich die Aufgabe ein Verfahren zur Verschachtelung
der Informationsflüsse von POM-Grundsystemen su einem sekundären Zeitvielfach höherer
Ordnung anzugeben, bei dem mit geringem Aufwand eine Abzweigung einzelner Kanäle
möglich ist.
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Das erfindungsgemäße Verfahren geht hierzu von einer wortweisen Verschachtelung
der Informationsflüsse der verechiedenen Grundsysteme aus.
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Die wortweise Verschachtelung der taktsynchron empfangenen Informationsflüsse
von a PCM-Grundsystemen, die jeweils in einem Grundrahmen mit n-Worten von k-bit
und einem Synchronwort am Rahmenangfang angeordnet sind und deren Informationsflüsse
zunächst in Je einen den gesamten Grundrahien aufnehmenden Vollapeicher wortweise
geordnet eingeschrieben werden, wird gemäß der Erfindung dadurch erreicht, daß die
fn den a Vollspeichern wortweise gespeicherte Information durch in einer für alle
Grundsysteme zentralen Einrichtung erzeugte Leseadressen derart abgerufen und zusammengefügt
werden, daß nach einem Synchronisiertwort ru Beginn des Überrahmens zunächst allo
Synchronisierwörter der Grundrahmen und danach wortweise verschachtelt die Information
der a Grundsysteme übertragen werden, wobei nach Jeweils a Worten ein Leerbit eingefügt
wird und in der Mitte des Überrahmens ein freier k-bit-Zeitkanal verbleibt.
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Vorteilhaft wird entsprechend den eingangs dargestellten Vervon -hältnissen
bei der Verschachtelung a = 4 Grundsystemen ein aus einem Takt der Frequenz 8,448
NEs durch Ausblendung des nach jeweils 4 Worten zu 8 bit eingefügten 33ten Leerbits
erzeugter Takt mit einer mittleren Frequenz von 8,192 MHz benutzt.
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Zweckmäßig werden die Leerbit gesammelt und als gebündelter 8-bit-Kanal
für die Übertragung ton Synchronisierworten oder anderen Betriebsdaten zur Verfügung
gestellt.
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Mit der Erfindung ist eine Abzweigung einzelner Kanäle mit sehr kleinem
Aufwand möglich.Dardber hinaus ist es auch im Hinblick auf zukünftige digital arbeitende
Vermittlungen von Vorteil, eine wortweise Verschachtelung vorzusehen, da Systeme
mit diesen Bitraten hauptsächlich als Zubringersysteme für Vermittlungen einzusetzen
sein werden. Die Multiplexer sind auch voll kompatibel zu entsprechenden Codierern
für 120 Kanäle. Wenn, wie in dem eingangs angegebenen Verfahren, die Rahmen der
4 Primärsysteme und der Rahmen des Sekundärsystems synchron zueinander sind, braucht
die Vermittlung nur auf den Rahmen des Sekundärsystems aufzusynchronisieren und
kann dann die Informationen so verarbeiten, als wenn auf die Rahmen der 4 Primärsysteme
synchronisiert worden wäre. Der Vorteil dieses Verfahrens ist, daß die Synohronisiereinheit
nur einmal vorhanden zu sein braucht. P5M-Koppelfelder, die im Eingang Vollepeicher
zur opeicherung ganzer Rahmen der PCM-Grundsysteme verwenden, sind an sich bekannt.
Ein nach dem Verfahren der Erfindung arbeitender synchroner Multiplexer könnte demnach
als Zubringer für derartige SCM-Koppelfelder einen erheblichen Kostenvortell erbringen.
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Anhand von 4 Figuren soll im folgenden die Funktion und Wirkungsweise
dargestellt werden.
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Die Figur 1 zeigt das Blockschaltbild des synchron arbeitenden Multiplexers,
die Figur 2 zeigt den Rahmenaufbau der Primärsysteme und des Sekundärsysteme,
die
Figur 3 zeigt die Schaltung zur Erhähung der Bitrate von 8,192 Mbit/s auf 8,448
Abit/s, die Figur 4 zeigt das zugehörige Impulediagramm zur steuerung.
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Anhand der Figur 1, in der das Blockschaltbild des M.ultiplexers fifr
das Eingangssystem I dargestellt ist, soll prinzipiell die Funktion des Multiplexers
beschrieben werden. Die Information JI eines Primärsystems wird in dem Pufferspeicher
31 zwischengespeichert, um die empfangenen Daten zur weiteren Verarbeitung dem Taktraster
des Multiplexers anzupassen.
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In der Baugruppe AR erden Dchreib- und Leseadressen für den Speicher
32, der angebotene Informationen 8-bit-weise speichert, erzeugt. Hierdurch ist es
mCglich,die empfangenen Informationen JI wortweise abzuspeichern. Die Speicher haben
z.B. 32 Speicherzeilen zu je 8 bit, um einen ganzen Rahmen des Primärsysteme mit
einer Länge von 256 bit abspeichern zu können. Die Informationen werden so eingelesen,
daß der Synchronisierkanal EI immer in der ersten Zeile des Speichers steht. Die
Leseadressen werden so gebildet, daß der Synchronisierkanal FI im Sekundärrahmen
immer auf den Synchronisierkanal des Sekundärsystems folgt.
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Außerdem werden in dieser Baugruppe Takte und Steuerimpulse für die
Umsetzung der Bitrate von 8,192 Mbit/s (entsprechend 4 x 2,048 Mbit/s) auf einen
sekundären Informationafluß J2 von 8,448 Mbit/s für den Umsetzer U erzeugt.
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In der Figur 2 ist in den oberen vier Zeilen als Beispiel jeweils
ein Rahmen von jeweils einem Primärsystem I bis IV dargestellt. Die zeitliche Lage
der Synchronisierkanäle FI,1 bis FIV,1 ist hierbei völlig beliebig, da die Primärsysteme
zwar Taktsynchron, nicht aber Rahmensynchron betrieben werden können.
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In der 5. Zeile ist ein möglicher Rahmenaufbau für das Sekundärsystem
dargestellt. Die Synchronlaierkanäle FS sind im äquidistanten Abstand vorgesehen.
Zwischen zwei Kanälen FS liegt jeweils ein freier Kanal D. Die Syncbronisierkanäle
der Primärsysteme PI bis FIV werden unmittelbar nach einem der Synchronisierkanäle
des Sekundär-Systems PS übertragen, wie die letzte Zeile des Diagrammes zeigt. Durch
diese Anordnung der Informationen im Sekundär-Rahmen ist es möglich, nach dem Erkennen
nur eines Synchronisierwortes FI bis FIV, jeden beliebigen Kanal jedes Primärsysteme
aus dem Bitstrom herauszunehmen, wenn vorher das Synchronisierwort PS erkannt wurde.
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Die Erhöhung des Bitstroms von 8,192 Nbit/e auf 8,448 Mbit/s soll
anhand der Figuren 3 und 4 erläutert werden. In der Figur 3 ist das Blockschaltbild
des Umsetzers U dargestellt.
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Die Informationen der Speicher 52 (Fig. 1) werden 8 bit-weise parallel
über die Leitungen EI,1 bis EIV,8 in den 32 bit-Speicher S3 übernommen und mit einem
Takt T2, der gemäß Figur 4 nach jedem 32. Bit eine Lücke von einem Bit aufweist,
serie ell ausgelesen. Aus dem Takt T1 mit der Frequenz 8,448 Mhy
wird
damit im Mittel ein Takt T2 mit der Frequenz 8,192 MHz.
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Das parallele Einlesen der Informstionen geschieht in der Lücke von
T2.
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Die seriell ausgelesenen Informationen werden mit dem Takt T1 in den
Speicher JR eingelesen und nach rechts geschoben.
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Durch einen zweiten Speicher MR, in dem nur eine Speicher zelle ein
"L" enthält, wird eines der Tore T1 bis T8 geöffnet. Das "L" wird gemäß Figur 4
mit einem Takt T3 nach links weitergeschoben. Ein neues 11111 kommt Jeweils vor
einem Zusatzkanal FS bzw. D in die Speicherstufe MR 1, in dem am Eingang ein Puls
T4 während der Pulsdauer des Taktes T3 ein " Potential erzeugt. Durch das jeweils
geöffnete UND-Tor gelangen die Informationen aus dem Speicher JR Uber das ODER-Tor
T9 als J2 an den Ausgang. Durch das Zusammenwirken der Speicher MR und JR werden
die vorher im Takt T2 ausgesparten Bit zu 8 bit-worten zusammengefaßt. Wenn das
"L" in die erste Speicherzelle eingeschrieben wird, wird zu gleicher Zeit das Muster
für PS bzw. D parallel in den Speicher JR gebracht. Das "L" bleibt in dieser stufe
des KR für 40 bit stehen (entsprechend 8 + 32 bit). Die einzelnen Pulse T3 haben
einen Abstand von 1 x 40 bit und 7 x 32 bit. Wenn das L die letzte Stufe MR 8 erreicht,
ist der Vorgriff auf die Übertragungskapazität von 8 bit gerade wieder ausgeglichen.
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In den beiden letzten Zeilen der Figur 4, in denen die Informationen
J1 bzw. J2 dargestellt sind, ist gezeigt, wie mit Hilfe der beiden Speicher JR und
KR das in J1 enthaltene Leerbit aus dem Informationsfluß entfernt wird und dadurch
die
Verzögerung eines bestimmten Bit in J2 zu demselben Bit in J1
von anfänglich 8 bit (FS bzw. D Kanal) nach jeweils 32 Informationsbit um 1 bit
reduziert wird.