JP2564034B2

JP2564034B2 - ディジタル伝送システムのフレーム・フォーマットにおける機能試験方法及び試験回路

Info

Publication number: JP2564034B2
Application number: JP2307804A
Authority: JP
Inventors: 敏明木下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-11-13
Filing date: 1990-11-13
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPH04178037A

Description

【発明の詳細な説明】［概要］本発明はディジタル伝送システムにおいて情報伝送を
制御する中継機、端局装置のフレーム・フォーマットに
おけるLSIの機能試験方法およびその試験回路に関し、フレーム・フォーマットにおける並列フレーム同期保
護およびフレーム内の各バイトの処理の機能を確認する
ための試験時間を短縮することを目的とし、ディジタル伝送路からの入力信号よりフレーム検出を
行い、検出されたフレーム同期パルスを受けてフレーム
をカウントし、試験モードの設定を判断し、試験モード
の設定がある場合に、フレーム内の制御情報のみを選択
してその制御情報に対応する内部タイミングを発生さ
せ、その内部タイミングにしたがってフレーム制御信号
の試験を行うことを可能にしたディジタル伝送システム
のフレーム機能試験方法及び試験回路である。

［産業上の利用分野］本発明は、広帯域ISDNとしてのSONETの基準にもとづ
いた中継機、端局装置に使用されるLSIの試験方法及び
試験回路に関し、詳しくはフレーム・フォーマットにお
ける並列フレーム同期保護及びフレーム内の各バイトの
処理機能の確認を目的としたディジタル伝送システムの
フレーム・フォーマットにおける機能試験方法および試
験回路に関する。

［従来の技術］広帯域ISDNとしてのSONET（Synchronous Optical NET
work）は、STS−Ｎレベルで直接、大容量ディジタル交
換機、多重化装置等を相互接続し、経済的な光ファイバ
同期網を構成するネットワークであり、CCITTに対応す
る北米基準で構成されている。SONET多重化は、同期オ
クテット多重でSTS−１をＮ多重したものをSTS−Ｎと呼
び、現在、SONETで考えられている多重度は、1,3,9,12,
18,24,36,48であり、将来はさらに多重化が進む傾向に
ある。

このようなネットワークにおける中継機または端局装
置で使用されるLSIに関しては、ソフトシュミレーショ
ンの時点で、多重化したSONETのフレーム・フォーマッ
トにつき、並列フレーム同期保護およびフレーム内の各
バイトの処理の機能確認が行われている。なおフレーム
とは多重化されたビット信号列の１周期分のことであ
る。多重化にあたっては１つのフレームの始めと終わり
が識別できるようフレーム同期ビットパターンが挿入さ
れておりフレーム内に配置されたフレーム同期ビットパ
ターンを検出する操作をフレーム同期と呼んでいる。ま
た同期制御において、受信信号のビット列のパターンと
フレーム同期ビットパターンとを比較し、一定の回数
（保護段数）パターンが一致した時点で同期状態とみな
すことを後方保護と呼び、不一致の回数が一定回数（保
護段数）以上になったとき同期はずれとみなすことを前
方保護と呼んでいる。

［発明が解決しようとする課題］上記した従来のフレーム同期保護の機能確認を例に取
ると、保護形式が後方保護２段、前方保護４段とする
と、これらの起こりうるすべての状態を確認するには、
16ビット並列処理の場合、第６図（ａ）に示すように、
フレーム検出だけで16通りの検出パターンが存在する。
SONETのフレーム構成がSTS−１×12多重からなる77760
ビット（１フレーム分）をシリアル１本で処理しようと
すると600Mのシリアルデータに相当し、CMOSのLSIでは
処理が不可能となるため、通常、CMOSで処理できる39M
の周波数まで下げて16並列処理が行われる。そこでビッ
トデータがシリアルデータである場合は第６図（ｂ）に
示す＃11,＃12,＃1,＃２だけを調べればよいが、16並列
の場合は、入力ビットがどのようなパターンで受信され
るか分からず、１ビットずれたパターンで受信された場
合、これが16通り発生し（１フレームについては4860パ
ターン）それらのシュミレーションをしなければならな
い。そして16通りの検出をすべて行わないとフレーム検
出の確認を行ったことにならない。フレーム同期パター
ンの情報は具合的には、８ビット単位からなるF6（1111
0110）,F6（1111 0110）、28（0010 1000）,28（0010
1000）のパターンである。このように、入力ビット列が
非同期パターンであり、600Mから39Mに変換する場合に
必ずＦの先頭で区切られるとは限らないため、それが縦
に１ビットずれた場合、それぞれ16通りのパターンが発
生することになる。このようなフレーム検出に、さらに
各保護状態が付加されることにより、その結果、フレー
ム内の各バイトの処理機能を確認するためには、膨大な
時間を費やすことになる。したがって、このような長時
間に渡るソフトシュミレーションは、開発工数の増大、
コスト高を招くという問題があった。

本発明は以上の事情を考慮してなされたもので、従来
技術の問題点を解決するために、１フレーム内における
試験不要なバイトをスキップし、必要なバイトのみを実
速度で機能確認することのできるディジタル伝送システ
ムのフレーム・フォーマット試験回路およびその試験方
法を提供することを目的としている。

［課題を解決するための手段］第１図は本発明のディジタル伝送システムのフレーム
・フォーマットにおける機能試験回路の原理ブロックで
あり、第２図は第１図に示すフレームカウンタ部の電気
ブロック図である。本発明における試験回路は、SONET
における中継機、端局装置に好適である。

これらの図に示すように、この発明は、ディジタル伝
送路からの入力信号よりフレームパターンの検出を行
い、フレームパターンを検出した時点からフレーム内デ
ータの時間軸上のアドレスをカウントすることにより、
フレーム内の制御情報中の特定データの時間軸における
アドレス値を発生させ、そのアドレス値に従ってフレー
ム内の制御情報中の特定データのみを選択し、その選択
した制御情報中の特定データに基づいてフレーム同期保
護を行うとともに特定データの機能を確認することによ
り、フレーム制御信号の試験を行うことを特徴とするデ
ィジタル伝送システムのフレーム・フォーマットにおけ
る機能試験方法。

また、この発明は、上記ディジタル伝送システムのフ
レーム・フォーマットにおける機能試験方法の実施に直
接使用する回路であって、ディジタル伝送路からの入力
信号よりフレームパターンの検出を行うフレーム検出部
30と、フレーム検出部30によってフレームパターンが検
出された時点からフレーム内データの時間軸上のアドレ
スをカウントすることにより、フレーム内の制御情報中
の特定データの時間軸におけるアドレス値を発生するフ
レームカウンタ部31と、フレームカウンタ部31から発生
されたアドレス値に従ってフレーム内の制御情報中の特
定データのみを選択するタイミング生成部32と、タイミ
ング生成部32によって選択された制御情報中の特定デー
タに基づいてフレーム同期保護を行うフレーム同期保護
部33とを備え、前記フレームカウンタ部31が、フレーム
内の制御情報中の特定データの時間軸におけるアドレス
の始点に対応するカウント開始設定値を複数記憶するレ
ジスタ34と、所定の信号を受けるごとにレジスタ34から
カウント開始設定値を選択的に出力する切換回路35と、
切換回路35によって選択的に出力されたカウント開始設
定値を読み込んで、そのカウント開始設定値からフレー
ム内データの時間軸上のアドレスをカウントすることに
より、フレーム内の制御情報中の特定データの時間軸に
おけるアドレス値を発生するカウンタ40と、フレーム内
の制御情報中の特定データの時間軸におけるアドレスの
終点に対応するカウント終了設定値を複数記憶し、カウ
ンタ40がカウント終了設定値をカウントした際に所定の
信号を出力する検出回路37と、前記カウント開始設定値
からカウントを開始させるべく所定の信号を切換回路35
およびカウンタ40に負帰還する回路とからなるディジタ
ル伝送システムのフレーム・フォーマットにおける機能
試験回路である。

［作用］この発明によれば、フレーム内データの時間軸上のア
ドレスをカウントすることによってフレーム内の制御情
報中の特定データの時間軸におけるアドレス値を得、そ
のアドレス値に従ってフレーム内の制御情報中の特定デ
ータのみを選択し、その選択した制御情報中の特定デー
タに基づいて特定データの機能を確認するようにしてい
る。

したがって、フレーム・フォーマットにおける制御情
報中の特定データのみの機能の確認を行うことが可能と
なり、フレーム内での各特定データの機能を試験するた
めの時間を短縮することができる。

［実施例］以下図に示す実施例に基づいて本発明を詳述する。な
お、これによって本発明は限定されるものではない。

まず、SONETのSTS−12のフレーム・フォーマットの構
成を第３図に示す。同図において、１フレームは1080バ
イト×９行で構成され、フレーム同期信号や各種補助信
号伝送用のオーバーヘッド部と、情報信号伝送用のペイ
ロード部に分かれる。フレーム繰り返し周期は125μｓ
である。オーバーヘッドは、フレーム同期信号、誤り監
視符号、チャンネル識別信号、保守用チャンネル、警報
信号等、多重信号の伝送上必要となる信号をすべて含ん
でいる。また、フレームの１行目を例にとると、オーバ
ーヘッドA1,A2,C1は、＃１〜＃12までの12バイトで構成
され、各バイトは８ビットで構成されている。

このようなフレーム・フォーマットの確認機能を、並
列フォーマット同期保護とした場合を例にとり説明す
る。

まず、試験の方法について説明する。16ビットパラレ
ルデータにすることにより、１フレーム（125μｓ）486
0ビットで形成されるフレーム・フォーマットにおい
て、フレーム検出および同期保護を時間短縮して確認す
るには、第３図に示すオーバーヘッドA1,A2,C1バイトの
み調べれば十分である。さらに限定するならば、C1バイ
トはチャンネル識別信号であるためこれを除き、A1,A2
のみを調べるようにすることもできる。すなわち、この
実施例では、フレーム・フォーマットにおけるオーバー
ヘッドのデータのみを確認することにより、通常の試験
モードの1/270の時間でフレーム・フォーマットにおけ
る各バイトの機能確認を行うことができるようにしてい
る。

次にこの試験方法を実施するための回路について説明
する。第１図はフレーム・フォーマットの試験回路原理
構成図である。フレーム検出部30は、受信した16ビット
パラレルデータよりフレーム検出を行ない、フレームパ
ターンをフレームカウンタ部31に与える。フレームカウ
ンタ部31は、モード設定すなわち、試験モード（TST＝H
igh）を受けてそのデータを各種内部タイミング生成部3
2に与え、タイミング生成部32にて生成されたタイミン
グに従ってフレーム同期保護部33が動作するよう構成さ
れている。

第２図はこの実施例の特徴部分であるフレームカウン
タ部の電気回路図である。同図において40はload（ロー
ド：データを読み込む）機能を有する13ビットカウンタ
であり、入力としては、信号OOF、信号CASEL、信号CAS
E、39Mパラレルデータの入力および信号TST（テストピ
ン）がある。このカウンタ40は、カウント／ロード入力
端子によりロードモード、カウントモードに切り換える
ことができ、ロードモードの場合には、データ入力D₀〜
D₁₂の状態が読み込まれる。このロードモードは、カウ
ントを始めたい状態をセットするために使用され、ロー
ド後、クロックパルスを印加すればカウントはその読み
込まれた状態より開始される。

まず最初に、フレーム同期がとれていない状態、すな
わち、信号のOOFがHighの状態でかつ信号CASELがLowの
状態のときに、フレーム検出部30によってフレームが検
出されると、信号CASEがHighとなり、39M幅のクロック
パルスが出力される。第４図のタイムチャートにおい
て、クロック入力の左側に位置する記号Ｆが初めてフレ
ームを検出したタイミングである。そしてフレームを検
出したタイミングで信号CASEにパルスが発生し、このパ
ルスがカウンタ40のロード信号となる。

カウンタ40の入力D₀〜D₁₂は初期設定のカウンタ値で
あり、初期設定は“０〜4851″のセレクトとなってお
り、最初は“0"を選択する。それにより信号CASE、フレ
ームを検出すると同時に、その“0"がロードされる。そ
の後ロードが解除され、“0"から順番に“1",“2",“3"
の順序でカウントアップされる。試験モードにおいては
入力TSTがHighの状態になっているため、カウンタ40が
カウントアップしていき、デコーダ41が“8"をデコード
したときに、アンドゲート41がスルーになり、Highパル
スが出力される。このHighパルスを受けてカウンタ40の
初期設定は“4851"に切り換わる。そして“4851"への切
り換えと同時に今度は負帰還ループ43を回ってきた信号
T8がロード信号となる。信号T8がロード信号になるとい
うことは、“4851"がカウンタ40にロードされることに
なり、したがって今度は“4851",“4852",“4853"の順
序にカウントアップされる。次いでLOAD端子と接続され
ているデコータ44が“4859"をデコードすると同時に
“0"がロードされる。それにより、カウンタ40は再び
“0"からカウントアップし、“8"がカウントされると
“4851"にスキップし、“4859"をカウントすると“0"に
戻るというカウント動作を繰り返す。

上記したカウンタ値“4851"は第３図に示すA1バイト
の先頭に相当し、“4859"はA1バイトの終端に相当し、
“0"はA2バイトの先頭に相当し、“8"はC1バイトの終端
に相当する。そこでフレームのカウント動作は“0"→
“8"→“4851"への繰り返しとなる。なお、試験モード
を使用しなければ、デコーダ41が“8"を検出してもルー
プ43によるフィードバックはかからない。

また、第５図（ａ）において、符号Ｆはフレーム上の
A1、A2バイトの位置である。通常モードの場合、“0"〜
“4859"までカウントアップされ、そのカウントの繰り
返しが行われる。ところが、この実施例による試験モー
ドの場合、A1、A2バイト（C1バイトも含む）だけを確認
し、上述したようにフィードバックをかけるよう構成さ
れている。したがって、通常モードに比べ、試験時間を
1/270に短縮することが可能となる。

また、第５図（ｂ）に示すように、フレーム・フォー
マット中に、ラインが切れたことを検出してアラームと
して報知するためのビットである符号Ｋが含まれている
場合、Ｆを確認し、次にそのＫの位置にスキップして確
認を行い、Ｆの位置に戻るという試験を行うこともでき
る。

［発明の効果］以上述べてきたように、本発明によれば、従来、フレ
ーム・フォーマットの機能確認し要した試験時間、例え
ばSONETのSTS−12レベル（12多重）のフレーム・フォー
マットの場合であれば１フレームにつき125μｓの試験
時間を、例えばA1,A2,C1バイトのみを選択するのであれ
ば、A1,A2,C1が各12バイトであるので12×３＝36バイト
のみを試験すればよく、これにより試験時間を36バイト
/9720バイトすなわち約1/270に短縮することができる。
したがって、大幅な試験時間短縮によって開発工数を削
減することができ、中継機、端局装置の低コスト化が可
能になる。また、試験モードにおける設定を変えること
により、フレーム内の各バイトの機能確認部分の組み合
わせを多彩に選択することができる。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック図、第２図は
第１図に示すフレームカウンタの回路構成図、第３図は
一実施例におけるフレーム・フォーマットを示す模式
図、第４図は一実施例のタイムチャート、第５図（ａ）
はフレーム同期の確認方法を示す説明図、第５図（ｂ）
はフレーム同期保護およびＫバイトの確認方法を示す説
明図、第６図（ａ）は従来例のパラレルデータの同期検
出パターンを示す説明図、第６図（ｂ）は従来例のシリ
アルデータの同期検出を示す説明図である。 30……フレーム検出部、 31……フレームカウンタ部、 32……内部タイミング生成部、 33……フレーム同期保護部、 34……レジスタ、35……切換回路、 37……検出回路、40……カウンタ。

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル伝送路からの入力信号よりフレ
ームパターンの検出を行い、フレームパターンを検出した時点からフレーム内データ
の時間軸上のアドレスをカウントすることにより、フレ
ーム内の制御情報中の特定データの時間軸におけるアド
レス値を発生させ、そのアドレス値に従ってフレーム内の制御情報中の特定
データのみを選択し、その選択した制御情報中の特定データに基づいてフレー
ム同期保護を行うとともに特定データの機能を確認する
ことにより、フレーム制御信号の試験を行うことを特徴
とするディジタル伝送システムのフレーム・フォーマッ
トにおける機能試験方法。
【請求項２】ディジタル伝送路からの入力信号よりフレ
ームパターンの検出を行うフレーム検出部（30）と、フレーム検出部（30）によってフレームパターンが検出
された時点からフレーム内データの時間軸上のアドレス
をカウントすることにより、フレーム内の制御情報中の
特定データの時間軸におけるアドレス値を発生するフレ
ームカウンタ部（31）と、フレームカウンタ部（31）から発生されたアドレス値に
従ってフレーム内の制御情報中の特定データのみを選択
するタイミング生成部（32）と、タイミング生成部（32）によって選択された制御情報中
の特定データに基づいてフレーム同期保護を行うフレー
ム同期保護部（33）とを備え、前記フレームカウンタ部（31）が、フレーム内の制御情報中の特定データの時間軸における
アドレスの始点に対応するカウント開始設定値を複数記
憶するレジスタ（34）と、所定の信号を受けるごとにレジスタ（34）からカウント
開始設定値を選択的に出力する切換回路（35）と、切換回路（35）によって選択的に出力されたカウント開
始設定値を読み込んで、そのカウント開始設定値からフ
レーム内データの時間軸上のアドレスをカウントするこ
とにより、フレーム内の制御情報中の特定データの時間
軸におけるアドレス値を発生するカウンタ（40）と、フレーム内の制御情報中の特定データの時間軸における
アドレスの終点に対応するカウント終了設定値を複数記
憶し、カウンタ（40）がカウント終了設定値をカウント
した際に所定の信号を出力する検出回路（37）と、前記カウント開始設定値からカウントを開始させるべく
所定の信号を切換回路（35）およびカウンタ（40）に負
帰還する回路とからなるディジタル伝送システムのフレ
ーム・フォーマットにおける機能試験回路。