JP2003198575A

JP2003198575A - 伝送装置および該伝送装置におけるデータ処理方法

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Publication number: JP2003198575A
Application number: JP2001397781A
Authority: JP
Inventors: Takeshi Toyoyama; 武豊山; Masao Nakano; 雅夫中野; Shosaku Yamazaki; 昭作山崎; Shigehisa Sakahara; 重久坂原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2003-07-11
Anticipated expiration: 2021-12-27
Also published as: US20030126285A1; US7545831B2; JP3910063B2

Abstract

(57)【要約】【課題】伝送装置におけるデータ処理の処理数を削減
する。【解決手段】ＢＬＳＲシステムにおけるノードの回線
切り替え制御部２のメモリユニット２１には，１つのチ
ャネルについての１または複数種類の制御データ要素が
少なくとも１ワードのデータで構成された回線設定デー
タがチャネルごとに異なる記憶セルに記憶される。ＣＰ
Ｕ２０は，記憶セルに記憶された複数のチャネルの回線
設定データから同種類の制御データ要素を選択し，該同
種類の制御データ要素が１ワードのデータで構成される
ように，回線設定データのデータ構造を変換する。続い
て，ＣＰＵ２０は，データ構造変換後の回線設定データ
をワード単位で処理し，ノードの切り替え処理に必要な
制御信号データを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，複数のチャネルの
信号に所定の処理を行い，該複数のチャネルの信号を伝
送する伝送装置，該伝送装置におけるデータ処理方法，
およびデータ変換方法に関する。また，本発明は，複数
のチャネルの信号に所定の処理を行い，該複数のチャネ
ルの信号を伝送する伝送装置におけるコンピュータにデ
ータ処理およびデータ変換を実行させるためのプログラ
ムに関する。

【０００２】

【従来の技術】通信システムにおいてリアルタイム処理
が要求される装置は，従来，高速処理を行うために専用
のハードウェア回路によって実現されるのが一般的であ
った。たとえば，ＳＯＮＥＴ／ＳＤＨ（Synchronous Op
tical Network／Synchronous Digital Hierarchy）伝送
方式の双方向リング（ＢＬＳＲ：Bi-directional LineS
witched Ring）システムにおける回線切り替え制御部
も，リアルタイム処理が要求されることから，従来，専
用のハードウェア回路により実現されていた。

【０００３】図２１（Ａ）は，ＳＯＮＥＴ／ＳＤＨ伝送
方式のＢＬＳＲシステムの構成を示すブロック図であ
る。このＢＬＳＲシステムは，一例として６つのノード
ｎ１〜ｎ６を有し，各ノード間が４本（４心）の光ファ
イバにより接続される４ＢＬＳＲシステムである。４本
のうち２本は現用回線（Work）として使用され，残りの
２本は予備回線（PTCT：Protection）として使用され
る。現用回線の１本および予備回線の１本は，時計方向
への光信号の伝送に使用され，残りの各１本は，反時計
方向への光信号の伝送に使用される。

【０００４】１本の光ファイバには，複数のチャネルが
タイムスロットにより多重化（時分割多重化）され，伝
送される。たとえばＯＣ（Optical Carrier）−４８の
場合にはチャネルｃｈ１〜ｃｈ４８が，ＯＣ−１９２の
場合にはチャネルｃｈ１〜ｃｈ１９２が，それぞれ多重
化される。

【０００５】光ファイバまたはノードに障害が発生して
いない状態（通常状態）においては，現用回線により信
号（主信号）の伝送が行われる。一方，光ファイバまた
はノードに障害が発生すると，ＡＰＳ（Automatic Prot
ection Switching）プロトコルによる切り替え処理が実
行され，予備回線による主信号の伝送が行われる。具体
的には，障害の状況に応じて，スパンスイッチ（Span-S
witch）およびスパンブリッジ（Span-Bridge），また
は，リングスイッチ（Ring-Switch）およびリングブリ
ッジ（Ring-Bridge）がノードにおいて実行される。

【０００６】図２１（Ｂ）は，同図（Ａ）に示すＢＬＳ
Ｒシステムにおいて，ノードｎ２とｎ３との間の４本の
光ファイバに障害が発生した場合の切り替え処理を示し
ている。ノードｎ２−ｎ３間に障害が発生した場合，Ａ
ＰＳプロトコルによりループバック（ノードｎ２のEast
側およびノードｎ３のWest側のそれぞれにおけるリング
スイッチおよびリングブリッジ）が実行され，主信号の
救済が図られる。

【０００７】なお，図示は省略するが，ノードｎ２−ｎ
３間の現用回線のみに障害が発生した場合には，ループ
バックではなく，ノードｎ２−ｎ３間の現用回線の主信
号を，ノードｎ２−ｎ３間の同一方向の予備回線側に切
り替えるスパンスイッチおよびスパンブリッジが実行さ
れ，主信号の救済が図られる。たとえば，ノードｎ２か
らノードｎ３に向かう現用回線に障害が発生すると，ノ
ードｎ２のEast側でスパンブリッジが実行され，主信号
が予備回線を介してノードｎ３に伝送される。そして，
ノードｎ３のWest側ではスパンスイッチが実行され，予
備回線から入力された主信号が現用回線側に戻される。

【０００８】このようなＡＰＳプロトコルによるノード
の切り替え処理は，各ノードに設けられた回線切り替え
制御部によって実行される。図２２は，ＢＬＳＲシステ
ムにおける各ノードｎ１〜ｎ６の概略構成を示すブロッ
ク図である。

【０００９】各ノードは，ホストプロセッサ１，回線切
り替え制御部２００，スパンスイッチ部３，リングスイ
ッチ部４，スパンブリッジ部５，およびリングブリッジ
部６を有する。また，スパンスイッチ部３は，選択回路
３１および３２，ならびにＡＩＳ（Alarm Indicated Si
gnal）挿入回路３３および３４を有する。リングスイッ
チ部４は選択回路４１および４２を，スパンブリッジ部
５は選択回路５１および５２を，リングブリッジ部６は
選択回路６１および６２を，それぞれ有する。

【００１０】なお，図示は省略するが，ノード内におい
て主信号は電気信号により処理されるので，入力端に
は，光ファイバから入力された光信号を電気信号に変換
する光電変換器が設けられ，出力端には，電気信号を光
信号に変換する光電変換器が設けられる。また，タイム
スロットの入れ替え（交換）を行うスイッチ部も設けら
れる。

【００１１】ホストプロセッサ１は，ノードの運用管理
を行うとともに，ノード間で通信される，ＡＰＳプロト
コルによる障害に関する情報，装置の初期設定情報等を
保持し，これらの情報を制御データとして回線切り替え
制御部２００に与える。

【００１２】回線切り替え制御部２００は，専用ハード
ウェア回路により構成される。この回線切り替え制御部
２００は，ホストプロセッサ１から与えられた制御デー
タに基づいて，スパンスイッチ部３〜リングブリッジ部
６の各選択回路および／またはＡＩＳ挿入回路を制御す
るための制御信号を生成し，この制御信号をこれらの回
路に与える。

【００１３】この制御信号に基づいて，選択回路３１，
３２，４１，４２，５１，５２，６１，および６２は，
入力される２つの主信号の一方を選択して出力する。ま
た，ＡＩＳ挿入回路３３および３４は，制御信号に基づ
いてＡＩＳを出力し，主信号内にＡＩＳを挿入する。こ
れにより，通常時の主信号の送受信および障害発生時の
切り替え処理（リングスイッチおよびリングブリッジ，
または，スパンスイッチおよびスパンブリッジ）が実行
される。

【００１４】たとえば，スパンスイッチおよびスパンブ
リッジでは，現用回線のチャネルは同方向の予備回線の
チャネルに切り替えられるとともに，予備回線のチャネ
ルにＡＩＳが挿入される。リングスイッチおよびリング
ブリッジでは現用回線のチャネルは逆方向の予備回線の
チャネルに切り替えられる。

【００１５】

【発明が解決しようとする課題】しかし，ハードウェア
回路により回線切り替え部を実現した場合に，ＩＴＵ−
Ｔ等の標準勧告仕様の変更や小規模の仕様変更／追加／
機能向上を行うごとに再度ハードウェア設計を行い，ハ
ードウェアを作り直す必要がある。このため，開発期間
が延びコストも増大していた。

【００１６】一方で，早期の製品開発／出荷も要求され
ている。このため，リアルタイム処理が要求される回線
切り替え制御部についても，ハードウェア回路ではな
く，ソフトウェア（プログラム）によりその機能を実現
し，安価な装置を短期間で開発することが求められてい
る。

【００１７】図２３は，回線切り替え制御部２００の処
理をソフトウェアにより実現する場合の該回線切り替え
制御部２００の従来の構成を示すブロック図である。回
線切り替え制御部２００は，ＣＰＵ（ＲＩＳＣプロセッ
サ）２０１，メモリ（２ポートＲＡＭ）２０２および２
０５，ワークメモリ（ＲＡＭ）２０３，命令格納メモリ
（ＲＯＭ）２０４，ならびにパラレル／シリアル変換器
（ＰＳ）２０６₁〜２０６₄を有する。

【００１８】メモリ２０２には，ホストプロセッサ１か
ら与えられる制御データが記憶される。図２４は，メモ
リ２０２に記憶された制御データを示している。

【００１９】ホストプロセッサ１から与えられる制御デ
ータは，所定のアドレス（ここではＸ番地）から順に各
メモリセルに記憶される。各メモリセルは３２ビットを
有する。図中，各メモリセルの右端が第１ビット（最下
位ビット）であり，左端が第３２ビット（最上位ビッ
ト）である。

【００２０】制御データは，複数のチャネル単位（また
はリング単位）（図２４で２４チャネル単位）で設けら
れる回線制御データ（Ａ，Ｂ，Ｃ，Ｄ，Ｘ，Ｙ）と，各
チャネル単位に設けられる回線設定データ（チャネル設
定データ）とを有する。

【００２１】回線制御データには，２ビットのノード障
害データＡ（以下「ＢＳＣ」ともいう。），１ビットの
リングブリッジトリガデータＢ（以下「ＢＲ」ともい
う。），１ビットのリングスイッチトリガデータＣ（以
下「ＳＷ」ともいう。），１ビットの装置試験用制御デ
ータＤ（以下「TESTcont」ともいう。），１ビットのス
パンスイッチトリガデータＸ（以下「Spanswcont」とも
いう。），および１ビットのスパンブリッジトリガデー
タＹ（以下「Spanbrcont」ともいう。）が含まれる。

【００２２】回線制御データは，図２４では２４チャネ
ル単位に設けられる。具体的には，ノードのWest（入力
側）からEast（出力側）に向かう（以下「East側」とい
う。）チャネルｃｈ１〜ｃｈ２４に対して１組の回線制
御データが設けられ，ノードのEast（入力側）からWest
（出力側）に向かう（以下「West側」という。）チャネ
ルｃｈ１〜ｃｈ２４に対して１組の回線制御データが設
けられる。

【００２３】チャネル数が２５以上ある場合には，同様
にして，East側チャネルｃｈ２５〜ｃｈ４８までの２４
チャネルに対して１組の回線制御データが設けられ，We
st側チャネルｃｈ２５〜ｃｈ４８までの２４チャネルに
対して１組の回線制御データが設けられる。

【００２４】ノード障害データＡ（ＢＳＣ）は，Ａ＝０
の場合に障害が発生していないことを示し，Ａ＝１の場
合に他のノードで障害が発生していることを示し，Ａ＝
２の場合に自ノードのEast側チャネルに障害が発生して
いることを示し，Ａ＝３の場合に自ノードのWest側チャ
ネルに障害が発生していることを示す。

【００２５】リングブリッジトリガデータＢ（ＢＲ）
は，Ｂ＝０の場合にリングブリッジを行わないことを示
し，Ｂ＝１の場合にリングブリッジを行うことを示す。
リングスイッチトリガデータＣ（ＳＷ）は，Ｃ＝０の場
合にリングスイッチを行わないことを示し，Ｃ＝１の場
合にリングスイッチを行うことを示す。装置試験用制御
データＤ（TESTcont）は，Ｄ＝０の場合に装置試験を行
わず，Ｄ＝１の場合に装置試験を行うことを示す。

【００２６】スパンスイッチトリガデータＸ（Spanswco
nt）は，Ｘ＝０の場合にスパンスイッチを行わないこと
を示し，Ｘ＝１の場合にスパンスイッチを行うことを示
す。スパンブリッジトリガデータＹ（Spanbrcont）は，
Ｙ＝０の場合にスパンブリッジを行わないことを示し，
Ｙ＝１の場合にスパンブリッジを行うことを示す。

【００２７】回線設定データには，制御データ要素とし
て，１ビットのＮＵＴチャネル（ＢＬＳＲによる救済を
行わないチャネル）設定データＥ（以下，単に「ＮＵ
Ｔ」ともいう。），１ビットのサブマリンスイッチ制御
データＦ（以下「SubmarineSW」ともいう。），１ビッ
トの装置試験用リングスイッチ制御データＧ（以下「Ri
ngSWcont」ともいう。），１ビットのサブマリンブリッ
ジ制御データＳ（以下「SubmarineBR」ともいう。），
および１ビットの装置試験用リングブリッジ制御データ
Ｔ（以下「RingBRcont」ともいう。）が含まれる。これ
らの回線設定データは各チャネルに対して設けられる。

【００２８】データＥ（ＮＵＴ）は，Ｅ＝０の場合に，
対応するチャネルをＢＬＳＲにより救済するチャネルに
設定し，Ｅ＝１の場合に，対応するチャネルをＢＬＳＲ
により救済しないチャネルに設定することを示す。デー
タＦ（SubmarineSW）は，Ｆ＝０の場合にサブマリンス
イッチを行わず，Ｆ＝１の場合にサブマリンスイッチを
行うことを示す。

【００２９】データＧ（RingSWcont）は，Ｇ＝０の場合
に装置試験用リングスイッチを行わず，Ｇ＝１の場合に
装置試験用リングスイッチを行うことを示す。データＳ
（SubmarineBR）は，Ｓ＝０の場合にサブマリンブリッ
ジを行わず，Ｓ＝１の場合にサブマリンブリッジを行う
ことを示す。データＴ（RingBRcont）は，Ｔ＝０の場合
に装置試験用リングブリッジを行わず，Ｔ＝１の場合に
装置試験用リングブリッジを行うことを示す。

【００３０】これらの回線制御データおよび回線設定デ
ータは，制御信号データに変換され，メモリ２０５に記
憶される。

【００３１】制御信号データには，図２５に示すよう
に，データ要素として，リングスイッチ制御データＨ
（以下「RingSW」ともいう。），リングブリッジ制御デ
ータＩ（以下「RingBR」ともいう。），スパンスイッチ
制御データＪ（以下「SpanSW」ともいう。），およびス
パンブリッジ制御データＫ（以下「SpanBR」ともい
う。）が含まれる。これらの制御信号データは，East側
の各チャネルおよびWest側の各チャネルに対して設けら
れる。

【００３２】East側リングスイッチ制御データＨは，リ
ングスイッチ部４の選択回路４１に与えられる。West側
リングスイッチ制御データＨは，リングスイッチ部４の
選択回路４２に与えられる。選択回路４１および４２
は，Ｈ＝０の場合には第１入力（現用回線）側の主信号
を選択／出力し，Ｈ＝１の場合には第２入力（予備回
線）側の主信号を選択／出力する。

【００３３】East側リングブリッジ制御データＩは，リ
ングブリッジ部６の選択回路６１に与えられる。West側
リングスイッチ制御データＩは，リングブリッジ部６の
選択回路６２に与えられる。選択回路６１および６２
は，Ｉ＝０の場合には第１入力（現用回線）側の主信号
を選択／出力し，Ｉ＝１の場合には第２入力（予備回
線）側の主信号を選択／出力する。

【００３４】East側スパンスイッチ制御データＪは，ス
パンスイッチ部３の選択回路３１およびＡＩＳ挿入回路
３３に与えられる。West側スパンスイッチ制御データＪ
は，スパンスイッチ部３の選択回路３２およびＡＩＳ挿
入回路３４に与えられる。選択回路３１および３２は，
Ｊ＝０の場合には第１入力（現用回線）側の主信号を選
択／出力し，Ｊ＝１の場合には第２入力（予備回線）側
の主信号を選択／出力する。また，ＡＩＳ挿入回路３３
および３４は，Ｊ＝１の場合にＡＩＳを挿入／出力し，
Ｊ＝０の場合には挿入／出力を行わない。

【００３５】East側スパンブリッジ制御データＫは，ス
パンブリッジ部５の選択回路５１に与えられる。West側
スパンスイッチ制御データＫは，スパンブリッジ部５の
選択回路５２に与えられる。選択回路５１および５２
は，Ｋ＝０の場合には第１入力（現用回線）側の主信号
を選択／出力し，Ｋ＝１の場合には第２入力（予備回
線）側の主信号を選択／出力する。

【００３６】従来，ハードウェアにより実行されてい
た，回線制御データおよび回線設定データを制御信号デ
ータＨ〜Ｋに変換する処理をそのままソフトウェアによ
る処理に置き換えると，図２６に示すフローチャートと
なる。このフローチャートは，East側のリングスイッチ
制御データＨを生成する部分のみを示している。また，
図２７は，このフローチャートに示す処理をプログラム
言語Ｃ（Ｃ言語）およびＲＩＳＣプロセッサのアセンブ
リ言語で記述したプログラム例である。このプログラム
は，命令格納メモリ２０４に格納されている。

【００３７】ＣＰＵ２０１は，まず，チャネル番号を指
定するインデックスとして使用される変数ｉを１に初期
化し（Ｓ１０１），続いて，チャネルｃｈｉのＮＵＴが
０であるかどうかを判定する（Ｓ１０２）。

【００３８】ＣＰＵ２０１は，チャネルｃｈｉのＮＵＴ
が０でないならば（Ｓ１０２でＮ），チャネルｃｈｉの
RingSW（データＨ）を０にし（Ｓ１０９），ＮＵＴが０
であるならば（Ｓ１０２でＹ），TESTcontが０であるか
どうかを判定する（Ｓ１０３）。

【００３９】ＣＰＵ２０１は，TESTcontが０でないなら
ば（Ｓ１０４でＮ），RingSWをRingSWcontの値にし（Ｓ
１１０），TESTcontが０であるならば（Ｓ１０４で
Ｙ），チャネルｃｈｉのSubmarineSWが，。０であるか
どうかを判定する（Ｓ１０４）。

【００４０】ＣＰＵ２０１は，SubmarineSWが０でない
ならば（Ｓ１０４でＮ），RingSWを１にし，SubmarineS
Wが０であるならば（Ｓ１０４でＹ），ＢＳＣが２（２
進数表記では“１０”）であり，かつ，ＳＷが１である
かどうかを判定する（Ｓ１０５）。

【００４１】ＣＰＵ２０１は，ＢＳＣが２であり，か
つ，ＳＷが１であるならば（Ｓ１０５でＹ），RingSWを
１にし（Ｓ１０６），それ以外の場合には（Ｓ１０５で
Ｎ），RingSWを０にする（Ｓ１１２）。

【００４２】その後，ＣＰＵ２０１は，変数ｉを１つイ
ンクリメントし，次のチャネルのデータＨを生成する
（Ｓ１０７，Ｓ１０８）。このような処理がチャネル数
Ｎ（たとえばＮ＝２４）回繰り返される。

【００４３】このように，従来のハードウェア処理をそ
のままソフトウェアにより実現すると，チャネル単位の
処理を収容されているチャネル数分繰り返すために，処
理時間が長くなり許容時間内に処理できないという問題
がある。

【００４４】たとえば，図２７に示すように，ＲＩＳＣ
プロセッサの命令では，１チャネル当たり２２ステップ
を要する。リングブリッジ制御信号Ｉの生成も同様の処
理なのでステップ数もほぼ同数となる。したがって，リ
ングステップおよびリングブリッジを実行する場合に
は，ステップ数は約４４ステップとなる。

【００４５】ＯＣ−１９２の４ＢＬＳＲシステムでは，
７６８チャネルの処理を行う必要があるので，７６８×
４４＝３３７９２（ステップ）を要する。

【００４６】ＣＰＵ２０１の動作周波数を１００ＭＨ
ｚ，１ステップの実行に要するクロック数を１クロック
とすると，３３７９２×１０［ナノ秒］=３３８［マイ
クロ秒］を要することとなる。

【００４７】これは，あくまでもリングスイッチ制御デ
ータＨおよびリングブリッジ制御データＩを生成するた
めに必要な時間の一例であり，実際の処理は，ＲＩＰ
（RingInterworking on Protection）機能等を実現して
いるため，より複雑であり，さらに多くのステップ数を
要する。

【００４８】このため，回線切り替え設定部２００の機
能をソフトウェアにより実現した場合に，障害が発生し
てから切り替えが完了するまでの許容時間（たとえば５
０ミリ秒）を超えるおそれがあった。

【００４９】ソフトウェア処理を高速化させるために
は，ＣＰＵの動作周波数を上げたり，ＣＰＵのバンド幅
（処理ビット数）を上げたり，あるいは，マルチプロセ
ッサにする等が考えられるが，消費電力が増大し，ま
た，ハードウェアの規模およびコストが増加することか
ら好ましい対策ではない。

【００５０】したがって，制御信号データＨ，Ｉ等を生
成する処理に要するステップ数を減少させ，処理に要す
る時間を短縮する必要がある。

【００５１】本発明は，このような背景に鑑みなされた
ものであり，その目的は，ＢＬＳＲシステムにおけるノ
ード等の伝送装置におけるデータ処理の処理数を削減す
ることにある。

【００５２】

【課題を解決するための手段】前記目的を達成するため
に，本発明による伝送装置は，複数のチャネルの信号に
所定の処理を行い，該複数のチャネルの信号を伝送する
伝送装置において，１つのチャネルについての１または
複数種類の制御データ要素が少なくとも１ワードのデー
タで構成された第１制御データをチャネルごとに異なる
記憶セルに記憶する第１記憶部と，前記第１記憶部に記
憶された前記複数のチャネルの第１制御データから同種
類の制御データ要素を選択し，該同種類の制御データ要
素が１ワードのデータで構成されるように，前記第１制
御データの構造を変換する第１データ構造変換部と，前
記第１データ構造変換部による変換後の第１制御データ
をワード単位で処理し，前記所定の処理に必要な第２制
御データを生成するデータ生成部と，を有することを特
徴とする。

【００５３】本発明によるデータ処理方法は，複数のチ
ャネルの信号に所定の処理を行い，該複数のチャネルの
信号を伝送する伝送装置におけるデータ処理方法であっ
て，１つのチャネルについての１または複数種類の制御
データ要素が少なくとも１ワードのデータで構成された
第１制御データをチャネルごとに異なる記憶セルに記憶
し，前記記憶セルに記憶された前記複数のチャネルの第
１制御データから同種類の制御データ要素を選択し，該
同種類の制御データ要素が１ワードのデータで構成され
るように，前記第１制御データの構造を変換し，前記変
換後の第１制御データをワード単位で処理し，前記所定
の処理に必要な第２制御データを生成するものである。

【００５４】本発明によるデータ変換方法は，複数のチ
ャネルの信号に所定の処理を行い，該複数のチャネルの
信号を伝送する伝送装置におけるデータ変換方法であっ
て，１つのチャネルについての１または複数種類の制御
データ要素が少なくとも１ワードのデータで構成された
第１制御データをチャネルごとに異なる記憶セルに記憶
し，前記記憶セルに記憶された前記複数のチャネルの第
１制御データから同種類の制御データ要素を選択し，該
同種類の制御データ要素が１ワードのデータで構成され
るように，前記第１制御データの構造を変換するもので
ある。

【００５５】また，本発明によるプログラムは，前記デ
ータ処理方法またはデータ変換方法をコンピュータに実
行させるためのものであり，本発明によるコンピュータ
読み取り可能な記録媒体は，本発明によるプログラムを
該記録媒体に記録したものである。

【００５６】本発明によると，複数のチャネルの第１制
御データから同種類の制御データ要素が選択され，該同
種類の制御データ要素が１ワードのデータで構成され
る。こおのため，１ワードのデータ内には，複数のチャ
ネルの同種類の制御データ要素が含まれている。したが
って，データ生成部の処理が，中央処理装置（ＣＰＵ）
により実行されるプログラム（ソフトウェア）により記
述されている場合であっても，ＣＰＵは，１ワードのデ
ータ処理で，複数のチャネルの同種類の制御データ要素
の処理を実行することができる。

【００５７】これにより，処理数が削減され，処理に要
する時間を短縮することができる。また，ソフトウェア
により機能を実現できることから，処理性能を保ちつ
つ，仕様変更に柔軟に対応できるシステムを，低コスト
で，かつ，短期間に開発することが可能となる。

【００５８】

【発明の実施の形態】＜第１の実施の形態＞図１は，本
発明の第１の実施の形態による回線切り替え制御部２の
構成を示すブロック図である。この回線切り替え制御部
２は，前述したように，ＢＬＳＲシステムの各ノードに
設けられる。ＢＬＳＲシステムの全体構成および各ノー
ドの概略構成は，前述した図２１および図２２にそれぞ
れ示すものと同じであるので，その説明は省略する。図
２２における回線切り替え制御部２００が回線制御部２
に置換される。

【００５９】この回線切り替え制御部２は，ＣＰＵ２
０，メモリユニット２１，メモリ２２，ワークメモリ２
３，命令格納メモリ２４，およびパラレル／シリアル変
換器（ＰＳ）２５₁〜２５₄を備えている。

【００６０】ＣＰＵ２０は，たとえばＲＩＳＣプロセッ
サである。ＣＰＵ２０の１ワード（一度に処理（読み出
し／書き込み／演算）できる情報の単位）は，本実施の
形態では３２ビットである。

【００６１】命令格納メモリ２４は，たとえばＲＯＭで
あり，回線切り替え制御部２の処理（後述するデータ構
造変換処理および制御信号データ生成処理を含む。）を
記述したプログラムを記憶する。このプログラムは，Ｃ
ＰＵ２０により実行される。

【００６２】ワークメモリ２３は，たとえば，各アドレ
スのメモリセル（１ワード）が３２ビットを有するＲＡ
Ｍであり，ＣＰＵ２０の処理において生成される中間デ
ータ等を記憶する。中間データには，ホストプロセッサ
１から与えられた回線制御データおよび回線設定データ
のデータ構造を変換したもの（後述する図５参照）が含
まれる。

【００６３】メモリ２２は，たとえば，各アドレスのメ
モリセル（１ワード）が３２ビットを有する２ポートＲ
ＡＭである。このメモリ２２には，一方のポートからＣ
ＰＵ２０により制御信号データ（後述する図１４参照）
が書き込まれ，他方のポートからこの制御信号データが
読み出され，ＰＳ２５₁〜２５₄に与えられる。

【００６４】ＰＳ２５₁〜２５₄（以下「ＰＳ２５」と総
称する場合がある。）は，メモリ２２から与えられるパ
ラレルデータ（たとえば３２ビットデータ）をシリアル
データ（ビット列）に変換して出力する。

【００６５】ＰＳ２５₁は，East側およびWest側のスパ
ンスイッチ制御データＪをスパンスイッチ部３（図２２
参照）に出力する。ＰＳ２５₂は，East側およびWest側
のリングスイッチ制御データＨをリングスイッチ部４
（図２２参照）に出力する。ＰＳ２５₃は，East側およ
びWest側のスパンブリッジ制御データＫをスパンブリッ
ジ部５（図２２参照）に出力する。ＰＳ２５₄は，East
側およびWest側のリングブリッジ制御データＩをリング
ブリッジ部６（図２２参照）に出力する。各データＨ〜
ＫのEast側およびWest側のデータは，時分割により，最
初にEast側データが出力され，次にWest側データが出力
される。

【００６６】メモリユニット２１は，図２に示す構成を
有し，メモリ２１ａ，遅延素子（ディレイ）２１ｂ，監
視装置２１ｃ，およびレジスタ２１ｄを有する。

【００６７】メモリ２１ａは，たとえば，各アドレスの
メモリセル（１ワード）が３２ビットを有する２ポート
ＲＡＭであり，ホストプロセッサ１から与えられた回線
制御データおよび回線設定データを記憶する。メモリ２
１ａに記憶されたこれら回線制御データおよび回線設定
データは，前述した図２４に示すものと同じであるの
で，ここではその説明を省略する。なお，回線制御デー
タおよび回線設定データが記憶されるアドレス（図２４
ではＸ番地以降）およびビット位置はあらかじめ定めら
れている。

【００６８】これらの回線制御データおよび回線設定デ
ータは，メモリ２１ａのアドレス（および書き込みイネ
ーブル信号）とともに，ホストプロセッサ１から遅延素
子２１ｂおよび監視装置２１ｃに与えられる。回線制御
データおよび回線設定データは，一時にすべてが与えら
れる場合（たとえば初期設定時（Provisioning））もあ
るし，変化したチャネルの部分のみのデータが与えられ
る場合（たとえば運用時における障害発生時）もある。

【００６９】遅延素子２１ｂは，制御データ（回線制御
データ，回線設定データ）およびアドレス（ならびに書
き込みイネーブル信号）を，所定の時間の後，メモリ２
１ａに出力する。この所定の時間は，以下に述べる監視
装置２１ｃによるメモリ２１ａからのデータの読み出し
が終了するまでの時間であり，たとえばＣＰＵ２０に与
えられるクロック信号の数クロック分の時間である。

【００７０】メモリ２１ａは，遅延素子２１ｂから与え
られたアドレスが指定するメモリセルに，遅延素子２１
ｂから与えられた制御データ（回線制御データまたは回
線設定データ）を記憶する。これにより，メモリ２１ａ
のメモリセルの内容が更新される。

【００７１】監視装置２１ｃは，ホストプロセッサ１か
らデータおよびアドレスを受け取ると，受け取ったアド
レスが指定するメモリセルに記憶されたデータをメモリ
２１ａから読み出す。この読み出しは，前述したよう
に，遅延素子２１ｂが，ホストプロセッサ１から受け取
ったデータをメモリ２１ａに出力する（書き込む）前に
行われる。したがって，監視装置２１ｃがメモリ２１ａ
から読み出すデータは，ホストプロセッサ１から与えら
れたデータによってメモリ２１ａが更新（置換）される
前のデータである。

【００７２】監視装置２１ｃは，メモリ２１ａから読み
出した制御データ（回線制御データまたは回線設定デー
タ）と，ホストプロセッサ１から受け取った制御データ
（回線制御データまたは回線設定データ）とを比較す
る。監視装置２１ｃは，比較の結果，両データが異なる
場合には，レジスタ２１ｄの所定のビットに“１”を書
き込む。

【００７３】レジスタ２１ｄはたとえば３２ビットを有
する。レジスタ２１ｄの各ビットは１または２以上のチ
ャネルに対応している。たとえば，第１ビットは，East
側のチャネルｃｈ１〜ｃｈ２４およびWest側のチャネル
ｃｈ１〜ｃｈ２４の計４８チャネルに対応している。第
２ビットは，East側のチャネルｃｈ２５〜ｃｈ４８およ
びWest側のチャネルｃｈ２５〜ｃｈ４８の計４８チャネ
ルに対応している。他のビットについても同様である。
このように１または２以上のチャネルを各ビットに対応
させることにより，変化のあったビットに対応するチャ
ネルの処理のみを行うことが可能となる。

【００７４】監視装置２１ｃは，比較の結果，回線制御
データおよび／または回線設定データに変化がある場合
には，レジスタ２１ｄの対応するビットに“１”を書き
込み，変化がない場合には，書き込みを行わない。

【００７５】たとえばEast側および／またはWest側のチ
ャネルｃｈ１〜ｃｈ２４の少なくとも１つの回線設定デ
ータに変化がある場合に，監視装置２１ｃは，レジスタ
２１ｄの第１ビットに“１”を書き込む。また，East側
および／またはWest側のチャネルｃｈ１〜ｃｈ２４の回
線制御データ（Ｘ番地，（Ｘ＋１）番地，（Ｘ＋２６）
番地，または（Ｘ＋２７）番地のデータ）に変化がある
場合も，レジスタ２１ｄの第１ビットに“１”を書き込
む。他のチャネルについても同様の処理が行われる。

【００７６】ＣＰＵ２０は，所定の時間間隔でレジスタ
２１ｄをポーリングし，レジスタ２１ｄの値を読み出
す。この所定の時間間隔は，切り替えの許容時間（約５
０ミリ秒）よりも十分に短い時間（たとえば数ミリ秒，
数〜数百マイクロ秒）であることが好ましい。

【００７７】ＣＰＵ２０は，レジスタ２１ｄの少なくと
も１ビットの値が“１”である場合には，回線制御デー
タおよび／または回線設定データに変化があると判断
し，データ構造変換処理および制御信号データ生成処理
を開始する。これにより，回線制御データおよび／また
は回線設定データの変化に同期してデータ構造変換処理
等を開始することができる。

【００７８】これらデータ構造変換処理および制御信号
データ生成処理の前または後に，ＣＰＵ２０はレジスタ
２１ｄの全ビットを“０”にリセットする。

【００７９】まず，ＣＰＵ２０は，データ構造変換処理
を実行し，その後，制御信号データ生成処理を実行す
る。

【００８０】データ構造変換処理は，メモリ２１ａの各
メモリセルに記憶された各チャネルの回線設定データ
（図２４参照）を，図５に示すように，ワークメモリ２
３の１つのメモリセル（１ワード）内に並べ換える処理
である。

【００８１】図５は，データ構造変換処理後の回線設定
データを示している。この図５は，East側のチャネル数
およびWest側のチャネル数が，ともに２４チャネルであ
る場合の例を示している。

【００８２】East側のチャネルｃｈ１〜ｃｈ２４の各Ｎ
ＵＴ設定データＥは，１つのメモリセルの第１ビットか
ら第２４ビットに向けて順に格納される。すなわち，メ
モリ２１ａでは，図２４に示すように，アドレス（Ｘ＋
２）番地から（Ｘ＋２５）番地まで直列に配置されてい
たデータＥが，ワークメモリ２３では，図５に示すよう
に，アドレスＺ番地の１つのメモリセル内に並列に配置
されている。West側２４チャネル分のＮＵＴ設定データ
Ｅも同様である。他の回線設定データＦ，Ｇ，Ｓ，およ
びＴについても同様に変換される。

【００８３】なお，East側およびWest側ともに２５チャ
ネル以上存在する場合には，２４チャネル分の回線設定
データごとにメモリセルに並列に配置される。たとえば
チャネルｃｈ２５〜ｃｈ４８の２４チャネル分のデータ
Ｅは，アドレス（Ｚ＋１）番地に格納される。

【００８４】図３は，このようなデータ構造変換処理の
流れを示すフローチャートである。このフローチャート
は，一例として，East側チャネルｃｈ１〜ｃｈ２４の回
線設定データＥ，Ｆ，Ｇ，Ｓ，Ｔのデータ構造変換処理
を示している。

【００８５】まず，ＣＰＵ２０は，チャネル番号を指定
するインデックスとして使用される変数ｉを０にし，回
線設定データの種類を指定するインデックスとして使用
される変数ｊを０にする（Ｓ１）。また，ＣＰＵ２０
は，一時記憶用の１ワード変数ｔｍｐ（３２ビット）に
０を代入する（Ｓ１）。

【００８６】続いて，ＣＰＵ２０は，メモリ２１ａの
（Ｘ＋２＋ｉ）番地の回線設定データ（すなわちチャネ
ルｃｈ（ｉ＋１）の回線設定データ，以下「ＣＨ［ｉ］
データ」という。）の第ｊビット以外のビットの値を０
にマスクする（Ｓ２）。これにより，処理対象となって
いる回線設定データ（たとえばｊ＝０ならばＮＵＴチャ
ネル設定データＥ，ｊ＝１ならばサブマリンスイッチ制
御データＦ）以外の値は０にされる。

【００８７】続いて，ＣＰＵ２０は，マスクされたＣＨ
［ｉ］データをビット数ｊだけ右にシフトした後，ビッ
ト数ｉだけ左にシフトする（Ｓ３）。これにより，チャ
ネルｃｈ１のパラメータは第１ビット（最下位ビット）
に，チャネルｃｈ２のパラメータは第２ビットに，チャ
ネルｃｈｉのパラメータは第（ｉ＋１）ビットに，とい
うように移動する。

【００８８】続いて，ＣＰＵ２０は，シフトした値と変
数ｔｍｐとの論理和演算（ＯＲ演算）を実行し，演算結
果を変数ｔｍｐに代入する（Ｓ４）。その後，ＣＰＵ２
０は，変数ｉを１つインクリメントし（Ｓ５），変数ｉ
とチャネル数Ｎ（ここではＮ＝２４）とを比較する（Ｓ
６）。

【００８９】変数ｉがチャネル数Ｎより小さいならば
（Ｓ６でＹＥＳ），再びステップＳ２〜Ｓ６の処理が繰
り返される。ステップＳ２〜Ｓ５の処理をＮ回繰り返す
ことにより，１つの回線設定データについてチャネルｃ
ｈ１〜ｃｈＮのＮチャネル分のデータが，１ワード変数
ｔｍｐに格納される。

【００９０】ステップＳ６において，変数ｉがＮ以上で
あるならば（Ｓ６でＮＯ），ＣＰＵ２０は，変数ｔｍｐ
の値をワークメモリ２３のアドレス（Ｚ＋ｊ）に書き込
む（Ｓ７）。

【００９１】続いて，ＣＰＵ２０は，変数ｊを１つイン
クリメントし（Ｓ８），変数ｊと回線設定データの個数
Ｍ（ここではＭ＝５）とを比較する（Ｓ９）。変数ｊが
Ｍより小さいならば（Ｓ９でＹＥＳ），ＣＰＵ２０は，
再びステップＳ２に戻り，ステップＳ２からの処理を繰
り返す。変数ｊがＭ以上であるならば（Ｓ９でＮＯ），
ＣＰＵ２０は，処理を終了する。これにより，図２２に
示す回線設定データのデータ構造は，図５に示すデータ
構造に変換される。

【００９２】West側チャネルｃｈ１〜ｃｈ２４の回線設
定データＥ，Ｆ，Ｇ，ＳおよびＴについても，同様の処
理が行われる。

【００９３】なお，図４（Ｃ）は，このようなデータの
並べ替えを一般化したプログラム例（プログラム言語Ｃ
によるプログラム例）を示し，このプログラムは，同図
（Ａ）の左側に示すデータ構造で記憶されたデータを，
右側に示すデータ構造に変換するものである。

【００９４】次に，ＣＰＵ２０は，回線制御データおよ
び構造変換された回線設定データ（図５参照）に基づい
て制御信号データ生成処理を実行し，制御信号データＨ
〜Ｋを生成する。

【００９５】図６は，制御信号データＨ（リングスイッ
チ制御データ）の生成処理の流れを示すフローチャート
である。このフローチャートも，East側チャネルｃｈ１
〜ｃｈ２４を例にした処理である。図７は，図６のフロ
ーチャートに対応するＣ言語によるプログラム例および
ＲＩＳＣプロセッサのアセンブリ言語によるプログラム
例である。

【００９６】まず，ＣＰＵ２０は，ＢＳＣ（ノード障害
データＡ）が２と等しいかどうかと，ＳＷ（リングスイ
ッチトリガデータＣ）が１に等しいかどうかとを判断す
る（Ｓ１１）。

【００９７】ＢＳＣが２に等しく（すなわち自ノードの
East側チャネルに障害が発生），かつ，ＳＷが１に等し
い（すなわちリングスイッチを実行）ならば（Ｓ１１で
ＹＥＳ），ＣＰＵ２０は，一時記憶用の１ワード（３２
ビット）の変数ｔｍｐに１６進数の定数0xFFFFFFを代入
する（Ｓ１２）。

【００９８】すなわち，ＣＰＵ２０は，変数ｔｍｐの下
位２４ビットの各ビットを１にし，上位８ビットの各ビ
ットを０にする。一方，ＢＳＣが２に等しくないか，ま
たは，ＳＷが１に等しくないならば（Ｓ１１でＮＯ），
ＣＰＵ２０は変数ｔｍｐに０を代入し，ｔｍｐの３２ビ
ットの全ビットを０にする（Ｓ１３）。

【００９９】続いて，ＣＰＵ２０は，TESTcont（装置試
験用制御データＤ）が０に等しいかどうかを判断する
（Ｓ１４）。

【０１００】TESTcontが０に等しい（すなわち装置試験
を行わない）ならば（Ｓ１４でＹＥＳ），ＣＰＵ２０
は，変数ｔｍｐと，East側チャネルｃｈ１〜ｃｈ２４の
サブマリンスイッチ制御データＦ（SubmarineSW）との
論理和演算（ＯＲ演算）を行い，演算結果を変数ｔｍｐ
に代入する（Ｓ１５）。

【０１０１】この論理和演算は，East側チャネルｃｈ１
〜ｃｈ２４が前述したように１つのメモリセル（１ワー
ド）内に格納され，また変数ｔｍｐも１ワードデータで
あるので，ＣＰＵ２０（具体的にはＡＬＵ）の１回（１
ステップ）の演算で実行される。このように２４チャネ
ル分のデータが１回の演算で実行されるので，従来より
も，演算数が大幅に減少し，処理時間が短縮される。

【０１０２】続いて，ＣＰＵ２０は，変数ｔｍｐと，チ
ャネルｃｈ１〜ｃｈ２４のＮＵＴ設定データＥ（NUT）
の各ビットの０／１を反転したデータとの論理積演算
（ＡＮＤ演算）を行い，演算結果を，East側チャネルｃ
ｈ１〜ｃｈ２４のリングスイッチ制御データＨ（RingS
W）として，メモリ２２のアドレスＹ番地（図１４参
照）に格納し（Ｓ１６），処理を終了する。

【０１０３】この０／１の反転処理も，チャネルｃｈ１
〜ｃｈ２４のＮＵＴ設定データＥが１ワード内に格納さ
れているので，ＣＰＵ２０の１回の演算で実行される。
また，論理積演算も，ＡＬＵの１回の演算で実行され
る。これにより，従来よりも，演算数が大幅に減少し，
処理時間が短縮される。

【０１０４】一方，ステップＳ１４でTESTcontが０に等
しくない（すなわち装置試験を行う）ならば（Ｓ１４で
ＮＯ），ＣＰＵ２０は，East側チャネルｃｈ１〜ｃｈ２
４のリングスイッチ制御データＨ（RingSW），すなわち
メモリ２２のアドレスＹ番地（図１４参照）に，East側
チャネルｃｈ１〜ｃｈ２４の装置試験用リングスイッチ
制御データＧ（RingSWcont）をそのまま格納する（Ｓ１
７）。

【０１０５】ここで，East側チャネルｃｈ１〜ｃｈ２４
の装置試験用リングスイッチ制御データＧ（RingSWcn
t）も１ワードのデータに変換されているので，メモリ
２２へのこの格納処理も１回の処理により実行される。
これにより，処理数が減少し，処理時間が短縮される。

【０１０６】図７に示すように，ＲＩＳＣプロセッサ
（ＣＰＵ２０）の処理数に換算すると，ステップＳ１１
は８ステップとなり，ステップＳ１２またはＳ１３は２
ステップとなる。また，ステップＳ１４は４ステップ，
ステップＳ１５は４ステップ，ステップＳ１６は５ステ
ップ，ステップＳ１７は２ステップとなる。したがっ
て，ステップＳ１１，Ｓ１２，Ｓ１４，Ｓ１５，および
Ｓ１６の全ステップ数は２３ステップとなる。すなわち
２３ステップにより，２４チャネル分の制御信号データ
が生成される。

【０１０７】これにより，前述した図３のデータ構造変
換処理の処理数を加味しても，従来よりも処理数が減少
し，処理時間が短縮される。

【０１０８】次に，リングブリッジ制御データＩの生成
処理について説明する。図８は，リングブリッジ制御デ
ータＩの生成処理の流れを示すフローチャートである。
図６と同じ処理には同じ符号を付し，その詳細な説明を
省略する。図９は，図８のフローチャートに対応するＣ
言語によるプログラム例である。

【０１０９】まず，ＣＰＵ２０は，ＢＳＣ（ノード障害
データＡ）が２と等しいかどうかと，ＢＲ（リングブリ
ッジトリガデータＢ）が１に等しいかどうかとを判断す
る（Ｓ２１）。

【０１１０】ＢＳＣが２に等しく，かつ，ＢＲが１に等
しい（すなわちリングブリッジを実行）ならば（Ｓ２１
でＹＥＳ），ＣＰＵ２０は，ステップＳ１２を実行し，
そうでなければ，ステップＳ１３を実行する。

【０１１１】続いて，ＣＰＵ２０は，ステップＳ１４の
判断を行い，TESTcontが０に等しいならば（Ｓ１４でＹ
ＥＳ），変数ｔｍｐと，East側チャネルｃｈ１〜ｃｈ２
４のサブマリンブリッジ制御データＳ（SubmarineBR）
との論理和演算を行い，演算結果を変数ｔｍｐに代入す
る（Ｓ２５）。この論理和演算も，前述したステップＳ
１５と同様に，ＣＰＵ２０の１回の演算で実行され，演
算数が従来より大幅に減少し，処理時間が短縮される。

【０１１２】続いて，ＣＰＵ２０は，変数ｔｍｐと，チ
ャネルｃｈ１〜ｃｈ２４のＮＵＴ設定データＥ（NUT）
の各ビットの０／１を反転したデータとの論理積演算を
行い，演算結果を，East側チャネルｃｈ１〜ｃｈ２４の
リングブリッジ制御データＩ（RingBR）として，メモリ
２２のアドレス（Ｙ＋２）番地（図１４参照）に格納し
（Ｓ２６），処理を終了する。ここでも，ステップＳ１
６と同様に，演算数が従来よりも大幅に減少し，処理時
間が短縮される。

【０１１３】一方，ステップＳ１４でTESTcontが０に等
しくないならば（Ｓ１４でＮＯ），ＣＰＵ２０は，East
側チャネルｃｈ１〜ｃｈ２４のリングブリッジ制御デー
タＩ（RingBR）（Ｙ＋２番地（図１４参照））に，East
側チャネルｃｈ１〜ｃｈ２４の装置試験用リングブリッ
ジ制御データＴ（RingBRcont）をそのまま格納する（Ｓ
２７）。ここでも，ステップＳ１７と同様に，処理数が
減少し，処理時間が短縮される。

【０１１４】この図８のフローチャートの処理も，図９
から分かるように，ＲＩＳＣプロセッサによるステップ
数にすると２３ステップとなる。

【０１１５】次に，スパンスイッチ制御データＪの生成
処理について説明する。図１０は，スパンスイッチ制御
データＪの生成処理の流れを示すフローチャートであ
る。図６と同じ処理には同じ符号を付し，その詳細な説
明を省略する。図１１は，図１０のフローチャートに対
応するＣ言語によるプログラム例である。

【０１１６】まず，ＣＰＵ２０は，Spanswcont（スパン
スイッチトリガデータＸ）が１と等しいかどうかを判断
する（Ｓ３１）。Spanswcontが１に等しい（すなわちス
パンスイッチを行う）ならば（Ｓ３１でＹＥＳ），ＣＰ
Ｕ２０はステップＳ１２を実行し，等しくないならば
（Ｓ３１でＮＯ），ＣＰＵ２０はステップＳ１３を実行
する。

【０１１７】続いて，ＣＰＵ２０は，変数ｔｍｐと，チ
ャネルｃｈ１〜ｃｈ２４のＮＵＴ設定データＥ（NUT）
の各ビットの０／１を反転したデータとの論理積演算を
行い，演算結果を，East側チャネルｃｈ１〜ｃｈ２４の
スパンスイッチ制御データＪ（SpanSW）としてメモリ２
２（図１４参照）に格納し（Ｓ３４），処理を終了す
る。ここでも，ステップＳ１６と同様に，演算数が従来
よりも大幅に減少し，処理時間が短縮される。

【０１１８】この図１０のフローチャートの処理は，図
１１から分かるように，ＲＩＳＣプロセッサによるステ
ップ数にすると１５ステップとなる。

【０１１９】次に，スパンブリッジ制御データＫの生成
処理について説明する。図１２は，スパンブリッジ制御
データＫの生成処理の流れを示すフローチャートであ
る。図６と同じ処理には同じ符号を付し，その詳細な説
明を省略する。図１３は，図１２のフローチャートに対
応するＣ言語によるプログラム例である。

【０１２０】まず，ＣＰＵ２０は，Spanbrcont（スパン
ブリッジトリガデータＹ）が１と等しいかどうかを判断
する（Ｓ４１）。Spanbrontが１に等しい（すなわちス
パンブリッジを行う）ならば（Ｓ４１でＹＥＳ），ＣＰ
Ｕ２０はステップＳ１２を実行し，等しくないならば
（Ｓ４１でＮＯ），ＣＰＵ２０はステップＳ１３を実行
する。

【０１２１】続いて，ＣＰＵ２０は，変数ｔｍｐと，チ
ャネルｃｈ１〜ｃｈ２４のＮＵＴ設定データＥ（NUT）
の各ビットの０／１を反転したデータとの論理積演算を
行い，演算結果を，East側チャネルｃｈ１〜ｃｈ２４の
スパンブリッジ制御データＫ（SpanBR）としてメモリ２
２（図１４参照）に格納し（Ｓ４４），処理を終了す
る。ここでも，ステップＳ１６と同様に，演算数が従来
よりも大幅に減少し，処理時間が短縮される。

【０１２２】この図１２のフローチャートの処理は，図
１３から分かるように，ＲＩＳＣプロセッサによるステ
ップ数にすると１５ステップとなる。

【０１２３】図１４は，このようにして生成され，メモ
リ２２に記憶された制御信号データを示している。この
制御信号データは，メモリ２２の他方のポートから読み
出され，ＰＳ２５に与えられる。

【０１２４】ＰＳ２５₁には，まずEast側スパンスイッ
チ制御データＪが与えられ，続いて，West側スパンスイ
ッチ制御データＪが与えられる。すなわち，East側スパ
ンスイッチ制御データＪおよびWest側スパンスイッチ制
御データＪは，時分割により出力される。これらEast側
スパンスイッチ制御データＪおよびWest側リングスイッ
チ制御データＪは，ＰＳ２５₁からシリアルデータとし
てスパンスイッチ部３（図２２参照）に入力される。

【０１２５】スパンスイッチ部３では，ＰＳ２５₁のデ
ータの出力と同期して，East側スパンスイッチ制御デー
タＪがＰＳ２５₁から出力されている時は，選択回路３
１およびＡＩＳ挿入回路３３がEast側スパンスイッチ制
御データＪを受信し，West側スパンスイッチ制御データ
ＪがＰＳ２５₁から出力されている時は，選択回路３２
およびＡＩＳ挿入回路３４がWest側スパンスイッチ制御
データＪを受信するようになっている。

【０１２６】同様にして，ＰＳ２５₂から出力されたEas
t側リングスイッチ制御データＨは，リングスイッチ部
４の選択回路４１により受信され，West側リングスイッ
チ制御データＨは，リングスイッチ部４の選択回路４２
により受信される。ＰＳ２５ ₃から出力されたEast側ス
パンブリッジ制御データＫは，スパンブリッジ部５の選
択回路５１により受信され，West側スパンブリッジ制御
データＫは，スパンブリッジ部５の選択回路５２により
受信される。ＰＳ２５₄から出力されたEast側リングブ
リッジ制御データＩは，リングブリッジ部６の選択回路
６１により受信され，West側リングブリッジ制御データ
Ｉは，リングブリッジ部６の選択回路６２により受信さ
れる。

【０１２７】選択回路３１および３２は，入力されるデ
ータＪの値が“０”の場合には，そのデータに対応する
チャネルについては，第１入力（現用回線）側のチャネ
ルの主信号を選択して出力する。一方，入力されるデー
タＪの値が“１”の場合には，そのデータに対応するチ
ャネルについては，第２入力（予備回線）側のチャネル
の主信号を選択して出力する。

【０１２８】ＡＩＳ挿入回路３３および３４は，入力さ
れるデータＪの値が“０”の場合には，そのデータに対
応するチャネルについては，ＡＩＳを出力せず，入力さ
れるデータＪの値が“１”の場合には，そのデータに対
応するチャネルについては，ＡＩＳを出力する。

【０１２９】他の選択回路４１，４２，５１，５２，６
１，および６２，ならびにＡＩＳ挿入回路６１および６
２についても同様である。

【０１３０】これにより，スパンスイッチおよびスパン
ブリッジ，または，リングスイッチおよびリングブリッ
ジが実行される。

【０１３１】このように，本実施の形態によると，ホス
トプロセッサ１から与えられた回線制御データおよび回
線設定データに基づいて制御信号データを生成するソフ
トウェアによる処理のステップ数が減少し，処理時間が
短縮される。ＣＰＵ２０（ＲＩＳＣプロセッサ）の動作
周波数が１００ＭＨｚであっても，切り替え許容時間５
０ミリ秒以内で切り替え処理を完了することができる。

【０１３２】なお，監視装置２１ｃは，メモリ２１ａに
記憶されるデータに変化があった場合には，割込み信号
および変化のあったチャネルを示すデータ（チャネル番
号等）をＣＰＵ２０に与えるようにすることもできる。

【０１３３】また，図５または図１４は，制御データの
一例であり，したがって「未使用」のビットには，他の
データが格納される場合もある。他のデータとしては，
たとえば，ファーエンド（Far End）ノードＩＤ情報，
スケルチテーブル情報（スケルチ判定に必要なソース側
ノードＩＤ，シンク側のノードＩＤ等），ＲＩＰ（Ring
Interworking on Protection）チャンネル設定情報，
スイッチスケルチ制御情報，ブリッジスケルチ制御情報
（スケルチ：ミスコネクションを起こしている回線に対
してＡＩＳを挿入する機能），プロテクションスルー
（Protection Through）制御情報，ドロップ（Drop）Ａ
ＩＳ制御情報（障害時に予備回線のＡＤＤを停止しスル
ーする機能）等がある。

【０１３４】さらに，レジスタ２１ｄの各ビットはEast
側２４チャネルおよびWest側２４チャネルの計４８チャ
ネル分の変化を反映するが，レジスタ２１ｄの各ビット
に反映するチャネル数はこれとは異なる数であってもよ
い。

【０１３５】＜第２の実施の形態＞第１の実施の形態に
おける図１４に示す制御信号データを，従来の図２５に
示す制御信号データの構造に変換し，ＰＳ２５から出力
することもできる。

【０１３６】図１５は，図１４に示す制御信号データ
を，図２５に示す制御信号データの構造に変換する処理
の流れを示すフローチャートである。このフローチャー
トに示す処理は，一例として，アドレスＹ番地のメモリ
セルに記憶された２４チャネル分のEast側リングスイッ
チデータHを変換する処理である。また，この処理は，
命令格納メモリ２４に記憶されたプログラムに記述さ
れ，ＣＰＵ２０により実行される。

【０１３７】まず，ＣＰＵ２０は，図１４のアドレスＹ
番地のメモリセルのビット位置を指定する変数ｉの値を
１にする（Ｓ５１）。すなわち，アドレスＹ番地のメモ
リセルのビット位置は，第ｉビットにより指定される。

【０１３８】次に，ＣＰＵ２０は，アドレスＹ番地のメ
モリセルの第ｉビット以外のビットの値を０にマスクし
（Ｓ５２），マスク結果をｉビットだけ右にシフトする
（Ｓ５３）。これにより，チャネルｃｈｉのリングスイ
ッチデータHが第１ビットに移動する。

【０１３９】続いて，ＣＰＵ２０は，シフト結果を他の
アドレス（アドレス（Ｙ’＋ｉ−１）とする。）のメモ
リセルに記憶する（Ｓ５３）。これにより，チャネルｃ
ｈｉのリングスイッチデータHは，図２５に示すよう
に，１つのメモリセルの第１ビット（最下位ビット）に
記憶される。

【０１４０】続いて，ＣＰＵ２０は，変数ｉを１つイン
クリメントし（Ｓ５５），変数ｉとチャネル数Ｎ（ここ
ではＮ＝２４）とを比較する（Ｓ５６）。ｉ≦Ｎなら
ば，ステップＳ５２から処理を繰り返し，次のチャネル
のリングスイッチデータHが処理される。ｉ＞Ｎなら
ば，処理は終了する。これにより，図１４に示すEast側
リングスイッチ制御データは，図２５に示すように連続
した２４個のメモリセルの第１ビットに配置される。

【０１４１】これにより，回線切り替え制御部２と，ス
パンスイッチ部３，リングスイッチ部４，スパンブリッ
ジ部５，およびリングブリッジ部６との間のインタフェ
ースを既存のものとすることができ，ＰＳ２５に，図２
３に示す既存のＰＳ２０６₁〜２０６₄を使用することが
できる。

【０１４２】＜第３の実施の形態＞第１の実施の形態に
おけるメモリユニット２１を図１６に示すように構成す
ることもできる。図１６において，図２と同じ構成要素
には同じ符号を付し，その詳細な説明を省略する。

【０１４３】このメモリユニット２１は，メモリ２１
ａ，遅延素子２１ｂ，監視装置２１ｃ，レジスタ２１ｄ
および２１ｅ，ＡＮＤゲート２１ｆ，およびゼロ判定回
路２１ｇを有する。

【０１４４】監視装置２１ｃは，第１の実施の形態の説
明で述べたように，変化のあった回線制御データおよび
／または回線設定データに対応するレジスタ２１ｄ（た
とえば３２ビットレジスタ）のビットの値を“１”にす
る。

【０１４５】レジスタ２１ｅは，レジスタ２１ｄと同じ
ビット数（たとえば３２ビット）を有する。また，レジ
スタ２１ｅには，ＡＮＤゲート２１ｆからハイレベル
“Ｈ”（“１”）またはローレベル“Ｌ”（“０”）の
転写（複写）イネーブル信号が入力される。ハイレベル
の転写イネーブル信号がレジスタ２１ｅに入力される
と，レジスタ２１ｄの全ビットの値がレジスタ２１ｅに
転写（複写）される（書き込まれる）。転写後，レジス
タ２１ｄの値は０にリセットされる。

【０１４６】ＣＰＵ２０は，レジスタ２１ｅの値を所定
の時間間隔でポーリングにより読み出す。そして，ＣＰ
Ｕ２０は，第１の実施の形態と同様に，レジスタ２１ｅ
のビット値“１”に対応するチャネル（４８チャネル
分）の回線制御データおよび回線設定データについて処
理を実行し，制御信号データを生成／出力する。この処
理の終了後，ＣＰＵ２０は，レジスタ２１ｅの全ビット
の値を０にリセットする。

【０１４７】ゼロ判定回路２１ｇは，レジスタ２１ｅの
全ビットの値が“０”であるかどうかを判定する。そし
て，ゼロ判定回路２１ｇは，レジスタ２１ｅの全ビット
の値が“０”である場合には，ハイレベル信号“Ｈ”
（“１”）をＡＮＤゲート２１ｆに出力し，レジスタ２
１ｅの少なくとも１ビットの値が“１”である場合に
は，ローレベル信号“Ｌ”（“０”）をＡＮＤゲート２
１ｆに出力する。

【０１４８】ＡＮＤゲート２１ｆには，ゼロ判定回路２
１ｇからの信号に加えて，図示しない発振器から所定の
周波数（たとえば８ｋＨｚ）の転写タイミング信号（ク
ロック信号）が入力される。

【０１４９】ＡＮＤゲート２１ｆは，ゼロ判定回路２１
ｇからの信号および転写タイミング信号がともにハイレ
ベルの場合にのみ，ハイレベルの転写イネーブル信号を
レジスタ２１ｅに出力し，それ以外の場合には，ローレ
ベルの転写イネーブル信号をレジスタ２１ｅに出力す
る。

【０１５０】レジスタ２１ｅにＡＮＤゲート２１ｆから
転写イネーブル信号が入力されるので，レジスタ２１ｅ
の値が０でなければ，レジスタ２１ｄの値がレジスタ２
１ｅに転写されないこととなる。換言すると，ＣＰＵ２
０が，あるチャネル（４８チャネル分）の回線制御デー
タおよび回線設定データの処理を終了し，レジスタ２１
ｅを０にリセットした後に，レジスタ２１ｄの値がレジ
スタ２１ｅに転写されることとなる。

【０１５１】これにより，ＣＰＵ２０は，１回のポーリ
ングにより処理すべきチャネル（チャネル群）を識別で
き（ＣＰＵ２０の処理中はレジスタ２１ｅの値は変化し
ないので），処理効率を向上させることができる。

【０１５２】＜第４の実施の形態＞図２４に示すデータ
のうち回線設定データ（Ｅ，Ｆ，Ｇ等）は，ノードが運
用状態になる前（たとえばノードの立ち上げ時等に行わ
れる初期設定（Provisioning）時）においても回線切り
替え制御部２に与えられる。その後，ノードの運用時に
おいて，障害が発生すると，図２４に示すデータのうち
回線制御データ（Ａ，Ｂ等）が回線切り替え制御部２に
与えられる。

【０１５３】障害が発生しても，回線設定データには変
化のないものが多く存在する。したがって，ノードの初
期設定時にデータ変換処理を前もって実行しておくこと
により，障害発生時において回線設定データに変化がな
い場合には，障害発生時にデータ変換処理を行う必要は
なくなる。これにより，運用中にデータ構造変換処理を
実行するのに要する時間を削減でき，ソフト処理時間の
短縮を図ることができる。

【０１５４】すなわち，ノードの初期設定時に，ホスト
プロセッサ１から回線設定データ（Ｅ，Ｆ，Ｇ，Ｓ，Ｔ
等）が回線切り替え制御部２に与えられると，ＣＰＵ２
０は，この初期設定処理の一部として，回線設定データ
のデータ構造変換処理（図３参照）を実行し，変換後の
データをワークメモリ２３に記憶する。

【０１５５】初期設定終了後，ＣＰＵ２０は，回線切り
替え制御部２を運用状態（イン・サービス）にする。

【０１５６】その後，運用状態において障害が発生し，
ホストプロセッサ１から回線制御データ（Ａ，Ｂ，Ｃ
等）が回線切り替え制御部２のメモリユニット２１（監
視装置２１ｃ，遅延素子２１ｂ，またはメモリ２１ａ）
に与えられると，メモリユニット２１は，割込み信号を
ＣＰＵ２０に与える。

【０１５７】ＣＰＵ２０は，この割込み信号により，前
述した第２または第３の実施の形態におけるポーリング
を開始し，回線制御データの変化のあったチャネルの制
御信号データ生成処理を実行する。

【０１５８】＜第５の実施の形態＞第５の実施の形態
は，データ構造変換処理をハードウェア回路により行う
ものである。図１７は，第５の実施の形態による回線切
り替え制御部２ａの構成を示すブロック図である。図１
に示す回線切り替え制御部２と同じ構成要素には同じ符
号を付し，その詳細な説明を省略する。

【０１５９】この回線切り替え制御部２ａは，ＣＰＵ２
０，メモリ２２，命令格納メモリ２４，ワークメモリ２
３ａ，データ構造変換装置２６，およびＰＳ２５₁〜２
５₄を有する。

【０１６０】ワークメモリ２３ａは，２ポートＲＡＭで
ある点で，図１のワークメモリ（ＲＡＭ）２３と異な
る。

【０１６１】データ構造変換装置２６は，第１の実施の
形態においてソフトウェアにより実行されていたデータ
構造変換処理をハードウェア回路により実行するもので
ある。図１８は，データ構造変換装置２６の詳細な構成
を示すブロック図である。

【０１６２】データ構造変換装置２６は，フォーマット
変換回路２６１，フリップフロップ（ＦＦ）２６２，微
分回路２６３，デコーダ２６４，ライト／リード制御回
路２６５，およびアドレス生成回路２６６を有する。

【０１６３】データ構造変換装置２６には，回線設定デ
ータ（ライトデータ），該回線設定データを書き込むた
めのワークメモリ２３ａのアドレス（書き込みアドレ
ス），およびライトイネーブル信号（ライトＥＮ）がホ
ストプロセッサ１から入力される。

【０１６４】アドレスは，デコーダ２６４に入力され
る。デコーダ２６４は，入力されたアドレスに基づい
て，該アドレスにより指定される回線設定データが属す
るデータ群の先頭アドレスを生成する。

【０１６５】ここで，「アドレスにより指定される回線
設定データが属するデータ群の先頭アドレス」とは，た
とえば図２４に示すように，回線設定データが２４チャ
ネルごとにグループ化されている場合には，このグルー
プの先頭アドレス（図２４の（Ｘ＋２）番地，（Ｘ＋２
８）番地等）をいい，また，このグループをデータ群と
いう。

【０１６６】たとえば，図２４において，デコーダ２６
４は，アドレス（Ｘ＋２）〜（Ｘ＋２５）までのいずれ
かが入力されると，このアドレスに基づいて先頭アドレ
ス（Ｘ＋２）を出力する。同様にして，デコーダ２６４
は，アドレス（Ｘ＋２８）〜（Ｘ＋５１）までのいずれ
かが入力されると，このアドレスに基づいて先頭アドレ
ス（Ｘ＋２８）を出力する。

【０１６７】アドレス生成回路２６６は，デコーダ２６
４から与えられた先頭アドレスに基づいて，データ群の
アドレスを順次ワークメモリ２３ａ（アドレス入力端子
ＡＤ）に出力する。たとえば，先頭アドレスが（Ｘ＋
２）番地の場合に，アドレス生成回路は，アドレス（Ｘ
＋２）〜（Ｘ＋２５）番地を順次出力する。これらのア
ドレスは，ワークメモリ２３ａに記憶された回線設定デ
ータの読み出しアドレスとして使用される。

【０１６８】ライトＥＮ信号は，微分回路２６３に入力
される。微分回路２６３は，ライトＥＮ信号の変化（た
とえばアクティブロー（Active-Low）の場合にはハイレ
ベルからローレベルへの立ち下がりエッジ，アクティブ
ハイ（Active-High）の場合には立ち上がりエッジ）を
検出すると，ＦＦ２６２およびライト／リード制御回路
２６５にトリガ信号を出力する。

【０１６９】このトリガ信号の入力により，ＦＦ２６２
は，ホストプロセッサ１から与えられた回線設定データ
（ライトデータ）をラッチ（記憶）する。

【０１７０】また，ライト／リード制御回路２６５は，
このトリガ信号の入力により，アドレス生成回路２６６
の読み出しアドレスの出力と同期してリードイネーブル
信号を，アドレス生成回路２６６から出力される読み出
しアドレスの個数分，ワークメモリ２３ａ（リードイネ
ーブル端子ＲＥＮ）に出力する。

【０１７１】アドレス生成回路２６６からの読み出しア
ドレスおよびライト／リード制御回路２６５からのリー
ドイネーブル信号により，ワークメモリ２３ａから回線
設定データが順次読み出される。たとえば，アドレス
（Ｘ＋２）番地から（Ｘ＋２５）番地までの２４チャネ
ル分の回線設定データが順次読み出される。

【０１７２】読み出された回線設定データは，フォーマ
ット変換回路２６１に入力される。また，ＦＦ２６２に
ラッチされたデータもフォーマット変換回路２６１に入
力される。

【０１７３】フォーマット変換回路２６１は，ワークメ
モリ２３ａおよびＦＦ２６２から入力された複数個（２
４チャネル分）の回線設定データを，図５に示すよう
に，１ワードのデータに変換し，変換後の１ワードのデ
ータをワークメモリ２３ａに出力する。

【０１７４】アドレス生成回路２６６は，フォーマット
変換回路２６１からの変換後のデータの出力に同期し
て，変換後のデータを書き込むアドレス（たとえば図５
のアドレスＺ）をワークメモリ２３ａ（アドレス入力端
子ＡＤ）に出力する。

【０１７５】また，ライト／リード制御回路２６５は，
フォーマット変換回路２６１からの変換後のデータの出
力に同期して，ライトイネーブル信号をワークメモリ２
３ａ（ライトイネーブル入力端子ＷＥＮ）に出力する。

【０１７６】これにより，データ構造変換後の１ワード
の回線設定データが，ワークメモリ２３ａに記憶され
る。

【０１７７】変換後，フォーマット変換回路２６１等が
ＣＰＵ２０に割り込み信号等を与えることにより，ＣＰ
Ｕ２０は，制御信号データ生成処理を実行することがで
きる。

【０１７８】本実施の形態では，ハードウェア回路によ
りデータ構造変換処理が実行されるので，データ構造変
換処理をより高速に実行することができる。また，メモ
リユニット２１（メモリ２１ａ）とワークメモリ２３と
を１つのワークメモリ２３ａとして兼用できるので，ハ
ードウェア量を減らすことができる。

【０１７９】なお，回線制御データはデータ構造変換を
要しないので，フォーマット変換回路２６１において変
換されることなくワークメモリ２３ａに書き込まれる
か，または，このデータ構造変換装置２６を迂回してワ
ークメモリ２３ａに書き込まれる。

【０１８０】また，この回線設定データのデータ構造変
換と逆の処理を行うハードウェア回路を設けることによ
り，図１４に示す制御信号データのデータ構造を図２５
に示すデータ構造に変換する処理をハードウェア回路に
より実行することもできる。

【０１８１】＜第６の実施の形態＞ＣＰＵ２０内に，デ
ータ構造変換処理用ハードウェア回路を組み込むことも
できる。

【０１８２】一般に，ＣＰＵは，ソースレジスタ，ＡＬ
Ｕ，およびデスティネーションレジスタを有し，ソース
レジスタに格納されたデータをＡＬＵにおいて演算し，
演算結果をデスティネーションレジスタに格納する処理
を繰り返している。

【０１８３】このソースレジスタとデスティネーション
レジスタとの間にデータ構造変換処理回路を組み込むこ
とができる。図１９は，ソースレジスタとデスティネー
ションレジスタとの間にデータ構造変換処理回路を組み
込んだＣＰＵの概略構成を示すブロック図である。図２
０は，データ構造変換処理回路の詳細な構成を示すブロ
ック図である。

【０１８４】ＣＰＵは，命令デコーダ２０ａ，ソースレ
ジスタファイル２０ｂ，デスティネーションレジスタフ
ァイル２０ｃ，ＡＬＵ２０ｄ，およびデータ構造変換回
路２０ｅを有する。

【０１８５】ＣＰＵの命令セットには，データ構造変換
回路２０ｅにデータ構造変換処理を実行させるためのデ
ータ構造変換命令が追加される。このデータ構造変換命
令がＣＰＵに与えられると，命令デコーダ２０ｇがこの
命令をデコードし，データ構造変換回路２０ｅに与え
る。

【０１８６】データ構造変換回路２０ｅは，図２０に示
すように，少なくともＭ個（Ｍは前述した回線設定デー
タの種類であり，図２４ではＭ＝５）のセレクタ２１０
₁〜２１０_Mを有する。

【０１８７】ソースレジスタファイル２０ｂは，少なく
ともＮ個（Ｎはチャネル数であり，図２４ではＮ＝２
４）のレジスタ２２０₁〜２２０_Nを有する。各レジスタ
２２０ ₁〜２２０_Nは３２ビットを有する。

【０１８８】ＣＰＵは，各レジスタ２２０₁〜２２０
_Nに，各チャネルの回線設定データを格納する。たとえ
ば，図２４に示す例では，レジスタ２２０₁〜２２０_Nに
East側チャネルｃｈ１〜ｃｈ２４の回線設定データがそ
れぞれ格納される。

【０１８９】レジスタ２２０₁〜２２０_Nのそれぞれの第
１ビットのデータは，セレクタ２１０₁に与えられる。
同様にして，レジスタ２２０₁〜２２０_Nのそれぞれの第
２ビットから第Ｍビットの各ビットのデータは，セレク
タ２１０₂〜２１０_Mに与えられる。

【０１９０】デスティネーションレジスタファイル２０
ｄは，少なくともＭ個のレジスタ２３０₁〜２３０_Mを有
する。各レジスタ２３０₁〜２３０_Mは３２ビットを有す
る。

【０１９１】命令デコーダ２０ａの命令は，セレクタ２
１０₁〜２１０_Mに入力される。各セレクタ２１０₂〜２
１０_Mに命令デコーダ２０ａからの命令が入力される
と，各セレクタ２１０₂〜２１０_Mは，レジスタ２２０₁
〜２２０_Nからのデータをレジスタ２３０₁〜２３０_Mに
出力する。このとき，セレクタ２１０₁〜２１０_Mは，レ
ジスタ２２０_i（ｉは１〜Ｎの整数）からのデータ（１
ビットデータ）をレジスタ２３０₁〜２３０_Mの第ｉビッ
トに格納する。これにより，データ構造変換処理が実行
される。

【０１９２】このように，ＣＰＵ内にデータ構造変換回
路を組み込み，ＣＰＵの命令セットにデータ構造変換命
令を設けることによって，データ構造変換によって生じ
るソフト処理のオーバーヘッドを削減することができ
る。

【０１９３】なお，このデータ構造変換回路２０ｅは，
ＣＰＵのコプロセッサ（Co-Processor）のようにＣＰＵ
の外付け回路として実装することもできる。

【０１９４】また，図１４に示す制御信号データのデー
タ構造を図２５に示すデータ構造に変換する処理をハー
ドウェア回路により構成し，ＣＰＵ内のソースレジスタ
ファイル２０ｂおよびデスティネーションレジスタファ
イル２０ｃの間に配置し，あるいは，コプロセッサのよ
うに外付け実装することもできる。

【０１９５】＜他の実施の形態＞回線設定部２とホスト
プロセッサ１とを分けて説明したが，回線設定部２の処
理をホストプロセッサ１が実行し，回線設定部２を省略
することもできる。

【０１９６】（付記１）複数のチャネルの信号に所定
の処理を行い，該複数のチャネルの信号を伝送する伝送
装置において，１つのチャネルについての１または複数
種類の制御データ要素が少なくとも１ワードのデータで
構成された第１制御データをチャネルごとに異なる記憶
セルに記憶する第１記憶部と，前記第１記憶部に記憶さ
れた前記複数のチャネルの第１制御データから同種類の
制御データ要素を選択し，該同種類の制御データ要素が
１ワードのデータで構成されるように，前記第１制御デ
ータの構造を変換する第１データ構造変換部と，前記第
１データ構造変換部による変換後の第１制御データをワ
ード単位で処理し，前記所定の処理に必要な第２制御デ
ータを生成するデータ生成部と，を有することを特徴と
する伝送装置。

【０１９７】（付記２）付記１において，前記データ
生成部が生成する前記第２制御データは，１ワード内
に，前記複数のチャネルについての制御データ要素を有
し，前記第２制御データの１ワード内に含まれる複数の
チャネルについての制御データ要素がそれぞれ異なるワ
ードのデータで構成されるように，前記第２制御データ
の構造を変換する第２データ構造変換部をさらに有す
る，ことを特徴とする伝送装置。

【０１９８】（付記３）付記１または２において，前
記第１記憶部に記憶された前記第１制御データの変化を
監視し，前記第１制御データに変化があると，該変化が
あったことを前記第１データ構造変換部に通知する監視
部をさらに有し，前記第１データ構造変換部および前記
データ生成部は，前記監視部の通知によりそれぞれの処
理を開始する，ことを特徴とする伝送装置。

【０１９９】（付記４）付記３において，前記監視部
は，変化のあった前記第１制御データに対応するチャネ
ルを示す情報を前記第１データ構造変換部に通知し，前
記第１データ構造変換部および前記データ生成部は，前
記監視部から通知された情報が示すチャネルについての
第１制御データに対してそれぞれの処理を行う，ことを
特徴とする伝送装置。

【０２００】（付記５）付記４において，各チャネル
に対応した記憶セルを有する第２記憶部をさらに有し，
前記監視部は，前記変化のあった第１制御データのチャ
ネルに対応する前記第２記憶部の記憶セルに前記変化が
あったことを示すデータを書き込み，前記第１データ構
造変換部は，所定の時間間隔で前記第２記憶部を読み出
し，前記変化があったことを示すデータに基づいて変化
を検出する，ことを特徴とする伝送装置。

【０２０１】（付記６）付記５において，各チャネル
に対応した記憶セルを有し，該各記憶セルの内容がクリ
アされている場合に前記第２記憶部のデータが複写され
る第３記憶部をさらに有し，前記第１データ構造変換部
は，所定の時間間隔で前記第３記憶部を読み出して前記
変化を検出し，前記第１データ変換部または前記データ
生成部は，処理終了後，前記第３記憶部の各記憶セルの
内容をクリアする，ことを特徴とする伝送装置。

【０２０２】（付記７）付記１から６のいずれか１つ
において，前記第１制御データは，該伝送装置が運用状
態になる前に前記第１記憶部に記憶され，前記第１デー
タ構造変換部は，該伝送装置が前記運用状態になる前に
前記処理を実行する，ことを特徴とする伝送装置。

【０２０３】（付記８）付記１から７のいずれか１つ
において，該伝送装置は，複数のノードが光伝送路によ
り接続された光双方向ラインスイッチリングシステムに
おけるノードであり，前記第１制御データは，前記双方
向ラインスイッチリングシステムにおける前記各チャネ
ルの切り替えを含む処理を制御する回線設定データを含
み，前記第２制御データは，前記光双方向ラインスイッ
チリングシステムにおける各チャネルの切り替えをどの
ように行うかを示すデータを含む，ことを特徴とする伝
送装置。

【０２０４】（付記９）付記１から８のいずれか１つ
において，前記第１データ構造変換部は，中央処理装置
の内部に設けられたハードウェア回路または該中央処理
装置のコプロセッサにより構成されていることを特徴と
する伝送装置。

【０２０５】（付記１０）付記２において，前記第２
データ構造変換部は，中央処理装置の内部に設けられた
ハードウェア回路または該中央処理装置のコプロセッサ
により構成されていることを特徴とする伝送装置。

【０２０６】（付記１１）複数のチャネルの信号に所
定の処理を行い，該複数のチャネルの信号を伝送する伝
送装置におけるデータ処理方法であって，１つのチャネ
ルについての１または複数種類の制御データ要素が少な
くとも１ワードのデータで構成された第１制御データを
チャネルごとに異なる記憶セルに記憶し，前記記憶セル
に記憶された前記複数のチャネルの第１制御データから
同種類の制御データ要素を選択し，該同種類の制御デー
タ要素が１ワードのデータで構成されるように，前記第
１制御データの構造を変換し，前記変換後の第１制御デ
ータをワード単位で処理し，前記所定の処理に必要な第
２制御データを生成する，データ処理方法。

【０２０７】（付記１２）複数のチャネルの信号に所
定の処理を行い，該複数のチャネルの信号を伝送する伝
送装置におけるデータ変換方法であって，１つのチャネ
ルについての１または複数種類の制御データ要素が少な
くとも１ワードのデータで構成された第１制御データを
チャネルごとに異なる記憶セルに記憶し，前記記憶セル
に記憶された前記複数のチャネルの第１制御データから
同種類の制御データ要素を選択し，該同種類の制御デー
タ要素が１ワードのデータで構成されるように，前記第
１制御データの構造を変換する，データ変換方法。

【０２０８】（付記１３）複数のチャネルの信号に所
定の処理を行い，該複数のチャネルの信号を伝送する伝
送装置におけるコンピュータに，１つのチャネルについ
ての１または複数種類の制御データ要素が少なくとも１
ワードのデータで構成された第１制御データがチャネル
ごとに異なる記憶セルに記憶されたメモリから，前記複
数のチャネルの前記第１制御データを読み出す手順と，
前記読み出した前記複数のチャネルの第１制御データか
ら同種類の制御データ要素を選択し，該同種類の制御デ
ータ要素が１ワードのデータで構成されるように，前記
第１制御データの構造を変換する手順と，前記変換後の
第１制御データをワード単位で処理し，前記所定の処理
に必要な第２制御データを生成する手順と，を実行させ
るためのプログラム。

【０２０９】（付記１４）複数のチャネルの信号に所
定の処理を行い，該複数のチャネルの信号を伝送する伝
送装置におけるコンピュータに，１つのチャネルについ
ての１または複数種類の制御データ要素が少なくとも１
ワードのデータで構成された第１制御データがチャネル
ごとに異なる記憶セルに記憶されたメモリから，前記複
数のチャネルの前記第１制御データを読み出す手順と，
前記読み出した前記複数のチャネルの第１制御データか
ら同種類の制御データ要素を選択し，該同種類の制御デ
ータ要素が１ワードのデータで構成されるように，前記
第１制御データの構造を変換する手順と，前記変換後の
第１制御データをワード単位で処理し，前記所定の処理
に必要な第２制御データを生成する手順と，を実行させ
るためのプログラムを記録したコンピュータ読み取りな
可能記録媒体。

【０２１０】（付記１５）複数のチャネルの信号に所
定の処理を行い，該複数のチャネルの信号を伝送する伝
送装置におけるコンピュータに，１つのチャネルについ
ての１または複数種類の制御データ要素が少なくとも１
ワードのデータで構成された第１制御データがチャネル
ごとに異なる記憶セルに記憶されたメモリから，前記複
数のチャネルの前記第１制御データを読み出す手順と，
前記読み出した前記複数のチャネルの第１制御データか
ら同種類の制御データ要素を選択し，該同種類の制御デ
ータ要素が１ワードのデータで構成されるように，前記
第１制御データの構造を変換する手順と，を実行させる
ためのプログラム。

【０２１１】（付記１６）複数のチャネルの信号に所
定の処理を行い，該複数のチャネルの信号を伝送する伝
送装置におけるコンピュータに，１つのチャネルについ
ての１または複数種類の制御データ要素が少なくとも１
ワードのデータで構成された第１制御データがチャネル
ごとに異なる記憶セルに記憶されたメモリから，前記複
数のチャネルの前記第１制御データを読み出す手順と，
前記読み出した前記複数のチャネルの第１制御データか
ら同種類の制御データ要素を選択し，該同種類の制御デ
ータ要素が１ワードのデータで構成されるように，前記
第１制御データの構造を変換する手順と，を実行させる
ためのプログラムを記録したコンピュータ読み取り可能
な記録媒体。

【０２１２】

【発明の効果】本発明によると，伝送装置における処理
数が削減され，処理に要する時間を短縮することができ
る。また，ソフトウェアにより機能を実現できることか
ら，処理性能を保ちつつ，仕様変更に柔軟に対応できる
システムを，低コストで，かつ，短期間に開発すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による回線切り替え
制御部の構成を示すブロック図である。

【図２】メモリユニット２１の詳細な構成を示すブロッ
ク図である。

【図３】データ構造変換処理の流れを示すフローチャー
トである。

【図４】（Ａ）はデータ構造変換前のデータ構造を示
し，（Ｂ）はデータ構造変換後のデータ構造を示し，
（Ｃ）はデータ構造変換処理を一般化したプログラム例
を示す。

【図５】データ構造が変換された回線設定データを示
す。

【図６】リングスイッチ制御データＨの生成処理の流れ
を示すフローチャートである。

【図７】図６のフローチャートに対応するＣ言語による
プログラム例およびＲＩＳＣプロセッサのアセンブリ言
語によるプログラム例である。

【図８】リングブリッジ制御データＩの生成処理の流れ
を示すフローチャートである。

【図９】図８のフローチャートに対応するＣ言語による
プログラム例である。

【図１０】スパンスイッチ制御データＪの生成処理の流
れを示すフローチャートである。

【図１１】図１０のフローチャートに対応するＣ言語に
よるプログラム例である。

【図１２】スパンブリッジ制御データＫの生成処理の流
れを示すフローチャートである。

【図１３】図１２のフローチャートに対応するＣ言語に
よるプログラム例である。

【図１４】メモリ２２に記憶された制御信号データを示
す。

【図１５】図１４に示す制御信号データを，図２５に示
す制御信号データの構造に変換する処理の流れを示すフ
ローチャートである。

【図１６】メモリユニット２１の他の構成を示すブロッ
ク図である。

【図１７】本発明の第５の実施の形態による回線切り替
え制御部の構成を示すブロック図である。

【図１８】データ構造変換装置の詳細な構成を示すブロ
ック図である。

【図１９】ソースレジスタとデスティネーションレジス
タとの間にデータ構造変換処理回路を組み込んだＣＰＵ
の概略構成を示すブロック図である。

【図２０】データ構造変換処理回路の詳細な構成を示す
ブロック図である。

【図２１】（Ａ）は，ＳＯＮＥＴ／ＳＤＨ伝送方式のＢ
ＬＳＲシステムの構成を示すブロック図であり，（Ｂ）
は，（Ａ）に示すＢＬＳＲシステムにおいて，ノードｎ
２とｎ３との間の４本の光ファイバに障害が発生した場
合の切り替え処理を示す。

【図２２】ＢＬＳＲシステムにおける各ノードの概略構
成を示すブロック図である。

【図２３】回線切り替え制御部の処理をソフトウェアに
より実現する場合の該回線切り替え制御部の従来の構成
を示すブロック図である。

【図２４】ホストプロセッサから与えられる制御データ
を示す。

【図２５】制御信号データを示す。

【図２６】制御データおよび回線設定データを制御信号
データに変換する従来の処理の流れを示すフローチャー
トである。

【図２７】図２６のフローチャートに示す処理のＣ言語
およびＲＩＳＣプロセッサのアセンブリ言語によるプロ
グラム例である。

【符号の説明】

１ホストプロセッサ２，２ａ回線切り替え設定部３スパンスイッチ部４リングスイッチ部５スパンブリッジ部６リングブリッジ部２０ＣＰＵ２１メモリユニット２３，２３ａワークメモリ２４命令格納メモリ２２，２１ａメモリ２５₁〜２５₄ パラレル／シリアル変換器２１ｃ監視装置２１ｄ，２１ｅレジスタ２１ｇゼロ判定回路２１ｆＡＮＤゲート２６データ構造変換装置２０ｆデータ構造変換回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者中野雅夫神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者山崎昭作神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者坂原重久神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内Ｆターム(参考） 5K002 DA03 DA05 DA11 EA32 EA33 5K028 AA11 BB08 CC02 CC05 KK01 KK03 KK12 LL01 RR01 SS23 SS24 5K031 CB21 CC04 DA12 EB05 EB11

Claims

【特許請求の範囲】

【請求項１】複数のチャネルの信号に所定の処理を行
い，該複数のチャネルの信号を伝送する伝送装置におい
て，１つのチャネルについての１または複数種類の制御
データ要素が少なくとも１ワードのデータで構成された
第１制御データをチャネルごとに異なる記憶セルに記憶
する第１記憶部と，前記第１記憶部に記憶された前記複
数のチャネルの第１制御データから同種類の制御データ
要素を選択し，該同種類の制御データ要素が１ワードの
データで構成されるように，前記第１制御データの構造
を変換する第１データ構造変換部と，前記第１データ構
造変換部による変換後の第１制御データをワード単位で
処理し，前記所定の処理に必要な第２制御データを生成
するデータ生成部と，を有することを特徴とする伝送装
置。
【請求項２】複数のチャネルの信号に所定の処理を行
い，該複数のチャネルの信号を伝送する伝送装置におけ
るデータ処理方法であって，１つのチャネルについての
１または複数種類の制御データ要素が少なくとも１ワー
ドのデータで構成された第１制御データをチャネルごと
に異なる記憶セルに記憶し，前記記憶セルに記憶された
前記複数のチャネルの第１制御データから同種類の制御
データ要素を選択し，該同種類の制御データ要素が１ワ
ードのデータで構成されるように，前記第１制御データ
の構造を変換し，前記変換後の第１制御データをワード
単位で処理し，前記所定の処理に必要な第２制御データ
を生成する，データ処理方法。
【請求項３】複数のチャネルの信号に所定の処理を行
い，該複数のチャネルの信号を伝送する伝送装置におけ
るデータ変換方法であって，１つのチャネルについての
１または複数種類の制御データ要素が少なくとも１ワー
ドのデータで構成された第１制御データをチャネルごと
に異なる記憶セルに記憶し，前記記憶セルに記憶された
前記複数のチャネルの第１制御データから同種類の制御
データ要素を選択し，該同種類の制御データ要素が１ワ
ードのデータで構成されるように，前記第１制御データ
の構造を変換する，データ変換方法。
【請求項４】複数のチャネルの信号に所定の処理を行
い，該複数のチャネルの信号を伝送する伝送装置におけ
るコンピュータに，１つのチャネルについての１または
複数種類の制御データ要素が少なくとも１ワードのデー
タで構成された第１制御データがチャネルごとに異なる
記憶セルに記憶されたメモリから，前記複数のチャネル
の前記第１制御データを読み出す手順と，前記読み出し
た前記複数のチャネルの第１制御データから同種類の制
御データ要素を選択し，該同種類の制御データ要素が１
ワードのデータで構成されるように，前記第１制御デー
タの構造を変換する手順と，前記変換後の第１制御デー
タをワード単位で処理し，前記所定の処理に必要な第２
制御データを生成する手順と，を実行させるためのプロ
グラム。
【請求項５】複数のチャネルの信号に所定の処理を行
い，該複数のチャネルの信号を伝送する伝送装置におけ
るコンピュータに，１つのチャネルについての１または
複数種類の制御データ要素が少なくとも１ワードのデー
タで構成された第１制御データがチャネルごとに異なる
記憶セルに記憶されたメモリから，前記複数のチャネル
の前記第１制御データを読み出す手順と，前記読み出し
た前記複数のチャネルの第１制御データから同種類の制
御データ要素を選択し，該同種類の制御データ要素が１
ワードのデータで構成されるように，前記第１制御デー
タの構造を変換する手順と，前記変換後の第１制御デー
タをワード単位で処理し，前記所定の処理に必要な第２
制御データを生成する手順と，を実行させるためのプロ
グラムを記録したコンピュータ読み取りな可能記録媒
体。