JP2001237795A

JP2001237795A - 伝送装置

Info

Publication number: JP2001237795A
Application number: JP2000043439A
Authority: JP
Inventors: Osamu Kinoshita; 修木下; Miyuki Imada; みゆき今田; Kyosuke Dobashi; 恭介土橋; Naoki Nishimura; 直樹西村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-02-21
Filing date: 2000-02-21
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】複雑な制御回路を用いることなく、比較的簡
易な調整で多数チャネルのフレーム位相を確実に合わせ
得る伝送装置を提供する。【解決手段】到来するデータフレームを、与えられる
フレームパルスに同期して出力するフレーム乗せ替え部
１１０と、前記フレームパルスを発生するフレームタイ
ミング発生回路１４０と、前記フレーム乗せ替え部１１
０から出力されるデータのフレーム位相が所定時間幅に
あるか否かを判定する入力処理回路１２１〜１２ｎと、
前記タイミング発生回路１４０を制御してフレームパル
スの発生タイミングを制御する設定部とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＳＤＨ(S
ynchronous Digital Hierarchy )規格またはＳＯＮＥＴ
（Synchronous Optical Network ）に準拠する伝送装置
を用いたシステムに用いられる伝送装置に関し、特にＩ
ＴＵ−Ｔ勧告Ｇ．８４１に規定されるＡＰＳバイトを用
いて自律的に伝送路切り替えを行う伝送装置から延びる
伝送路に設けられる光伝送端局装置等の伝送装置の改良
に関するものである。

【０００２】

【従来の技術】近年、世界的に統一されたユーザ網イン
タフェースに基づく広帯域ＩＳＤＮの展開が求められ、
各種の高速サービスや既存の低速サービスを統一的に多
重化するための規格、すなわちＳＤＨ（米国ではＳＯＮ
ＥＴと称される。両者は厳密には異なるが、１５５．５
２Ｍｂ／ｓ以降のステージでは同一の規格であるため、
相互接続が可能である。以下の文章ではＳＤＨとして説
明を行うが、ＳＯＮＥＴも含むものとする。）が標準化
されている。これを受けて、各国に設置されたＳＤＨ伝
送装置を大容量の光海底ケーブル等で接続した国際間ネ
ットワークに関する技術開発が今盛んに行われている。

【０００３】このような国際間ＳＤＨネットワークで
は、図１５に示すように、複数の伝送装置（ノード：Ｎ
ｏｄｅ）ａ〜ｆを、現用系ＳＬ（実線）および予備系Ｐ
Ｌ（点線）に二重化された伝送路でリング状に接続する
形態がとられる。また、現用系および予備系の各伝送路
は、それぞれ時計回り（Clockwise ：ＣＷ）および反時
計回り（Counter Clockwise ：ＣＣＷ）の回線を有して
おり、障害発生時には、これらの伝送路を切り替えるこ
とで伝送信号の救済を行うようになっている。

【０００４】ＳＤＨ伝送システムにおける障害発生時の
伝送路の切り替え手順は、ＩＴＵ−Ｔ勧告Ｇ．８４１に
おいて詳細に規定されている。障害発生の際には、各ノ
ードは上記勧告に従い、ＳＤＨ伝送フレームのセクショ
ンオーバーヘッド（ＳＯＨ）に定義されたＡＰＳ(Autom
atic Protection Switching)バイト（Ｋ１・Ｋ２バイ
ト）の書き換えおよび授受を行うことで、自律的に伝送
路切り替えを実行する。

【０００５】ここでは、各ノードａ−ｂ間、ｂ−ｃ間、
ｃ−ｄ間、ｄ−ｅ間、ｅ−ｆ間、ｆ−ａ間をそれぞれセ
グメント（Segment ）Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆとする。
図４３において、各ノードａ〜ｆは、現用系伝送路ＳＬ
および予備系伝送路ＰＬを介して伝送される情報のうち
の任意の情報を取り出し、低速回線ＭＬを介して多重化
装置（或いは交換機）Ｓｗなどの低位の通信装置のそれ
ぞれにドロップすると共に、各多重化装置Ｓｗから送ら
れる情報を現用系伝送路ＳＬまたは予備系伝送路ＰＬに
アッドするものである。ここで、各多重化装置Ｓｗは、
さらに低位の加入者線交換機などの設備（符号付せず）
に接続されている。

【０００６】ここで現用系伝送路ＳＬおよび予備系伝送
路ＰＬは、例えばＳＤＨにおいて標準化されているＳＴ
Ｍ−１６などの多重回線で、各ノードａ〜ｆ間でそれぞ
れ設定される通信パスで伝送される信号が時分割多重さ
れている。例えばノードａでは、他のノードから隣のノ
ードであるノードｆを介して伝送された高速の時分割多
重信号を受信し、自ノード宛のチャネルを現用系伝送路
ＳＬ（予備系伝送路ＰＬ）から分離（ドロップ）して低
速回線ＭＬに出力する。そして、自ノード宛でない他の
チャネルの時分割多重信号に、自ノードの低速回線ＭＬ
から伝送されてきた信号を多重（アッド）して、隣のノ
ードであるノードｂに対して高速時分割多重信号を出力
する。また、逆方向の伝送信号であるノードｂから伝送
された高速多重時分割信号も同様に、自ノードの低速回
線ＭＬに多重／分離（アッド／ドロップ）を行って、ノ
ードｆに出力するようになっている。

【０００７】図１６に、各ノードａ〜ｆの主要部構成を
示す。すなわち各ノードａ〜ｆは、アッド・ドロップ・
マルチプレクサ（ＡＤＭ）で構成されている。現用系伝
送路ＳＬ（予備系伝送路ＰＬ）を介して伝送される同期
伝送データを現用系インタフェース部（Ｉ／Ｆ）２、予
備系インタフェース部（Ｉ／Ｆ）３を介してＴＳＡ部
（またはＭＳＷ部）１に導入し、更に低速インタフェー
ス部（Ｉ／Ｆ）４を介して低速回線ＭＬ側にドロップす
る。上記においてＴＳＡ部は、Time Slot Assignment部
であり、またＭＳＷ部は、Matrix Switch である。ま
た、低速回線ＭＬ側から入力される同期伝送データを、
低速インタフェース部４を介してＴＳＡ１に導入し、現
用系伝送路ＳＬ（予備系伝送路ＰＬ）に多重するもので
ある。

【０００８】ＴＳＡ１に対する動作制御は、各インタフ
ェース部（Ｉ／Ｆ）２、３から与えられる情報に基づき
制御部５により行なわれる。この制御部５は、各種制御
に係わるプログラムおよびデータを記憶部６に記憶して
いる。また、各ノードの伝送装置には、それぞれＬＡＮ
（Local Area Network）等の回線Ｌ１〜Ｌｍを介して監
視制御装置ＷＳ１〜ＷＳｍが接続されている。これらの
監視制御装置ＷＳ１〜ＷＳｍは、例えば汎用のワークス
テーションとして実現されるもので、いずれの監視制御
装置ＷＳ１〜ＷＳｍからも、各伝送装置に対する監視制
御を行えるものである。

【０００９】また、クロック供給部７が設けられてお
り、ＴＳＡ１、各現用系予備系インタフェース部（Ｉ／
Ｆ）２、３及び低速インタフェース部（Ｉ／Ｆ）４に対
して信号の伝送等に用いる基準クロックをクロック供給
部７から供給している。

【００１０】上記のＳＤＨ信号の多重（或いは分離）を
行う伝送装置においては、例えば、フレーム乗せ替え等
においてＳＤＨ信号のＳＴＭ−ｍフレームを整数倍のＳ
ＴＭ−ｎフレームにバイト多重する場合に、多重される
信号のフレームの位相は全て一致している必要がある。

【００１１】しかしながら、装置の構成が上記のように
複数のブロックや基板に分かれている場合は、ブロック
や基板間を接続するケーブル等の配線長の公差、ＩＣの
特性のバラツキの影響等、多重する信号相互のフレーム
の位相が不一致となる要因が多数存在する。上記のバラ
ツキの影響は、装置の伝送速度が高速になるにつれて顕
著となる。もし、位相が一致しないままデータが多重化
されて伝送された場合には、受信先では正常な分離が行
えず障害が発生する。また、障害箇所が特定できないと
いう問題も生じる。

【００１２】ここでフレーム乗せ替え部と多重化部の構
成、或いは、フレーム構成回路と多重化部との関係を一
般化して示すと、図１７のようになる。このフレーム位
相合せの構成は、多重化部７０の前段に配置されたフレ
ーム乗せ替え部７１で行なわれる。フレーム乗せ替え部
７１は、装置内の基準フレームパルスＦＲ、入力データ
Ｄｉのフレームとの位相差をポインタ付替えによって吸
収し、基準フレームパルスＦＲに同期したデータを多重
化部７０に供給する。

【００１３】この様な構成では、多重数が多くなって回
路規模が大きくなると、フレーム乗せ替え部７１と多重
化部７０を接近して配置するのが困難になり、フレーム
位相を合わせが困難になる。つまり、フレーム乗せ替え
部７１と多重化部７０が別基板や別サブラックに実装さ
れる形態となるため、両者を接続する際に発生する配線
遅延のバラツキが問題になってくる。特に両者間の伝送
速度が高速である場合には無視しえない問題となる。こ
こで、配線遅延バラツキはチャネル毎に配線長（図１７
のｌ１〜ｌｎ）やケーブル長を個々に調整することによ
りで抑圧できるが、現実的な解決策ではない。

【００１４】

【発明が解決しようとする課題】この問題を解決する方
法として、例えば、特開平１−１６０１２５号公報、特
開平６−１０４８９１号公報に開示の手法が知られてい
る。これらの手法は、フレーム乗せ替え部７１に供給す
るフレームパルスを、配線遅延量に相当する時間だけ進
んだ位相になる様に自動的に制御するものである。係る
手法は自動制御であるため、論理ＩＣ等の遅延バラツキ
や経時特性の変化にも対応できる利点があるものの、回
路構成が複雑になる欠点がある。特に多重化するチャネ
ル数が多い場合には、自動制御回路の回路規模が大きく
なり、制御手順も複雑になるという問題点があった。

【００１５】更に、上記装置においてクロックについて
考察すると、図１８の構成に示すようになる。フレーム
構成回路５２０−１〜５２０−ｎでは、クロック供給部
６５０から到来しクロック分配器６６０にて分配された
クロックｃｋを受けて動作を行う。一方、多重化部６０
０は、フレーム構成回路５２０−１〜５２０−ｎからフ
レーム同期がとられたデータフレームを受け、クロック
はセレクタ６７０、逓倍器６８０の経路で受け取る。

【００１６】しかしながら、多重化部６００が受け取る
クロックは、当初は図１９（ａ）に示すように所定周波
数ｆ１のクロックであるが、フレーム構成回路５２０−
１〜５２０−ｎを通過するときに低周波成分の影響を受
けてセレクタ６７０へ入力される際には図１９（ｂ）に
示されるようにジッタが付加されたクロックとなる。こ
れを逓倍器６８０にてｎ逓倍すると、ジッタがｎ倍され
てしまう。このジッタを含むクロックを用いて多重化を
行うと、多重化データ波形のアイパターンが図１９
（ｄ）に示されるようにアイが狭くなり、受信側におい
てデータ識別誤りを生じるという問題点があった。

【００１７】この問題点を解決するために逓倍器６８０
の前段にフィルタを設けることも考えられるが、ジッタ
を完全に除去することができず、残余のジッタがｎ倍さ
れて多重化部６００へ到り、上記と同様の問題点を生じ
るものであった。

【００１８】本発明は上述した従来の伝送装置が備える
問題点を解決せんとしてなされたもので、その目的は、
複雑な制御回路を用いることなく、比較的簡易な調整で
多数チャネルのフレーム位相を確実に合わせ得る伝送装
置を提供することである。また、他の目的は、多重化の
際に用いるクロックにジッタが含まれ難くし、適切な多
重化を行うことの可能な伝送装置を提供することであ
る。

【００１９】

【課題を解決するための手段】本発明に係る伝送装置
は、到来するデータフレームを、与えられるフレームパ
ルスに同期して出力するフレーム乗せ替え部と、前記フ
レームパルスを発生するフレームパルス発生部と、前記
フレーム乗せ替え部から出力されるデータのフレーム位
相が所定時間幅にあるか否かを判定するフレーム位相判
定手段と、前記フレームパルス発生部を制御してフレー
ムパルスの発生タイミングを制御するタイミング制御手
段とを具備することを特徴とする。これによりフレーム
乗せ替え部から出力されるデータのフレーム位相が所定
時間幅にあるか否か判定され、フレームパルス発生部を
制御してフレームパルスの発生タイミングを制御するよ
うにできる。

【００２０】本発明に係る伝送装置は、前記フレーム位
相判定手段へ前記所定時間幅に対応するパルスを与える
パルス発生手段を備えることを特徴とする。これにより
フレーム乗せ替え部から出力されるデータのフレーム位
相が所定時間幅にあるか否か判定可能となる。また、前
記フレーム位相判定手段による判定結果を表示する表示
手段が備えられていることを特徴とする。これによりデ
ータのフレーム位相が所定時間幅にあるかを表示により
知ることができる。

【００２１】本発明に係る伝送装置は、基準フレームパ
ルスを発生する基準フレームパルス発生部と、到来する
データフレームを、前記基準フレームパルスに同期して
出力すると共に、前記データフレームに対応するフレー
ムパルスを返送する複数のフレーム構成回路と、前記基
準フレームパルスを用いて前記複数のフレーム構成回路
から出力されるデータフレームを多重化する多重化部
と、前記基準フレームパルス発生部から得られる基準フ
レームパルスと前記各出力回路から返送されるフレーム
パルスとの位相差を比較し、結果を監視部へ送出する位
相比較部とを具備することを特徴とする。これによりフ
レーム構成回路から返送されるフレームパルスを用いて
位相差を検出可能である。

【００２２】本発明に係る伝送装置は、到来するデータ
フレームを、前記基準フレームパルスに同期して出力す
る複数のフレーム構成回路と、前記複数のフレーム構成
回路から出力されるデータフレームを多重化する多重化
部と、装置が用いるクロックを供給するクロック供給部
と、クロックを所定逓倍して前記多重化部へ送出する逓
倍器と、前記クロック供給部から供給されるクロックを
前記逓倍器及び前記複数のフレーム構成回路へ分配する
分配器とを具備することを特徴とする。これにより、フ
レーム構成回路を介することなくクロックを多重化部へ
与えるので、ジッタが生じることなく、適切な多重化を
保証する。

【００２３】

【発明の実施の形態】以下添付図面を参照して本発明に
係る伝送装置の実施の形態を説明する。本実施の形態に
係る伝送装置は、図１６における各現用系予備系インタ
フェース部（Ｉ／Ｆ）２、３を改良した装置であり、図
１に示されるように構成されている。４つのフレーム乗
せ替え部５００−１〜５００−４を備える。各フレーム
乗せ替え部５００−１〜５００−４はそれぞれが、４枚
のボード５１０−１１〜５１０−１４，５１０−２１〜
５１０−２４，５１０−３１〜５１０−３４，５１０−
４１〜５１０−４４を有し、各ボードには、例えば、４
個のＳＴＭ−１によるフレーム構成回路５２０−１〜５
２０−４が設けられている。尚、図１に示す構成はデー
タを伝送路へ送信する側の構成のみについて示したもの
で、伝送路からの受信側の構成では信号の変換等が逆と
なるような部分が異なるだけで大略同様な構成であるの
で、ここでは説明を省略する。

【００２４】フレーム構成回路５２０−１〜５２０−４
により出力されるデータフレームは多重化部５３０にお
いて多重化されて、更に上位の多重化部６００へ送出さ
れる。従って、多重化部６００は、６４チャネルのＳＴ
Ｍ−１によるデータフレームを受けてＳＴＭ−６４フレ
ームへ多重化を行い、２チャンネルづつの１６ビット幅
のデータを交互に出力する。１６ビットのパラレルデー
タはＰ／Ｓ変換器７００へ送られ、ＳＴＭ−１のチャネ
ル毎にバイト単位で切り換えられて多重化されたバイト
多重のシリアルデータとしてＯ／Ｅ変換器７１０へ送ら
れて光信号とされ光ファイバ７２０へ出力される。ま
た、クロック供給部６５０から多重化部６００及びＰ／
Ｓ変換器７００へクロックが供給されている。

【００２５】図２には、本実施の形態に係る伝送装置の
構成が示されている。この実施の形態は、図１に示した
構成において、フレーム乗せ替え部５００−１〜５００
−４をフレーム乗せ替え部１１０により置き換え、多重
化部６００を多重化部１２０に置き換えた構成を備え
る。

【００２６】図２において、１１０はフレーム乗せ替え
部であり、１１１〜１１ｎは第１チャネルから第ｎチャ
ネルに対応するフレーム乗せ替え回路を示す。１２０は
多重化部であり、１２１〜１２ｎは第１チャネルから第
ｎチャネルに対応する入力処理回路、１３０は多重化ゲ
ート回路、１４０はタイミング発生回路、１５０はＯＲ
ゲート、１６０はアラーム表示ＬＥＤである。

【００２７】フレーム乗せ替え回路１１１〜１１ｎは、
低次群データＤ１〜Ｄｎ、クロックＣ１〜Ｃｎ、フレー
ムパルスＦ１〜Ｆｎを入力とし、タイミング発生回路１
４０から出力されるフレームパルスＦＰ１〜ＦＰｎの立
上がりに同期してデータフレーム先頭を揃えて出力す
る。フレーム乗せ替え回路１１１〜１１ｎの出力信号
は、データＤ１１〜Ｄｎｎ、クロックＣ１１〜Ｃｎｎ、
フレームパルスＦ１１〜Ｆｎｎとして多重化部の入力処
理回路１２１〜１２ｎに入力される。

【００２８】入力処理回路１２１〜１２ｎは、入力デー
タＤ１１〜Ｄｎｎを一時記憶し、次段の多重化タイミン
グに合わせてデータを読出すエラスティクストアとして
動作する。入力処理回路１２１〜１２ｎの出力データは
ＢＤ１〜ＢＤｎとして、多重化ゲート回路１３０に入力
される。

【００２９】多重化ゲート回路１３０は、例えばＡＮＤ
−ＯＲゲートで構成されており、入力データＢＤ１〜Ｂ
Ｄｎを、タイミング発生回路１４０により発生されるス
トローブパルスＳＴ１〜ＳＴｎのタイミングで取り込
み、時分割多重して多重化データを出力する。

【００３０】なお、説明を簡素化にするために、図２に
おける低次群クロックＣ１〜Ｃ１ｎとフレーム乗せ替え
後のクロックＣ１１〜Ｃｎｎの周波数は一致しており、
このクロックＣ１１〜Ｃｎｎとタイミング発生回路１４
０の動作クロックＣｔは、逓倍関係にあるものとする。
つまり、動作クロックＣｔの周波数は上記クロックＣ１
１〜Ｃｎｎの整数倍であるとして説明する。

【００３１】入力処理回路１２１〜１２ｎは、前記した
エラスティックストア機能の他に、タイミング発生回路
１４０で発生するウインドパルスＷ１〜Ｗｎの範囲内に
フレームパルスＦ１１〜Ｆｎｎが入力されているかを検
出する機能を備えており、検出結果をアラーム信号ＡＬ
１〜ＡＬｎとして出力する。アラーム検出信号ＡＬ１〜
ＡＬｎは監視制御装置（図１６のＷＳ１〜ＷＳｍ）へ出
力されると共に、ＯＲゲート１５０でＯＲ論理が取ら
れ、いずれかがアラーム状態でＬＥＤ１６０を点灯させ
る。

【００３２】図３は、入力処理回路１２１〜１２ｎの内
部構成例であり、図４は図３の動作を説明するタイムチ
ャートである。以下、入力処理回路１２１を例に、その
動作を説明する。図３において、２１はシフトレジス
タ、２２はパラレルレジスタ、２３は分周器、２４はラ
ッチ、２５はＦＰアラーム検出回路である。入力処理回
路１２１の入力データＤ１１は、例えば図４（ｂ）に示
す様な、８ビット毎に区分されたシリアル信号であり、
図４（ｃ）に示されるフレームパルスＦ１１とＭＳＢ
（図４のｄ７）の位相が一致した状態で入力される。入
力データＤ１１はシフトレジスタ２１でシフトされ、パ
ラレルレジスタ２２に読み込まれて、８ビットのパラレ
ル信号に変換される。分周器２３は、入力クロックＣ１
１を１／８に分周して、パラレルレジスタ２２のパラレ
ルロードパルス（ＰＬ）を発生する。分周器２３は、フ
レームパルスＦ１１でプリセット（ＰＲ）されるように
なっており、８ビットデータの区切りに同期したパラレ
ルロードパルス（ＰＬ）を発生する。図４（ｄ）は分周
器２３のカウント動作を示したもので、同図（ｃ）のフ
レームパルスでカウント値“７”にプリセットし、ダウ
ンカウントして“０”で図４（ｅ）に示すパラレルロー
ドパルス（ＰＬ）を発生する。

【００３３】ラッチ２４は、パラレルレジスタ２２の８
ビット並列出力を、図２のタイミング発生回路１４０で
発生するラッチパルスＬＴ１で読込んで記憶し、８ビッ
ト並列出力ＢＤ１として出力する。ここで、ラッチ２４
は、図２のクレームの乗せ替え部１１０と多重化部１２
０を接続する際に発生する配線遅延のチャネル間のバラ
ツキを吸収する役割をはたす。つまり、入力処理回路１
２１〜１２ｎは各々入力されたクロックＣ１１〜Ｃｎｎ
の位相に従って独立に動作するため、パラレルレジスタ
２２の出力と、タイミング発生部１４０で発生するラッ
チパルスＬＴ１〜ＬＴｎの相対位相がチャネル毎に変化
することになる。しかし、パラレルレジスタ２２の出力
はＣ１１〜Ｃｎｎの８倍にタイムスロットが拡大されて
いるため、ＬＴ１〜ＬＴｎの立上がりに対して概ね±４
クロック以内（図４のｔ１、ｔ２参照）であれば遅延バ
ラツキを吸収できる。

【００３４】図３のＦＰアラーム検出回路２５は、タイ
ミング発生回路から入力されるウインドパルスＷ１の
“Ｌ”期間に、入力フレームパルスＦ１１の立上がりが
存在することを検出する。図５は、図３のＦＰアラーム
検出回路２５の具体的な回路例であり、図６は、図５の
動作を説明するタイムチャームである。図５において、
４１、４２、４３、はＤＦＦ（ＦＦ：フリップ・フロッ
プ）であり、４４はＳＲ−ＦＦ、４５は遅延線、４６は
ＯＲゲート、４７、４８はＡＮＤゲートを示している。

【００３５】図５の入力信号ＩＲは、電源投入時などに
ＦＰアラーム検出回路２５を初期化するための信号（パ
ワーオンリセット信号等）であり、この入力信号ＩＲが
“Ｈ”レベル時に、ＤＦＦ４１、４２、４３のＱ出力を
“Ｌ”にリセットする。ＤＦＦ４１は、ウインドパルス
Ｗ１によってもリセットされており、Ｗ１が“Ｈ”の期
間では４１のＱ出力は“Ｌ”となる。ＤＦＦ４１のＤ端
子は“Ｈ”レベルにプルアップされ、ＣＫ端子にはフレ
ームパルスＦ１１が入力されているため、ウインドパル
スＷ１が“Ｌ”の期間中にＦ１１が立上がるとＤＦＦ４
１のＱ出力は“Ｈ”レベルとなり、Ｗ１によるリセット
がかかるまで保持される。

【００３６】ＤＦＦ４２は、ＤＦＦ４１のＱ出力をウィ
ンドパルスＷ１の立上がりエッジで取込んで出力し、同
様にＤＦＦ４３は、ＤＦＦ４２のＱ出力をＷ１の立上が
りエッジで取込んで出力する。ＤＦＦ４２とＤＦＦ４３
及びＡＮＤゲート４７と４８は、アラーム検出のための
保護回路を構成しており、ＤＦＦ４２のＱとＤＦＦ４３
のＱが共に“Ｈ”レベルの時にＡＮＤゲート４７の出力
が“Ｈ”になり、ＳＲ−ＦＦ４４をセットする。

【００３７】一方、ＤＦＦ４２のＱとＤＦＦ４３のＱが
共に“Ｈ”レベルの時はＡＮＤゲート４８の出力が
“Ｈ”になり、ＳＲ−ＦＦ４４をリセットする。ＳＲ−
ＦＦ４４のＱの出力をアラーム検出出力ＡＬ１とする
と、ウインドパルスＷ１が“Ｌ”の期間に入力フレーム
パルスＦ１１の立上がりが２フレーム連続して生起しな
い場合に、ＡＬ１はアラーム状態の“Ｈ”レベルを出力
し、ウインドパルスＷ１が“Ｌ”の期間にフレームパル
スＦ１１の立上がりが２フレーム連続して生起した場合
に、アラーム状態解除を行う“Ｌ”レベルを出力するこ
とになる。

【００３８】なお、遅延線４５は、ＤＦＦ４２がＤＦＦ
４１のＱ出力を取込んだ後、ＤＦＦ４２にリセットがか
かるようにＷ１を遅延させる目的で挿入されている。さ
て、上記のウインドパルスは図２のタイミング発生回路
１４０で発生するが、ウインドパルスが“Ｌ”の期間
（図４（ｉ）のｔｗ）を、前記したラッチ２４による位
相変動吸収範囲とほぼ等しくし、発生タイミングを各チ
ャネルに要求される入力フレームのタイミングに合わせ
れば、ＬＥＤ１６０の点灯の有無によって、多重化部１
２０へ入力されるデータのフレーム位相が正常かどうか
を判断できる。

【００３９】なお、タイミング発生回路１４０は、１フ
レームのカウント周期を持つフレームカウンタとデコー
ダで構成されており、デコード値を変更することで、ウ
インドパルス、ラッチパルス、ストローブパルス等の各
種タイミング信号を発生する。従って、図４に示すよう
なタイムチャートを用いて入力フレーム位相の範囲を求
めることは容易であり、先の条件に合わせてデコーダ値
を設定することで各チャネルに対応したウインドパルス
を発生させる。

【００４０】図７は、図２に示した実施例におけるタイ
ミング発生回路１４０内に含まれるＦＰ発生部の構成例
を示す図である。ＦＰ発生部では、フレーム乗せ替え部
に供給するフレームパルスを発生するが、発生するフレ
ームパルスのタイミングを位相設定信号ＰＨ３〜ＰＨ０
によって可変する機能を持っている。図７において、６
０は一致検出回路、６１はカウンタ、６２はインバー
タ、６９１〜６９ｎは出力バッファである。

【００４１】一致検出回路は、ＥＸ−ＮＯＲゲート６３
〜６６、ＡＮＤゲート６７、Ｄ−ＦＦ６８より構成され
ており、カウンタ６１の出力とＰＨ３〜ＰＨ０の一致を
検出する。入力信号ＥＮは、ＦＰ発生部の動作を制御す
る信号であり、ＥＮが“Ｈ”レベルの期間のみＦＰ発生
部が能動になる。ＥＮが“Ｈ”になると、カウンタ６１
はリセットが解除され、クロックＣｔの立上がりでカウ
ンタアップを行う。カウンタ６１を４ビットのバイナリ
ーカウンタとすると、カウント値は１〜１５まで進み、
１６カウント目でＥＮが“Ｌ”レベルになりカウント０
にリセットされる。

【００４２】カウンタ６１の出力ＱＤ〜ＱＡはＥＸ−Ｎ
ＯＲゲート６３〜６６に入力され、ＰＨ３〜ＰＨ０と比
較される。ＥＸ−ＮＯＲゲートは二つの入力信号の論理
レベルが一致した時に“Ｈ”レベルを出力する。また、
ＡＮＤゲート６７は、制御信号ＥＮとＥＸ−ＮＯＲゲー
ト６３〜６６の出力全てが“Ｈ”レベルになった時、出
力が“Ｈ”となる。つまり、ＰＨ３〜ＰＨ０で設定した
値とカウンタ６１のカウント値が一致した時のみ“Ｈ”
レベルを出力する。従ってＦＰ位相設定信号ＰＨ３〜Ｐ
Ｈ０によって出力フレームパルスＦＰ１〜ＦＰｎの発生
タイミングを変更することができる。

【００４３】さて、図２に示した実施例においては、以
下のようにしてフレーム位相の調整を行う。図８は図２
の多重化部１２０の入出力信号を示すタイムチャートで
ある。図８において、（ア）は図７のＦＰ発生部の出力
フレームパルスを示す。また、図８の（イ）、（ウ）、
（オ）、（キ）は図２の入力処理回路１２１〜１２ｎの
入力フレームパルスＦ１１〜Ｆｎｎを示す。また、図８
の（エ）、（カ）、（ク）はウインドパルスＷ１〜Ｗｎ
を示している。図８の（ア）と（イ）の位相差ｔｄ１
は、図７のＦＰ発生部から出力されたフレームパルスＦ
Ｐ１がフレーム乗せ替え部１１０を介して入力処理回路
１２１に戻るまでの一巡遅延時間を示している。また、
前述したように、ＦＰ発生部の出力は位相設定信号ＰＨ
３〜ＰＨ０によって出力タイミングを変更することがで
き、図８のｔｖはこの位相可変範囲を示している。

【００４４】ＦＰ発生部のフレームパルス出力タイミン
グを可変すると、それに伴って多重化部１２０に入力さ
れるデータのフレーム位相も変化する。前述したよう
に、多重化部１２０に入力されたデータのフレーム位相
の良否は、入力処理回路１２１〜１２ｎのＦＰアラーム
検出回路２５で判定され、その結果がＬＥＤ１６０で表
示されている。従って、例えばオペレータがＦＰ位相設
定信号ＰＨ３〜ＰＨ０を、バイナリーコードを発生する
ロータリースイッチ等で設定すれば、ＬＥＤＬ１６０の
状態を見ながらロータリースイッチを回し、消灯範囲の
中心を合わせるだけで、全チャネルの入力データのフレ
ーム位相を多重化に適した位相に合わせることができ
る。なお、上記の一巡遅延時間は、チャネル毎にバラツ
キを持つが、図３で説明したように、入力処理回路のエ
ラスティックストア機能で吸収できる。

【００４５】図９は本発明の他の実施例を示す構成図で
ある。図９は、図２のタイミング発生部１４０内のＦＰ
発生部の具体的な回路例を示している。図９が図７と異
なる点は、発生するフレームパルスの位相をチャネル毎
に意図的にずらすようにした点にある。前述したよう
に、多重化ゲート回路１３０では、チャネル番号順にタ
イミングの異るストローブパルスＳＴ１〜ＳＴｎで入力
処理回路の出力ＢＤ１〜ＢＤｎをゲートするため、チャ
ネル番号の大きいデータはチャネル番号の小さいデータ
に比べて、ストローブパルスでゲートされるまでの待ち
時間が長くなる。従って多重化部１２０に入力する信号
について、チャネル番号の大きな信号のフレーム位相を
順次遅らせるように制御しても多重化動作上の問題は発
生しない。

【００４６】図９において、６０１〜６０４は一致検出
回路であり、図７の一致検出回路６０と同一回路構成で
ある。図９の６１０はカウンタ、６２０はインバータ、
８１〜８４は加算器、８５〜８８は出力バッファであ
る。加算器８１〜８４は、ＦＰ位相設信号ＰＨ３〜ＰＨ
０に所定のバイナリー値を加算する。つまり、８１には
バイナリー値“０”８２にはバイナリー値“２”、８３
には“４”、８４には“６”を加算して出力する。一致
検出回路６０１〜６０４は、カウンタ６１０の出力と、
加算器８１〜８４の出力との一致を検出してフレームパ
ルス出力ＦＰ１Ａ〜ＦＰ４Ａを出力するが、ＰＨ３〜Ｐ
Ｈ０に対して上記のバイナリー値が加算されているた
め、ＦＰ１Ａ〜ＦＰ４Ａは各々２クロックづつずれた位
相のフレームパルスとなる。

【００４７】図１０は図９に示したＦＰ発生部を用いた
場合の多重化部１２０ａの入出力信号を示すタイムチャ
ートである。図１０において、（ケ）、（コ）、
（サ）、（シ）は図９のＦＰ発生部の出力フレームパル
スＦＰ１Ａ〜ＦＰ４Ａを示す。このＦＰ１Ａ〜ＦＰ４Ａ
は、ＦＰ位相設定信号ＰＨ３〜ＰＨ０によって出力タイ
ミングが変更される。図１０の（ス）、（ソ）、
（チ）、（テ）は図２の入力処理回路１２１〜１２４に
戻るフレームパルスＦ１１Ａ〜Ｆ４４Ａを示す。また図
１０の（セ）、（タ）、（ツ）、（ト）はウインドパル
スＷ１Ａ〜Ｗ４Ａを示す。ウインドパルスＷ１Ａ〜Ｗ４
ＡはＦＰＦ１Ａ〜ＦＰＦ４Ａの相対位相をずらすことに
対応させてウインドウを開くタイミングをずらす、つま
り、“Ｌ”のタイミングをチャネル毎にずらしたパルス
を発生させる。

【００４８】図９、図１０に示すようにＦＰ発生部から
出力するフレームパルスの位相をずらすことの利点は、
入力処理回路１２１〜１２４の回路規模削減と同時スイ
ッチング雑音の低減を図ることにある。前述したよう
に、チャネル番号の大きい信号は多重化に際しての待ち
時間が長い。従来、この待ち時間を確保するため、図３
のラッチ２４を二段構成にしたり、シフトレジスタ２１
とパラレルレジスタのビット数を増してＳ／Ｐ変換の並
列度を上げる必要があったが、多重化部１２０に入力さ
れる信号のフレーム位相がずれることによって待ち時間
が減少するため、入力処理回路が簡略化できる。

【００４９】また、多重化部１２０に入力される信号の
フレーム位相が一致している場合は、フレーム同期符号
などの固定パターン部分で同時スイッチングが発生する
ため、電源電圧が急激に変動して動作余裕が低下した
り、エラーが発生する場合がある。実際には、多重化部
１２０に入力されるデータのフレーム位相は配線遅延の
バラツキなどによりずれるが、配線長が揃っている場合
には同時スイッチングの影響を受ける。本実施例におい
ては、配線長が揃っていても入力データの位相が確実に
ずれるため、同時スイッチングの影響を軽減できる。

【００５０】なお、以上の動作は、チャネル毎にフレー
ムパルスをずらす場合について説明したが、フレーム乗
せ替え部の基板実装形態などに合わせて、数チャネルづ
つのグループに分け、このグループ毎にフレームパルス
をずらすように制御することもできる。

【００５１】以上、本実施の形態によれば、多数チャネ
ルのデータのフレーム位相合わせが、非常に簡易な方法
で実現できる。また、フレーム乗せ替え部に供給するフ
レームパルスの位相を制御することによって、多重化に
要求される回路規模を削減すると共に、同時スイッチン
グ雑音の影響を受けにくい安定な多重化動作が実現でき
る。

【００５２】次に、図１に示した伝送装置における例え
ばフレーム乗せ替え部５００−ｉ（ｉ＝１〜４）等を改
良した構成例を図１１に示す。多重化部５１は図１にお
ける多重化部５３０に相当し、フレーム構成回路５２−
１〜５２−ｎは図１におけるフレーム構成回路５２０−
１〜５２０−４等に相当している。ここでは、フレーム
構成回路５２−１〜５２−ｎにてＳＴＭ−ｍのフレーム
構成を行って送出し、多重化部５１はこれらＳＴＭ−ｍ
のフレームをＳＴＭ−ｎに多重化してＳＴＭ−ｎのデー
タフレームとデータクロック及びフレームパルスを上位
の装置へ送出している。

【００５３】多重化部５１は、図１におけるクロック供
給部６５０から多重化部６００を介して、または、図２
における多重化部１２０内のタイミング発生回路１４０
から基準クロック及び基準フレームパルスを得ている。

【００５４】また、多重化部５１は、図１２に示すよう
に、上記の基準クロックをｎ分周する（周波数を１／ｎ
とする）分周器５５、分周器５５の出力及び基準フレー
ムパルスを分岐して、これらをフレーム構成回路５２−
１〜５２−ｎへ送出する分岐器５６を備えている。

【００５５】一方、フレーム構成回路５２−１〜５２−
ｎは、多重化部５１から与えられた基準クロック及び基
準フレームパルスを受け取り、これに基づきＳＴＭ−ｍ
のフレーム構成をしてＳＴＭ−ｍのデータと共にクロッ
ク及びフレームパルスを多重化部５１へ返送する。多重
化部５１では、フレーム構成回路５２−１〜５２−ｎか
ら送られてきたＳＴＭ−ｍのデータを同じく送られてき
たクロックを用いて取り込む。

【００５６】また、多重化部５１には図１２に示される
ように位相比較器５７が備えられており、位相比較器５
７は上記フレーム構成回路５２−１〜５２−ｎから返送
されるｎチャネル分のフレームパルスとフレーム構成回
路５２−１〜５２−ｎへ送出する基準クロックとの位相
を比較して位相差に基づき警報等を監視回路へ通知して
いる。

【００５７】具体的には位相比較器５７は、各チャネル
毎における位相差が所定閾値を越えているかを更に検出
し、閾値を超えている場合には該当チャネルの識別情報
及び多重が適切に行われていない旨の警報を監視回路
（図１６の監視制御装置ＳＷ）へ通知し、監視回路はこ
れに基づく所要対策の実施やオペレータへの警報報知等
を行う。この実施の形態によれば監視回路からの指示に
より受信側へ不適正な多重化が行われた旨を知らせるな
どの対策を取ることが可能であり、また、該当チャネル
の識別情報が通知されることにより障害発生箇所を特定
可能であり、メインテナンスなどを迅速に行うことが可
能である。

【００５８】更に、図１８において説明したクロック供
給の手法を図１３に示すように変更する。フレーム構成
回路５２０−１〜５２０−ｎでは、クロック供給部６５
０から到来しクロック分配器６６０Ａにて分配されたク
ロックｃｋを受けて動作を行う。一方、多重化部６００
は、フレーム構成回路５２０−１〜５２０−ｎから送ら
れるフレーム同期がとられたデータフレームを受け取
り、クロックは分配器６６０Ａにより分岐されたクロッ
クが逓倍器６８０にてｎ逓倍されたものを受け取る。

【００５９】以上の構成により、クロック分配器６６０
にて分配されたクロックの周波数成分は、図１４（ａ）
に示すようにジッタ成分を持たず、これが逓倍器６８０
の入力端へ到ってもその周波数成分に変化はない（図１
４（ａ））。更に、逓倍器６８０においてｎ逓倍されて
周波数がｎ倍されｎｆ１となることが図１４（ｃ）に示
されているが、この逓倍後の周波数成分にもジッタが現
れることがなく、係るクロックを用いて多重化部６００
にて多重化データを得るので、多重化データ波形のアイ
パターンが図１４（ｄ）に示されるようにアイが広くな
り、受信側においてデータ識別誤りを生じる不具合を回
避できる。

【００６０】

【発明の効果】以上説明したように本発明によれば、フ
レーム乗せ替え部から出力されるデータのフレーム位相
が所定時間幅にあるか否か判定して、フレームパルス発
生部を制御してフレームパルスの発生タイミングを制御
するようにできるので、フレームパルスの位相を適正に
保持することが可能である。

【００６１】また本発明によれば、前記フレーム位相判
定手段へ前記所定時間幅に対応するパルスを与えるパル
ス発生手段を備えるので、フレーム乗せ替え部から出力
されるデータのフレーム位相が所定時間幅にあるか否か
をパルスを用いて容易に判定可能となる効果がある。ま
た、前記フレーム位相判定手段による判定結果を表示す
る表示手段が備えられているので、データのフレーム位
相が所定時間幅にあるかを表示により知ることができ、
フレームパルスの発生タイミングを制御の容易化を図る
ことができる。

【００６２】また本発明によれば、フレーム構成回路に
おいて到来するデータフレームを多重化部側へ返送し、
これと基準フレームパルス発生部から得られる基準フレ
ームパルスとの位相差を比較し、結果を監視部へ送出す
るようにしているので、多重化部における多重化前のデ
ータのフレーム位相差を検出可能であり、警報や障害箇
所特定を行い得る効果がある。

【００６３】また本発明によれば、フレーム構成回路を
介することなくクロックを多重化部へ与えるので、ジッ
タが生じることなく、適切な多重化を保証できるという
効果を奏する。

【図面の簡単な説明】

【図１】本実施の形態に係る伝送装置の基本構成を示す
図。

【図２】本実施の形態に係る伝送装置の構成を示す図。

【図３】本実施の形態に係る伝送装置の要部のブロック
図。

【図４】図３の回路の動作を示すタイムチャート。

【図５】本実施の形態に係る伝送装置の要部のブロック
図。

【図６】図５の回路の動作を示すタイムチャート。

【図７】本実施の形態に係る伝送装置の要部のブロック
図。

【図８】本実施の形態に係る伝送装置に設けられる多重
化部における動作を示すタイムチャート。

【図９】本発明の要部の他の実施例を示す構成図。

【図１０】図９の回路の動作を示すタイムチャート。

【図１１】第２の実施の形態に係る伝送装置の構成図。

【図１２】第２の実施の形態に係る伝送装置の要部構成
図。

【図１３】第３の実施の形態に係る伝送装置の構成図。

【図１４】第３の実施の形態に係る伝送装置の動作を説
明するための信号成分図。

【図１５】本発明が適用される国際間ＳＤＨネットワー
クの構成を示す図。

【図１６】図１５の各ノードの詳細構成を示す図。

【図１７】従来の伝送装置の構成を示す図。

【図１８】従来の伝送装置におけるクロック供給系統の
構成を示す図。

【図１９】図１８の従来例による動作を説明するための
図。

【符号の説明】

１ＴＳＡ２現用系高
速インタフェース部３予備系高速インタフェース部４低速イン
タフェース部５制御部６記憶部５１多重化部５２−１〜５２−ｎフレーム構成回路５５分岐器５６分岐器５７位相比較器１１０フレーム乗せ替え部１１１〜１１ｎ
フレーム乗せ替え回路１２０多重化部１２１〜１２ｎ
入力処理回路１３０多重化ゲート回路１４０タイミン
グ発生回路１５０ＯＲゲート１６０アラーム表
示ＬＥＤ５２０−１〜５２０−ｎフレーム構成回路６００多重化器６６０Ａクロック分岐器６８０逓倍器

フロントページの続き (72)発明者土橋恭介東京都日野市旭が丘３丁目１番地の１株式会社東芝日野工場内 (72)発明者西村直樹東京都日野市旭が丘３丁目１番地の１株式会社東芝日野工場内Ｆターム(参考） 5K028 BB08 KK01 NN21 SS06

Claims

【特許請求の範囲】

【請求項１】到来するデータフレームを、与えられる
フレームパルスに同期して出力するフレーム乗せ替え部
と、前記フレームパルスを発生するフレームパルス発生部
と、前記フレーム乗せ替え部から出力されるデータのフレー
ム位相が所定時間幅にあるか否かを判定するフレーム位
相判定手段と、前記フレームパルス発生部を制御してフレームパルスの
発生タイミングを制御するタイミング制御手段とを具備
することを特徴とする伝送装置。
【請求項２】前記フレーム位相判定手段へ前記所定時
間幅に対応するパルスを与えるパルス発生手段を備える
ことを特徴とする請求項１に記載の伝送装置。
【請求項３】前記フレーム位相判定手段による判定結
果を表示する表示手段が備えられていることを特徴とす
る請求項１または２に記載の伝送装置。
【請求項４】前記フレーム乗せ替え部から出力された
データを一時記憶し、この一時記憶したデータを多重化
部へ出力する記憶部を備え、前記フレーム位相判定手段が前記記憶部に到来するフレ
ームデータについて判定を行うことを特徴とする請求項
１乃至３のいずれか１項に記載の伝送装置。
【請求項５】フレーム乗せ替え部は、複数のチャネル
対応にフレーム乗せ替えを行う複数のフレーム構成回路
を有し、前記フレームパルス発生部は前記複数のフレーム構成回
路へ同一タイミングのフレームパルスを与えることを特
徴とする請求項１乃至４のいずれか１項に記載の伝送装
置。
【請求項６】フレーム乗せ替え部は、複数のチャネル
対応にフレーム乗せ替えを行う複数のフレーム構成回路
を有し、前記フレームパルス発生部は前記複数のフレーム構成回
路へ所定時間づつシフトしたタイミングのフレームパル
スを与えることを特徴とする請求項１乃至４のいずれか
１項に記載の伝送装置。
【請求項７】フレーム乗せ替え部は、複数のチャネル
対応にフレーム乗せ替えを行う複数のフレーム構成回路
を有し、パルス発生手段は、前記複数のフレーム構成回路から出
力されるフレームデータの位相判定のために、同一タイ
ミングのパルスを与えることを特徴とする請求項２に記
載の伝送装置。
【請求項８】フレーム乗せ替え部は、複数のチャネル
対応にフレーム乗せ替えを行う複数のフレーム構成回路
を有し、パルス発生手段は、前記複数のフレーム構成回路から出
力されるフレームデータの位相判定のために、所定時間
づつシフトしたタイミングのパルスを与えることを特徴
とする請求項２に記載の伝送装置。
【請求項９】基準フレームパルスを発生する基準フレ
ームパルス発生部と、到来するデータフレームを、前記基準フレームパルスに
同期して出力すると共に、前記データフレームに対応す
るフレームパルスを返送する複数のフレーム構成回路
と、前記基準フレームパルスを用いて前記複数のフレーム構
成回路から出力されるデータフレームを多重化する多重
化部と、前記基準フレームパルス発生部から得られる基準フレー
ムパルスと前記各出力回路から返送されるフレームパル
スとの位相差を比較し、結果を監視部へ送出する位相比
較部とを具備することを特徴とする伝送装置。
【請求項１０】位相比較部が多重化部に設けられてい
ることを特徴とする請求項９に記載の伝送装置。
【請求項１１】到来するデータフレームを、前記基準
フレームパルスに同期して出力する複数のフレーム構成
回路と、前記複数のフレーム構成回路から出力されるデータフレ
ームを多重化する多重化部と、装置が用いるクロックを供給するクロック供給部と、クロックを所定逓倍して前記多重化部へ送出する逓倍器
と、前記クロック供給部から供給されるクロックを前記逓倍
器及び前記複数のフレーム構成回路へ分配する分配器と
を具備することを特徴とする伝送装置。