JP2001237694A - ホールドオーバ機能付きｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模小型化、コスト低減のホールドオー
バ機能ＰＬＬ回路を提供。 【解決手段】 入力断検出回路１１、１２と、基準クロ
ックのいずれかを選択しＰＬＬ回路の位相比較回路１５
へ出力するセレクタ１３と、位相比較回路１５の出力を
平滑化するループフィルタ１６と、ホールド動作用のＡ
／Ｄ変換器３２とディジタル処理部３３とＤ／Ａ変換器
３４と、前記ループフィルタ１６の出力とＤ／Ａ変換器
３４の出力とのいずれかを選択する切替回路３１と、入
力断検出回路１１、１２の検出結果に基づきセレクタ１
３と切替回路３１を制御する切替制御回路３０と、切替
回路３１を介してループフィルタ１６又はＤ／Ａ変換器
３４の出力を受ける電圧制御発振器１７と、この電圧制
御発振器１７の出力を分周して前記位相比較回路１５へ
出力する分周回路１８とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＳＤＨ(S
ynchronous Digital Hierarchy )規格またはＳＯＮＥＴ
（Synchronous Optical Network ）に準拠する伝送装置
に関し、特にＩＴＵ−Ｔ勧告Ｇ．８４１に規定されるＡ
ＰＳバイトを用いて自律的に伝送路切り替えを行う伝送
装置におけるホールドオーバ機能付きＰＬＬ回路の改良
に関するものである。

【０００２】

【従来の技術】近年、世界的に統一されたユーザ網イン
タフェースに基づく広帯域ＩＳＤＮの展開が求められ、
各種の高速サービスや既存の低速サービスを統一的に多
重化するための規格、すなわちＳＤＨ（米国ではＳＯＮ
ＥＴと称される。両者は厳密には異なるが、１５５．５
２Ｍｂ／ｓ以降のステージでは同一の規格であるため、
相互接続が可能である。以下の文章ではＳＤＨとして説
明を行うが、ＳＯＮＥＴも含むものとする。）が標準化
されている。これを受けて、各国に設置されたＳＤＨ伝
送装置を大容量の光海底ケーブル等で接続した国際間ネ
ットワークに関する技術開発が今盛んに行われている。

【０００３】このような国際間ＳＤＨネットワークで
は、図４に示すように、複数の伝送装置（ノード：Ｎｏ
ｄｅ）ａ〜ｆを、現用系ＳＬ（実線）および予備系ＰＬ
（点線）に二重化された伝送路でリング状に接続する形
態がとられる。また、現用系および予備系の各伝送路
は、それぞれ時計回り（Clockwise ：ＣＷ）および反時
計回り（Counter Clockwise ：ＣＣＷ）の回線を有して
おり、障害発生時には、これらの伝送路を切り替えるこ
とで伝送信号の救済を行うようになっている。

【０００４】ＳＤＨ伝送システムにおける障害発生時の
伝送路の切り替え手順は、ＩＴＵ−Ｔ勧告Ｇ．８４１に
おいて詳細に規定されている。障害発生の際には、各ノ
ードは上記勧告に従い、ＳＤＨ伝送フレームのセクショ
ンオーバーヘッド（ＳＯＨ）に定義されたＡＰＳ(Autom
atic Protection Switching)バイト（Ｋ１・Ｋ２バイ
ト）の書き換えおよび授受を行うことで、自律的に伝送
路切り替えを実行する。

【０００５】ここでは、各ノードａ−ｂ間、ｂ−ｃ間、
ｃ−ｄ間、ｄ−ｅ間、ｅ−ｆ間、ｆ−ａ間をそれぞれセ
グメント（Segment ）Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆとする。
図４において、各ノードａ〜ｆは、現用系伝送路ＳＬお
よび予備系伝送路ＰＬを介して伝送される情報のうちの
任意の情報を取り出し、低速回線ＭＬを介して多重化装
置（或いは交換機）Ｓｗなどの低位の通信装置のそれぞ
れにドロップすると共に、各多重化装置Ｓｗから送られ
る情報を現用系伝送路ＳＬまたは予備系伝送路ＰＬにア
ッドするものである。ここで、各多重化装置Ｓｗは、さ
らに低位の加入者線交換機などの設備（符号付せず）に
接続されている。

【０００６】ここで現用系伝送路ＳＬおよび予備系伝送
路ＰＬは、例えばＳＤＨにおいて標準化されているＳＴ
Ｍ−１６などの多重回線で、各ノードａ〜ｆ間でそれぞ
れ設定される通信パスで伝送される信号が時分割多重さ
れている。例えばノードａでは、他のノードから隣のノ
ードであるノードｆを介して伝送された高速の時分割多
重信号を受信し、自ノード宛のチャネルを現用系伝送路
ＳＬ（予備系伝送路ＰＬ）から分離（ドロップ）して低
速回線ＭＬに出力する。そして、自ノード宛でない他の
チャネルの時分割多重信号に、自ノードの低速回線ＭＬ
から伝送されてきた信号を多重（アッド）して、隣のノ
ードであるノードｂに対して高速時分割多重信号を出力
する。また、逆方向の伝送信号であるノードｂから伝送
された高速多重時分割信号も同様に、自ノードの低速回
線ＭＬに多重／分離（アッド／ドロップ）を行って、ノ
ードｆに出力するようになっている。

【０００７】図５に、各ノードａ〜ｆの主要部構成を示
す。すなわち各ノードａ〜ｆは、アッド・ドロップ・マ
ルチプレクサ（ＡＤＭ）で構成されている。現用系伝送
路ＳＬ（予備系伝送路ＰＬ）を介して伝送される同期伝
送データを現用系インタフェース部（Ｉ／Ｆ）２、予備
系インタフェース部（Ｉ／Ｆ）３を介してＴＳＡ部（ま
たはＭＳＷ部）１に導入し、更に低速インタフェース部
（Ｉ／Ｆ）４を介して低速回線ＭＬ側にドロップする。
上記においてＴＳＡ部は、Time Slot Assignment部であ
り、またＭＳＷ部は、Matrix Switch である。また、低
速回線ＭＬ側から入力される同期伝送データを、低速イ
ンタフェース部４を介してＴＳＡ１に導入し、現用系伝
送路ＳＬ（予備系伝送路ＰＬ）に多重するものである。

【０００８】ＴＳＡ１に対する動作制御は、各インタフ
ェース部（Ｉ／Ｆ）２、３から与えられる情報に基づき
制御部５により行なわれる。この制御部５は、各種制御
に係わるプログラムおよびデータを記憶部６に記憶して
いる。

【０００９】また、クロック供給部７が設けられてお
り、ＴＳＡ１、各現用系予備系インタフェース部（Ｉ／
Ｆ）２、３及び低速インタフェース部（Ｉ／Ｆ）４に対
して信号の伝送等に用いる基準クロックをクロック供給
部７から供給している。

【００１０】従来、例えば各現用系予備系インタフェー
ス部（Ｉ／Ｆ）２、３等においては、上記クロック供給
部７から送られる複数の基準クロックを用いて、図６に
示されるようなＰＬＬ回路により所要のクロックを得て
いる。

【００１１】上記クロック供給部７から送られた２つの
基準クロックＣＫ１、ＣＫ２が入力断検出回路１１、１
２及びセレクタ１３に入力される。セレクタ１３は切替
制御回路１４の制御により上記２つの基準クロックＣＫ
１、ＣＫ２のいずれかを通過させ、通過した基準クロッ
クは位相比較回路１５へ到る。

【００１２】位相比較回路１５、ループフィルタ１６、
電圧制御発振器１７、分周回路１８により形成されるル
ープは通常のＰＬＬ（フェーズ・ロック・ループ）であ
り、この従来例においては、ループフィルタ１６と電圧
制御発振器１７の間に、Ａ／Ｄ変換器２１、ラッチ回路
２２、Ｄ／Ａ変換器２３を設けている。

【００１３】上記の回路では、例えば、当初において基
準クロックＣＫ１をセレクタ１３により選択して動作を
行っているときに、入力断検出回路１１により基準クロ
ックＣＫ１の入力断が検出されたとする。これを受けた
切替制御回路１４がラッチ回路２２のラッチ動作を停止
させて、その段階でラッチ回路２２に保持されているＡ
／Ｄ変換器２１の出力がＤ／Ａ変換器２３へ送出される
ようにする。この結果、ＰＬＬのループは断たれて電圧
制御発振器１７はラッチ回路２２に保持されたループフ
ィルタ１６の出力電圧に対応する周波数にて発振を行う
ホールド状態へ遷移する。

【００１４】上記の後に切替制御回路１４は、セレクタ
１３を制御して基準クロックＣＫ２を選択させると共
に、ラッチ回路２２によるラッチ動作を再開させて、Ｐ
ＬＬのループを復旧させる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＰＬＬ回路によると、Ａ／Ｄ変換器２１、
ラッチ回路２２、Ｄ／Ａ変換器２３はＰＬＬループに組
み込まれており、これらの動作速度が遅い場合にはルー
プ内遅延等の影響により設計上のループ帯域に制限を受
けることになる。そこで、従来は、上記Ａ／Ｄ変換器２
１、ラッチ回路２２、Ｄ／Ａ変換器２３として、高速動
作を行うものを採用しており、装置が高価となり、また
回路規模の大型化を招くという問題点があった。

【００１６】本発明は上記のような従来のＰＬＬ回路が
有する問題点を解決せんとしてなされたもので、その目
的は、ホールドオーバのための構成を有しながら、回路
規模の大型化を抑制でき、コストも低減することのでき
るホールドオーバ機能付きＰＬＬ回路を提供することで
ある。

【００１７】

【課題を解決するための手段】本発明に係るホールドオ
ーバ機能付きＰＬＬ回路は、複数の基準クロックを受け
てそれぞれの入力断を検出する入力断検出回路と、前記
複数の基準クロックのいずれかを選択してＰＬＬ回路の
位相比較回路へ出力する第１の選択手段と、前記位相比
較回路の出力を受けて平滑化を行うループフィルタと、
このループフィルタの出力を受けてディジタル変換を行
うＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を記憶し、
出力する記憶手段と、この記憶手段に対し記憶の指示を
与える指示手段と、前記記憶手段の出力をアナログ信号
へ変換するＤ／Ａ変換器と、前記ループフィルタの出力
と前記Ｄ／Ａ変換器の出力とのいずれか一方を選択する
第２の選択手段と、前記第２の選択手段を介して到来す
る前記ループフィルタの出力電圧に応じた周波数の信号
を出力する電圧制御発振器と、この電圧制御発振器の出
力を分周して前記位相比較回路へ出力する分周回路と、
前記第１の選択手段の出力と前記分周回路の出力の位相
差を検出する位相検出回路と、前記入力断検出回路の検
出結果と前記位相検出回路の検出結果に基づき前記第１
の選択手段及び前記第２の選択手段の選択動作を制御す
る制御手段とを具備することを特徴とする。これによっ
て、ループフィルタの出力を直接に電圧制御発振器へ与
える経路と、Ａ／Ｄ変換器の出力を記憶した記憶手段の
出力がＤ／Ａ変換器を介して電圧制御発振器へ与えられ
る経路との選択が第２の選択手段においてなされ、通常
時とホールドオーバのための経路の切替えがなされる。

【００１８】本発明に係るホールドオーバ機能付きＰＬ
Ｌ回路は、複数の基準クロックを受けてそれぞれの入力
断を検出する入力断検出回路と、前記複数の基準クロッ
クのいずれかを選択してＰＬＬ回路の位相比較回路へ出
力する第１の選択手段と、前記位相比較回路の出力を受
けて平滑化を行う可変利得ループフィルタと、この可変
利得ループフィルタの出力を受けてディジタル変換を行
うＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を記憶し、
出力する記憶手段と、前記記憶手段の出力をアナログ信
号へ変換するＤ／Ａ変換器と、前記可変利得ループフィ
ルタの出力と前記Ｄ／Ａ変換器の出力とのいずれか一方
を選択する第２の選択手段と、前記第２の選択手段を介
して到来する前記可変利得ループフィルタの出力電圧に
応じた周波数の信号を出力する電圧制御発振器と、この
電圧制御発振器の出力を分周して前記位相比較回路へ出
力する分周回路と、前記分周回路の出力と前記第１の選
択手段の出力との位相差を検出する位相検出回路と、前
記第２の選択手段により前記Ｄ／Ａ変換器の出力から前
記可変利得ループフィルタの出力へ切り替える際に、前
記位相検出回路により検出された位相差に基づき前記可
変利得ループフィルタの利得制御を行う利得制御手段
と、前記入力断検出回路の検出結果と、前記第１の選択
手段の出力と前記位相検出回路により検出された位相差
に基づき前記第１の選択手段及び前記第２の選択手段の
選択動作を制御する制御手段とを具備することを特徴と
する。これにより第２の選択手段により前記Ｄ／Ａ変換
器の出力から前記ループフィルタの出力へ切り替える際
に、分周回路の出力と第１の選択手段の出力との位相差
を検出する位相検出回路の検出結果である位相差に基づ
き前記可変利得ループフィルタの利得制御が行われ、切
り替え時の安定動作が確保される。

【００１９】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態に係るホールドオーバ機能付きＰＬＬ回路
を説明する。各図において同一の構成要素には同一の符
号を付して重複する説明を省略する。図１にホールドオ
ーバ機能付きＰＬＬ回路の第１の実施の形態を示す。図
５にて説明したクロック供給部７から送られた２つの基
準クロックＣＫ１、ＣＫ２が入力断検出回路１１、１２
及びセレクタ１３に入力される。セレクタ１３は切替制
御回路３０の制御により上記２つの基準クロックＣＫ
１、ＣＫ２のいずれかを通過させ、通過した基準クロッ
クは位相検出回路４２で位相差が検出されるために分岐
した後に位相比較回路１５へ到る。

【００２０】位相比較回路１５、ループフィルタ１６、
電圧制御発振器１７、分周回路１８により形成されるル
ープは通常のＰＬＬ（フェーズ・ロック・ループ）であ
る。この第１の実施の形態においては、ループフィルタ
１６の出力を分岐して、一方は切替回路３１へ送り、他
方をＡ／Ｄ変換器３２へ送るように構成している。上記
切替回路３１は、例えば、サンプリングホールド回路が
用いられる。Ａ／Ｄ変換器３２の出力側にはディジタル
処理部３３が接続され、ディジタル処理部３３の出力側
にはＤ／Ａ変換器３４が接続されている。ここにおい
て、ディジタル処理部３３は、例えば、プロセッサとメ
モリ等からなり、Ａ／Ｄ変換器３２の出力の記憶、フィ
ルタリング、出力の利得制御等を行う。

【００２１】切替回路３１により選択されたループフィ
ルタ１６の出力またはＤ／Ａ変換器３４の出力は電圧制
御発振器１７へ与えられる。切替制御回路３０は、セレ
クタ１３へ切替指示信号を与え、ディジタル処理部３３
へＡ／Ｄ変換器３２の出力を取り込み記憶する指示信号
を与え、切替回路３１へ切替指示信号を与える。

【００２２】以上のように構成された回路の動作を説明
する。当初において切替制御回路３０は、基準クロック
ＣＫ１をセレクタ１３により選択し、ループフィルタ１
６の出力が電圧制御発振器１７へ到るように切替回路３
１を制御している。このとき、位相比較回路１５では、
基準クロックＣＫ１と分周回路１８により分周された所
定周波数の信号との位相比較が行われ、位相差に対応す
る信号をループフィルタ１６へ出力する。ループフィル
タ１６は、位相比較回路１５から出力された信号のノイ
ズ除去及び平滑化を行う。ループフィルタ１６の出力は
切替回路３１を介して電圧制御発振器１７へ到る。電圧
制御発振器１７は入力電圧に応じた周波数で発振を行
い、この信号を出力する。

【００２３】電圧制御発振器１７が発生した信号は分周
回路１８において所定分周を受けて所定の周波数とされ
位相比較回路１５へ与えられる。このようなＰＬＬ動作
が行われているときに、入力断検出回路１１により基準
クロックＣＫ１の入力断が検出されたとする。すると、
切替制御回路３０はディジタル処理部３３へＡ／Ｄ変換
器３２の出力の記憶を指示し、切替回路３１へ指示を与
えてＤ／Ａ変換器３４の出力を選択させる。

【００２４】ディジタル処理部３３は切替制御回路３０
の上記指示を受けて、このときのＡ／Ｄ変換器３２の出
力を記憶し、記憶したディジタル信号を出力する。この
ディジタル信号はＤ／Ａ変換器３４によりアナログ信号
へ戻され電圧制御発振器１７へ出力される。電圧制御発
振器１７はＤ／Ａ変換器３４により与えられた入力電圧
に応じた周波数で発振を行い、この信号を出力する。こ
れ以降において、切替制御回路３０がセレクタ１３を制
御して基準クロックＣＫ２を選択するまでの間は、上記
でディジタル処理部３３に記憶されたディジタルデータ
が用いられて、電圧制御発振器１７による発振が行われ
る。

【００２５】また、基準クロックＣＫ２を選択した後に
切替回路３１を元に戻す際には位相検出回路４２にて検
出した位相差が所定値となったタイミングで切替制御回
路３０から切替回路３１を制御する。即ち、基準クロッ
クＣＫ２を選択して切替回路３１を切り戻すまでの間は
位相検出回路４２へ到来する２つのクロックの位相差は
変化している。この変化において位相差がＰＬＬの常態
における位相差に近付いたときに切替回路３１を元に戻
すことにより急激な出力変動を抑制することができる。

【００２６】この第１の実施の形態によると、Ａ／Ｄ変
換器３２、Ｄ／Ａ変換器３４が、通常動作時にＰＬＬル
ープに入らないので、これらの動作速度が遅くてもルー
プ内遅延等の影響が生じない。逆に言うと、Ａ／Ｄ変換
器３２、Ｄ／Ａ変換器３４を動作速度の遅い安価な小型
のものとすることができる。

【００２７】次に、第２の実施の形態を説明する。この
第２の実施の形態に係るホールド機能付きＰＬＬ回路が
図２に示されている。この第２の実施の形態では、ルー
プフィルタとして可変利得形の増幅器を含む可変利得ル
ープフィルタ４１を用いると共に、セレクタ１３から出
力される基準クロック（ＣＫ１、ＣＫ２）と分周回路１
８の出力との位相差を検出して切替制御回路４０へ送出
する位相検出回路４２を設けている。セレクタ１３から
出力される基準クロック（ＣＫ１、ＣＫ２）は位相検出
回路４２を介して位相比較回路１５へ到る。

【００２８】この回路においては、当初において切替制
御回路３０は、基準クロックＣＫ１をセレクタ１３によ
り選択しており、その後入力断検出回路１１により基準
クロックＣＫ１の入力断が検出され、切替回路３１がＤ
／Ａ変換器３４の出力を選択して動作が行われるまで
は、第１の実施の形態と同じ動作が行われる。切替回路
３１がＤ／Ａ変換器３４の出力を選択して動作している
ホールド状態から切替制御回路４０がセレクタ１３を制
御して基準クロックＣＫ２を選択する際には、図３に示
されるような制御が行われる。

【００２９】切替制御回路４０がセレクタ１３を切り替
えて基準クロックＣＫ２を選択し、かつ切替回路３１を
ループフィルタ１６側へ切り換えるとき（ｔ１）におい
て（またはｔ１となる前のホールド状態において）、切
替制御回路４０の制御により利得可変ループフィルタ４
１の利得が小さくされる。そして、切替制御回路４０は
位相検出回路４２の出力により位相差をモニタして位相
差が小さくなるにつれて利得可変ループフィルタ４１の
利得を徐々に大きくし、位相差がゼロまたは所定値とな
ると（ｔ２）、利得可変ループフィルタ４１の利得を所
定の利得（第１の実施の形態のループフィルタ１６の利
得）に固定する。

【００３０】このように動作がなされることから、セレ
クタ１３を切り替えて基準クロックＣＫ２を選択し、か
つ切替回路３１をループフィルタ１６側へ切り換えると
きに、ループフィルタの利得が大きくて出力にオーバシ
ュートとアンダーシュートが生じ、安定するまでに時間
を要するという不具合を回避できる。

【００３１】

【発明の効果】以上説明したように本発明に係るホール
ドオーバ機能付きＰＬＬ回路によれば、ループフィルタ
の出力を直接に電圧制御発振器へ与える経路と、Ａ／Ｄ
変換器の出力を記憶した記憶手段の出力がＤ／Ａ変換器
を介して電圧制御発振器へ与えられる経路とを設けて、
通常時とホールドオーバのための経路の切替えを行うよ
うにしているので、ホールドオーバのための回路として
ループ内遅延等の影響を考慮する必要がなく、従来より
も低速で小型で安価なものを用いて構成することができ
る。

【００３２】また、本発明に係るホールドオーバ機能付
きＰＬＬ回路によれば、ループフィルタに可変利得ルー
プフィルタを採用し、Ｄ／Ａ変換器の出力からループフ
ィルタの出力へ切り替える際に、分周回路の出力と第１
の選択手段の出力との位相差を検出する位相検出回路の
検出結果である位相差に基づき可変利得ループフィルタ
の利得制御を行うので、切り替え時の安定動作が確保さ
れる。

【図面の簡単な説明】

【図１】本発明に係るホールド機能付きＰＬＬ回路の第
１の実施の形態を示す図。

【図２】本発明に係るホールド機能付きＰＬＬ回路の第
２の実施の形態を示す図。

【図３】第２の実施の形態の動作を説明するためのタイ
ムチャート。

【図４】本発明が適用される国際間ＳＤＨネットワーク
の構成を示す図。

【図５】図４の各ノードの詳細構成を示す図。

【図６】従来のホールド機能付きＰＬＬ回路を示す図。

【符号の説明】

１１、１２ 入力断検出回路 １３ セレク
タ １５ 位相比較回路 １６ ループ
フィルタ １７ 電圧制御発振器 １８分周回路 ３０、４０ 切替制御回路 ３１ 切替回
路 ３２ Ａ／Ｄ変換器 ３３ ディジ
タル処理部 ３４ Ｄ／Ａ変換器 ４１ 可変利
得ループフィルタ ４２ 位相検出回路

フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC21 CC41 CC52 DD09 DD33 DD35 DD36 EE06 GG07 GG12 HH04 HH10 KK12 KK38 5K028 AA07 AA14 BB08 KK01 NN33 PP04 PP17 QQ01 5K047 AA11 AA16 BB02 BB17 CC02 GG07 GG11 KK05 KK13 KK17 KK18 MM24 MM33 MM44 MM45 MM46 MM50 MM53 MM55 MM60 MM63

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の基準クロックを受けてそれぞれの
   入力断を検出する入力断検出回路と、 前記複数の基準クロックのいずれかを選択してＰＬＬ回
   路の位相比較回路へ出力する第１の選択手段と、 前記位相比較回路の出力を受けて平滑化を行うループフ
   ィルタと、 このループフィルタの出力を受けてディジタル変換を行
   うＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力を記憶し、出力する記憶手段
   と、 この記憶手段に対し記憶の指示を与える指示手段と、 前記記憶手段の出力をアナログ信号へ変換するＤ／Ａ変
   換器と、 前記ループフィルタの出力と前記Ｄ／Ａ変換器の出力と
   のいずれか一方を選択する第２の選択手段と、 前記第２の選択手段を介して到来する前記ループフィル
   タの出力電圧に応じた周波数の信号を出力する電圧制御
   発振器と、 この電圧制御発振器の出力を分周して前記位相比較回路
   へ出力する分周回路と、 前記第１の選択手段の出力と前記分周回路の出力の位相
   差を検出する位相検出回路と、 前記入力断検出回路の検出結果と前記位相検出回路の検
   出結果に基づき前記第１の選択手段及び前記第２の選択
   手段の選択動作を制御する制御手段とを具備することを
   特徴とするホールドオーバ機能付きＰＬＬ回路。
2. 【請求項２】 複数の基準クロックを受けてそれぞれの
   入力断を検出する入力断検出回路と、 前記複数の基準クロックのいずれかを選択してＰＬＬ回
   路の位相比較回路へ出力する第１の選択手段と、 前記位相比較回路の出力を受けて平滑化を行う可変利得
   ループフィルタと、 この可変利得ループフィルタの出力を受けてディジタル
   変換を行うＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力を記憶し、出力する記憶手段
   と、 前記記憶手段の出力をアナログ信号へ変換するＤ／Ａ変
   換器と、 前記可変利得ループフィルタの出力と前記Ｄ／Ａ変換器
   の出力とのいずれか一方を選択する第２の選択手段と、 前記第２の選択手段を介して到来する前記可変利得ルー
   プフィルタの出力電圧に応じた周波数の信号を出力する
   電圧制御発振器と、 この電圧制御発振器の出力を分周して前記位相比較回路
   へ出力する分周回路と、 前記分周回路の出力と前記第１の選択手段の出力との位
   相差を検出する位相検出回路と、 前記第２の選択手段により前記Ｄ／Ａ変換器の出力から
   前記可変利得ループフィルタの出力へ切り替える際に、
   前記位相検出回路により検出された位相差に基づき前記
   可変利得ループフィルタの利得制御を行う利得制御手段
   と、 前記入力断検出回路の検出結果と、前記第１の選択手段
   の出力と前記位相検出回路により検出された位相差に基
   づき前記第１の選択手段及び前記第２の選択手段の選択
   動作を制御する制御手段とを具備することを特徴とする
   ホールドオーバ機能付きＰＬＬ回路。
3. 【請求項３】 前記第２の選択回路は、サンプル・ホー
   ルド回路により構成されていることを特徴とする請求項
   １または２に記載のホールドオーバ機能付きＰＬＬ回
   路。