KR101344893B1 - 가변적인 이득을 갖는 전압제어 발진기를 포함하는 위상 동기 루프 회로 - Google Patents

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Abstract

가변적인 이득을 갖는 전압제어 발진기를 포함하는 위상 동기 루프 회로가 개시된다. 본 발명의 일 실시예에 따르면, 기준 신호와 위상 동기 루프(PLL; Phase Locked Loop) 피드백 신호의 위상차를 검출하는 위상 비교기, 상기 위상 비교기의 출력 신호를 순차적으로 처리하는 차지 펌프 및 루프 필터, 및 모드 전환에 따라 서로 다른 이득을 보이는 전압제어 발진기를 포함하고, 상기 전압제어 발진기에 입력되는 제어 전압은 상기 모드 전환에 따라 상기 루프 필터의 출력 신호 또는 별도의 제어 신호 중 선택되는 것을 특징으로 하는 위상 동기 루프 회로가 제공된다.

Description

가변적인 이득을 갖는 전압제어 발진기를 포함하는 위상 동기 루프 회로{PHASE LOCKED LOOP CIRCUIT COMPRISING VOLTAGE CONTROLLED OSCILLATOR HAVING VARIABLE GAIN}
본 발명은 가변적인 이득을 갖는 전압제어 발진기를 포함하는 위상 동기 루프 회로에 관한 것으로, 보다 상세하게는, 위상 동기 루프에 포함되는 전압제어 발진기가 모드 전환에 따라 서로 다른 이득을 갖게 함으로써 넓은 동작 주파수를 확보함과 동시에 향상된 위상잡음 특성 또한 갖는 위상 동기 루프 회로에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2008-S-015-02, 과제명:45nm급 혼성 SoC용 아날로그 회로].
일반적으로 위상 동기 루프(PLL; Phase Locked Loop) 회로은 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 갖는 신호를 발생시키는 주파수 피드백형 회로이다. 이러한 위상 동기 루프 회로는 기준 신호와 발진 신호 간의 위상차를 검출하고 이 검출된 위상차에 따른 업-다운 신호에 의해 발진 신호가 원하는 주파수가 되도록 위상을 동기화시키는 회로로서, 메모리 장치와 같은 반도체 집적회로, 주파수 합성회로 또는 데이터 프로세싱 회로의 클록 복원 회로 등에 널리 사용된다.
통상적인 위상 동기 루프 회로는, 기준 신호와 전압제어 발진기로부터 피드백되는 발진 신호 간의 위상차를 검출해내는 위상 비교기, 위상 비교기로부터의 출력 신호에 대응하는 전하를 출력하는 차지 펌프, 차지 펌프로부터의 출력 신호의 고주파 성분을 걸러내고 전압제어 발진기에 제어 전압을 인가하는 루프 필터, 루프 필터로부터의 제어 전압에 대응하는 주파수를 갖는 발진 신호를 발생시키는 전압제어 발진기를 포함한다.
이러한 위상 동기 루프 회로의 설계에 있어서는 많은 고려사항들이 있는데, CMOS(Complementary Metal-Oxide Semiconductor) 공정기술의 개발로 인하여 발생하는 고려사항들 중 가장 큰 것이 회로의 전원전압이다. 즉, 회로의 전원전압이 낮아짐에 따라 위상 동기 루프 회로의 튜닝 범위가 제한되는 문제점이 있었고, 이러한 점을 해결하기 위한 많은 노력들이 있었다. 그 중 대표적인 방법들이 전압제어 발진기에 포함되며 디지털 코드로 제어되는 커패시터 뱅크(bank)의 수를 증가시키거나, 서로 다른 두 개의 인덕터를 사용하는 방법들이다. 또한, 전압제어 발진기가 큰 이득을 갖게 함으로써 공진주파수의 가변 범위를 확장시키는 방법이 있었다.
그러나, 커패시터 뱅크의 수를 늘리는 것은 전체 설계 면적을 증가시킬 뿐만 아니라 커패시터 뱅크 수에 따라 전압제어 발진기가 비선형적인 특성을 보이게 된다는 문제점을 야기시켰다. 또한, 많은 커패시터 뱅크는 전압제어 발진기의 출력에 기생 커패시터와 누설전류를 야기시켰고, 이는 Q 값을 감소시켰다. 한편, 인덕터의 수를 늘이는 것도 설계 면적에 대한 제한을 가져오게 되며, 마지막으로 큰 이득을 갖는 전압제어 발진기의 사용은 위상 동기 루프 회로의 잡음특성을 악화시키는 문제점을 야기시켰다. 이 이득은 위상 동기 루프 회로의 제어 전압 변화량에 따른 전압제어 발진기의 출력 주파수의 변화량으로 표현된다. 따라서, 고정된 제어 전압에 따라 전압제어 발진기의 주파수의 변화량이 크면 전체 이득이 커지게 된다. 즉, 큰 이득은 위상 동기 루프 회로의 제어 전압에 보이는 잡음들에 의해 주파수가 크게 의해 바뀔 수 있음을 의미하므로, 전체적인 위상 동기 루프 회로의 잡음특성에 악영향을 미치게 된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 위상 동기 루프 회로에 포함되는 전압제어 발진기가 모드 전환에 따라 서로 다른 이득을 갖게 하여 위상 동기 회로가 넓은 동작 주파수를 확보할 수 있도록 함과 동시에 위상잡음 특성이 향상되도록 하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 커패시터 뱅크의 수를 증가시키지 않고도 위상 동기 루프 회로의 넓은 튜닝 범위가 확보되도록 함으로써 설계 면적을 감소시킴과 동시에 전체 회로의 성능을 향상시키는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 기준 신호와 위상 동기 루프(PLL; Phase Locked Loop) 피드백 신호의 위상차를 검출하는 위상 비교기, 상기 위상 비교기의 출력 신호를 순차적으로 처리하는 차지 펌프 및 루프 필터, 및 모드 전환에 따라 서로 다른 이득을 보이는 전압제어 발진기를 포함하고, 상기 전압제어 발진기에 입력되는 제어 전압은 상기 모드 전환에 따라 상기 루프 필터의 출력 신호 또는 별도의 제어 신호 중 선택되는 것을 특징으로 하는 위상 동기 루프 회로가 제공된다.
상기 모드 전환은 상기 위상 동기 루프 회로가 제1 모드에서 락킹이 된 후 이루어질 수 있다.
상기 위상 동기 루프 회로는, 상기 루프 필터의 출력 신호를 디지털화하는 아날로그 디지털 변환기, 및 상기 아날로그 디지털 변환기의 출력 신호를 다시 아날로그화하는 디지털 아날로그 변환기를 더 포함하고, 상기 별도의 제어 신호는 상기 디지털 아날로그 변환기의 출력 신호일 수 있다.
상기 위상 동기 루프 회로는, 상기 상기 아날로그 디지털 변환기의 출력 신호를 저장한 후 상기 디지털 아날로그 변환기에 제공하는 레지스터를 더 포함할 수 있다.
상기 위상 동기 루프 회로는, 상기 모드 전환을 수행하는 스위치를 더 포함하고, 상기 스위치가 제1 위치에 있을 때에는, 상기 루프 필터의 출력 신호만이 상기 전압제어 발진기의 제어 전압으로서 입력되고, 상기 스위치가 제2 위치에 있을 때에는 상기 루프 필터의 출력 신호 및 상기 별도의 제어 신호가 상기 전압제어 발진기의 제어 전압으로서 입력될 수 있다.
상기 스위치는 상기 위상 동기 루프 회로가 락킹이 된 후에 상기 제1 위치에서 상기 제2 위치로 전환될 수 있다.
상기 전압제어 발진기는, 입력되는 제어 전압에 따라 다른 특성을 보이는 일 이상의 소자를 포함할 수 있다.
상기 일 이상의 소자는, 상기 모드 전환과는 관계 없이 언제나 상기 루프 필터의 출력 신호를 상기 제어 전압으로 인가받는 일 이상의 제1 소자, 및 상기 모드 전환에 따라 상기 루프 필터의 출력 신호 또는 상기 별도의 제어 신호를 상기 제어 전압으로 인가받는 일 이상의 제2 소자를 포함할 수 있다.
상기 소자는 버랙터, 가변 커패시터 또는 트랜지스터 중 선택되는 일 이상인 것일 수 있다.
상기 전압제어 발진기의 이득은, 상기 루프 필터의 출력 신호의 변화량에 대한 상기 전압제어 발진기의 발진 주파수의 변화량으로 표현될 수 있다.
본 발명에 따르면, 위상 동기 루프 회로에 포함되는 전압제어 발진기가 모드 전환에 따라 서로 다른 이득을 갖게 되므로, 큰 이득을 갖는 모드에 의해서는 넓은 동작 주파수가 확보되고, 낮은 이득을 갖는 모드에 의해서는 위상잡음 특성이 개선되게 된다.
또한, 본 발명에 따르면, 커패시터 뱅크의 수를 증가시키지 않고도 위상 동기 루프 회로의 넓은 튜닝 범위가 확보되며, 이에 따라 설계 면적의 증가를 막을 수 있음과 동시에 전체 회로의 성능 향상 또한 꾀할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 위상 동기 루프 회로의 전체 구성을 나타내는 블록도이다.
도 2는 도 1의 위상 동기 루프 회로에 있어서 파선으로 표시한 부분을 상세히 나타낸 회로도이다.
도 3a 및 도 3b는 도 1의 위상 동기 루프 회로에 있어서 스위치의 위치에 따른 회로 연결 모습을 나타내는 회로도이다.
도 4a 및 도 4b는 각 모드에서 전압제어 발진기의 제어 전압에 대한 발진 주파수의 관계를 나타내는 그래프이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 본 발명의 바람직한 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하거나 간략하게 설명한다.
[본 발명의 바람직한 실시예]
위상 동기 루프 회로의 구성
도 1은 본 발명의 일 실시예에 따른 위상 동기 루프(PLL; Phase-Locked Loop) 회로의 전체 구성을 나타내는 블록도이다.
도 1에 도시되는 바와 같이, 본 발명의 위상 동기 루프 회로(PFD; Phase Frequency Detector)(110), 차지 펌프(CP; Charge Pump)(120), 루프 필터(LF; Loop Filter)(130), 전압제어 발진기(VCO; Voltage Controlled Oscillator)(140), 분배기(150)로 구성되는 기본 루프를 가질 수 있다.
또한, 루프 필터(130)의 출력 전압(VC)을 입력으로 하는 아날로그 디지털 변환기(160), 및 아날로그 디지털 변환기(160)의 출력 값인 디지털 코드를 저장하는 레지스터(170), 레지스터(170)에 저장되어 있던 디지털 코드를 입력으로 하는 디지털 아날로그 변환기(180)를 포함하여 구성될 수 있다.
한편, 제어 신호에 따라 루프 필터(130)의 출력 신호(VC) 또는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC) 중 하나를 전압제어 발진기(140)에 입력시키는 스위치(SW)를 더 포함하여 구성될 수 있다.
위상 비교기(110)는 소정의 기준 주파수(fREF)를 갖는 기준 신호와 분배기(150)로부터의 출력 신호, 즉, 분배 주파수(fDIV)를 갖는 분배기 출력 신호를 입력 받고 양 신호의 위상차를 검출하여 이를 출력 신호로서 출력하는 기능을 수행한다. 기준 주파수(fREF)와 분배 주파수(fDIV)가 대략 동일한 경우, 위상 비교기(110)의 출력은 약 제로(Zero) 값이 되고, 동일하지 않은 경우에는, 비-제로(Non-zero) 값을 갖게 된다.
차지 펌프(120)는 위상 비교기(110)의 출력 신호에 대해 전하를 펌핑(pumping) 하여 그 크기를 증가시키는 기능을 수행한다. 구체적으로, 위상 비교기(110)의 출력 신호는 일정 전압을 갖게 되는데, 이러한 출력 신호의 전압을 소정의 범위(예를 들면, 2배의 크기) 내에서 승압시켜 출력하는 기능을 수행한다.
한편, 루프 필터(130)는 일종의 저역 통과 필터(LPF, Low Pass Filter)로서의 기능, 즉, 루프 동작 중에 발생하는 고주파 성분을 걸러내는 기능을 수행한다. 또한, 내부에 구비되는 일 이상의 커패시터에 축적되는 전하량의 변화를 이용하여 차지 펌프(120)로부터 제공되는 전하량에 대응되는 신호(VC)를 전압제어 발진기(140)에 제공한다.
전압제어 발진기(140)는 루프 필터(130)에서 출력되는 신호(VC)의 전압에 대응하여 소정의 주파수를 갖는 발진 신호를 출력한다. 전압제어 발진기(140)는 루프 필터(130)로부터 출력되는 제어 전압(VC)을 기초로 동작한다. 예를 들어, 낮은 제어 전압에 대해 낮은 주파수를 갖는 신호를 출력할 수 있고, 높은 제어 전압에 대해 높은 주파수를 갖는 신호를 출력할 수 있다.
분배기(150)는 전압제어 발진기(140) 출력 신호의 주파수(fout)를 정수 N으로 분할하여 소정의 분배 주파수(fdiv)를 갖는 피드백 신호를 발생시킨다. 분배기(150)는 주파수만을 분할하기 때문에, 분배기(150)의 출력 신호인 피드백 신호는 전압제어 발진기(140)의 출력 신호와 대체적으로 동일한 진폭을 가지나, 그 주파수는 인자 N에 의해 fout보다 낮은 주파수 fdiv를 갖게 된다. 이렇게 출력되는 피드백 신호는 기준 주파수(fREF)를 갖는 기준 신호와 함께 위상 비교기(110)에 입력된다.
이하에서는, 스위치(SW)의 위치에 따른 전체 회로의 동작에 대해 상세히 설명하기로 한다.
위상 동기 루프 회로의 동작
본 발명의 일 실시예에 따른 위상 동기 루프 회로는 스위치(SW)의 위치에 따라 서로 다른 2가지 모드로 동작하게 된다. 스위치(SW)는 트랜지스터 또는 기계적인 스위치 등 통상적인 형태의 스위치로 구현될 수 있다. 이하에서는 설명의 편의를 위해 스위치(SW)의 동작이 소정의 제어 신호에 의해 제어되는 것으로 가정하기로 한다.
먼저, 제어 신호에 의해 스위치(SW)가 로우(L)쪽으로 연결되는 경우에는 본 발명의 위상 동기 루프 회로가 다음과 같은 루프 형태를 가지게 된다. 즉, 위상 비교기(110), 차지 펌프(120), 루프 필터(130), 전압제어 발진기(140), 분배기(150)로 구성되는 기본적인 동작 루프를 가지게 된다. 이 때, 전압제어 발진기(140)를 제어하는 2개의 입력 신호 모두가 루프 필터(130)의 출력 신호(VC)가 되며, 이에 따라, 디지털 아날로그 변환기(180)의 출력은 전체적인 위상 동기 루프 회로에 아무런 영향도 주지 않게 된다. 이러한 상태에서의 동작을 코스 락킹(coarse locking) 모드라 칭하기로 한다.
한편, 제어 신호에 의해 스위치(SW)가 하이(H) 쪽으로 연결되는 경우에는 다음과 같은 루프가 형성되게 된다. 즉, 위상 비교기(110), 차지 펌프(120), 루프 필터(130), 전압제어 발진기(140), 분배기(150)로 구성되는 기본적인 동작 루프와, 루프 필터(130)의 출력 신호(VC)를 입력 받는 아날로그 디지털 변환기(160), 아날로그 디지털 컨버터(160)의 출력 신호를 저장하는 레지스터(170), 레지스터(170)에 저장되어 있는 값을 아날로그 신호로 변환하여 전압제어 발진기(140)에 제공하는 디지털 아날로그 변환기(180)로 구성되는 루프를 포함한다. 이러한 상태에서의 동작을 미세 락킹(fine locking) 모드라 칭하기로 한다. 이러한 모드에서는 전압제어 발진기(140)를 제어하는 입력 전압 중 하나만이 루프 필터(130)에 의해 제어되고, 나머지 하나는 디지털 아날로그 변환기(180)의 출력으로서 레지스터(170)에 저장되어 있던 디지털 코드에 의해 생성되는 전압에 의해 제어된다.
도 2는 도 1의 위상 동기 루프 회로에 있어서 파선으로 표시한 부분을 상세히 나타낸 회로도이다.
도 2에 도시되는 바와 발명의 본 발명의 일 실시예에 따른 전압제어 발진기(140)는 일 이상의 단(stage)으로 구성될 수 있다. 또한, 전술한 바와 같이 전압제어 발진기(140)가 출력해내는 발진 신호의 주파수는 입력되는 제어 전압에 따라 달라진다. 구체적으로 설명하면, 제어 전압에 따라 전압제어 발진기(140) 회로의 특성(예를 들면, 임피던스 또는 커패시턴스)이 달라지게 되고, 이에 따라 출력 신호의 발진 주파수가 달라지게 된다. 제어 전압에 따라 다른 특성을 보임으로써 결과적으로 전압제어 발진기(140)의 발진 주파수를 가변시키는 것으로서는, 내부에 통상적으로 포함되는 버랙터 소자, 로드로서 사용될 수 있는 트랜지스터 또는 이와는 다른 여러가지 소자, 예를 들면, 가변 커패시터 또는 저항 등이 될 수 있다. 이하에서는, 전압제어 발진기(140)가 제어 전압에 따라 다른 특성을 보이는 버랙터(141, 142) 소자를 포함하는 것으로 가정하여 설명하기로 한다.
전술한 바와 같이, 전압제어 발진기(140)의 발진 주파수를 제어하는 2개의 제어 전압은 스위치(SW)의 위치에 따라 모두 루프 필터(130)의 출력 신호(VC)일 수도 있고, 하나는 루프 필터(130)의 출력 신호(VC)이고 나머지 하나는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC)일 수도 있다. 도 2에서 버랙터(141)는 스위치(SW)의 위치와는 관계 없이 언제나 루프 필터(130)의 출력 신호(VC)에 의해 제어되는 소자이고, 버랙터(142)는 스위치(SW)가 로우(L) 위치에 있을 때에는 루프 필터(130)의 출력 신호(VC), 하이(H) 위치에 있을 때에는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC)에 의해 제어되는 소자이다. 도 2에서는 버랙터 소자(142)가 3개인 것으로 도시되었으나, 이는 일례에 불과할 뿐이며, 버랙터 소자(142)는 1개 이상이면 족하다. 또한, 다른 가변적인 소자, 즉, 제어 전압(VC 또는 VC_DAC)에 의해 다른 특성을 나타내는 소자(예를 들면, 가변 커패시터)로 대체될 수도 있다.
도 3a 및 도 3b는 각각 스위치(SW)가 로우(L) 위치와 하이(H) 위치에 있을 때의 모습을 나타내는 것이다. 도 3a에 도시되는 바와 같이, 스위치(SW)가 로우(L) 위치에 있을 때에는 전압제어 발진기(140)에 포함되는 모든 버랙터(141, 142)가 루프 필터(130)의 출력 신호(VC)에 의해 제어된다. 이 때, 루프 필터(130)의 출력 전압(VC)은 아날로그 디지털 변환기(160)에 의해 디지털화되어 레지스터(170)에 저장된다. 한편, 도 3b에 도시되는 바와 같이, 스위치(SW)가 하이(H) 위치에 있을 때에는 버랙터(141)는 루프 필터(130)의 출력 신호(VC)에 의해 제어되는 반면, 버랙터(142)는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC)에 의해 제어된다. 이 때, 디지털화되어 레지스터(170)에 저장되었던 루프 필터(130)의 출력 신호(VC)가 다시 디지털 아날로그 변환기(180)에 의해 아날로그 신호로 변환되어 버랙터(142)의 제어 전압으로 사용된다.
본 발명의 일 실시예에 따른 전압제어 발진기(140)의 발진 주파수는 다음의 수학식 1과 같이 정의될 수 있다.
Figure 112010022718386-pat00001
여기서, N은 전압제어 발진기(140)의 단 수, Rload 및 Cload는 전압제어 발진기(140)를 이루는 각 단의 출력에서 보이는 총 저항 값 및 총 커패시턴스 값을 나타낸다.
전압제어 발진기(140)의 이득(KVCO)은 발진 주파수를 내부 제어 전압에 대해 미분한 값으로 나타낼 수 있다. 내부 제어 전압은 루프 필터(130)의 출력 전압(VC)이 되므로 이득(KVCO)은 다음의 수학식 2와 같아진다.
Figure 112010022718386-pat00002
Cload 값은 모드에 따라 달라지는데, 먼저, 코스 락킹 모드에서의 Cload는 다음과 같이 표현될 수 있다.
Figure 112010022718386-pat00003
여기서, Cparastics는 전압제어 발진기(140)에 존재하는 기생 커패시턴스 값이고, CVAR(VC)는 루프 필터(130)의 출력 신호(VC)에 의해 제어되는 버랙터 소자(141, 142)의 커패시턴스 값이다. 코스 락킹 모드이기 때문에, 전압제어 발진기(140)의 모든 버랙터 소자(141, 142)가 루프 필터(130)의 출력 신호(VC)에 의해 제어되게 되고, Cload는 위와 같이 표현될 수 있는 것이다. 이러한 Cload 값을 이용하면 전압제어 발진기(140)의 이득(KVCO)은 다음과 같이 표현될 수 있다.
Figure 112010022718386-pat00004
한편, 미세 락킹 모드에서의 Cload는 다음과 같이 표현될 수 있다.
Figure 112010022718386-pat00005
여기서, CVAR(VC)는 루프 필터(130)의 출력 신호(VC)에 의해 제어되는 버랙터 소자(141)의 커패시턴스 값이며, CVAR(VC_DAC)는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC)에 의해 제어되는 버랙터 소자(142)의 커패시턴스 값이다. 미세 락킹 모드이기 때문에, 버랙터 소자(141)는 루프 필터(130)의 출력 신호(VC)에 의해 제어되고, 버랙터 소자(142)는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC)에 의해 제어되게 된다. 위와 같은 Cload 값을 이용해 구해지는 전압제어 발진기(140)의 이득(KVCO)은 다음과 같아진다.
Figure 112010022718386-pat00006
수학식 5에서 CVAR(VC)를 제외한 나머지 텀(term)들은 VC에 대해 상수이므로, 수학식 6과 같은 결과나 나오게 되는 것이다.
수학식 4 및 수학식 6을 참조하면, 미세 락킹 모드에서의 전압제어 발진기(140)의 이득(KVCO)이 코스 락킹 모드에서의 이득(KVCO)보다 4배 작다는 것을 알 수 있다.
도 4a 및 도 4b는 각각 코스 락킹 모드와 미세 락킹 모드에서 전압제어 발진기(140)의 제어 전압(VC)에 대한 발진 주파수의 관계를 나타내는 그래프이다.
전술한 바와 같이, 발진 주파수를 내부 제어 전압(VC)에 대해 미분한 값이 전압제어 발진기(140)의 이득(KVCO)이므로, 도 4a 및 도 4b에 나타나는 그래프에서 제어 전압의 변화량(ΔVC)에 대한 발진 주파수의 변화량(ΔfVCO)이 전압제어 발진기(140)의 이득(KVCO)이 된다. 도 4a 및 도 4b를 참조하면, 코스 락킹 모드로 동작할 때 락킹이 되는 지점(LP; Locking Point)에서의 이득(KVCO)이 미세 락킹 모드인 경우 락킹이 되는 지점(LP)에서의 이득(KVCO)에 비해 크다는 것을 알 수 있다. 전압제어 발진기(140)에 있어서 언제나 루프 필터(130)의 출력 전압(VC)에 의해서만 제어되는 버랙터(141)의 개수와 스위치(SW)의 위치에 따라 루프 필터(130)의 출력 전압(VC) 또는 디지털 아날로그 변환기(180)의 출력 신호(VC_DAC)에 의해 선택적으로 제어될 수 있는 버랙터(142)의 개수에 따라 미세 락킹 모드에서의 이득(KVCO)에 대한 코스 락킹 모드에서의 이득(KVCO)의 비가 결정된다. 위의 예, 즉, 버랙터(141)가 1개이고, 버랙터(142)가 3개인 경우에서는, 코스 락킹 모드에서의 이득(KVCO)이 미세 락킹 모드에서의 이득(KVCO)에 비해 4배 컸으나, 버랙터(141, 142)의 개수를 적절히 조절하여 각 모드에서의 이득 비를 조절할 수 있다. 이는 마치 루프 필터(130)의 출력단에서 바라보았을 때 코스 락킹 모드에서는 모든 버랙터(141, 142)가 보이나, 미세 락킹 모드에서는 루프 필터(130)의 출력 전압(VC)에 의해 제어되는 버랙터(141)만이 보이게 되는 것과 같아진다.
이렇게 위상 동기 루프 회로가 코스 락킹 모드로 락킹이 된 후 미세 락킹 모드로 전환됨에 따라 전압제어 발생기(140)의 이득(KVCO)이 작아짐으로써 위상잡음 특성이 향상되게 된다. 한편, 코스 락킹 모드에서의 큰 이득(KVCO)은 위상 동기 루프 회로의 동작 주파수가 넓게 확보될 수 있도록 한다.
이상에서는, 전압제어 발진기(140)에 포함되는 버랙터(141, 142)를 제어하는 제어 전압을 스위칭함으로써 모드 전환이 이루어지는 실시예에 대해 설명하였으나, 본 발명은 이에 제한되지 않는다. 즉, 모드 전환은 어떠한 방식에 따라 이루어져도 본 발명의 범주에 속하며, 모드 전환에 따라 전압제어 발진기(140)의 이득을 변화시킬 수 있도록 구현되는 구성(예를 들면, 전압제어 발진기(140)의 각 단에 MOSFET 트랜지스터를 로드로 병렬 연결하고, 이의 동작을 제어하는 신호를 스위칭 하는 방식으로 모드를 전환함으로써 이득을 변화시키는 구성)이면 본 발명의 권리범위에 속한다. 또한, 전압제어 발진기(140)의 형태도 특정 형태에 국한되지 않는다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
110: 위상 비교기
120: 차지 펌프
130: 루프 필터
140: 전압제어 발진기
150: 분배기
160: 아날로그 디지털 변환기
170: 레지스터
180: 디지털 아날로그 변환기
141, 142: 버랙터

Claims (10)

  1. 기준 신호와 위상 동기 루프(PLL; Phase Locked Loop) 피드백 신호의 위상차를 검출하는 위상 비교기;
    상기 위상 비교기의 출력 신호를 순차적으로 처리하는 차지 펌프 및 루프 필터; 및
    모드 전환에 따라 서로 다른 이득을 보이는 전압제어 발진기를 포함하고,
    상기 전압제어 발진기에 입력되는 제어 전압은 상기 모드 전환에 따라 상기 루프 필터의 출력 신호 또는 별도의 제어 신호 중 선택되며,
    상기 모드 전환은 상기 위상 동기 루프 회로가 제1 모드에서 락킹이 된 후 이루어지는 것을 특징으로 하는 위상 동기 루프 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 루프 필터의 출력 신호를 디지털화하는 아날로그 디지털 변환기; 및
    상기 아날로그 디지털 변환기의 출력 신호를 다시 아날로그화하는 디지털 아날로그 변환기를 더 포함하고,
    상기 별도의 제어 신호는 상기 디지털 아날로그 변환기의 출력 신호인 것을 특징으로 하는 위상 동기 루프 회로.
  4. 제3항에 있어서,
    상기 상기 아날로그 디지털 변환기의 출력 신호를 저장한 후 상기 디지털 아날로그 변환기에 제공하는 레지스터를 더 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  5. 제1항에 있어서,
    상기 모드 전환을 수행하는 스위치를 더 포함하고,
    상기 스위치가 제1 위치에 있을 때에는, 상기 루프 필터의 출력 신호만이 상기 전압제어 발진기의 제어 전압으로서 입력되고, 상기 스위치가 제2 위치에 있을 때에는 상기 루프 필터의 출력 신호 및 상기 별도의 제어 신호가 상기 전압제어 발진기의 제어 전압으로서 입력되는 것을 특징으로 하는 위상 동기 루프 회로.
  6. 제5항에 있어서,
    상기 스위치는 상기 위상 동기 루프 회로가 락킹이 된 후에 상기 제1 위치에서 상기 제2 위치로 전환되는 것을 특징으로 하는 위상 동기 루프 회로.
  7. 제1항에 있어서,
    상기 전압제어 발진기는,
    입력되는 제어 전압에 따라 다른 특성을 보이는 일 이상의 소자를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  8. 제7항에 있어서,
    상기 일 이상의 소자는,
    상기 모드 전환과는 관계 없이 언제나 상기 루프 필터의 출력 신호를 상기 제어 전압으로 인가받는 일 이상의 제1 소자; 및
    상기 모드 전환에 따라 상기 루프 필터의 출력 신호 또는 상기 별도의 제어 신호를 상기 제어 전압으로 인가받는 일 이상의 제2 소자를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  9. 제7항 또는 제8항에 있어서,
    상기 소자는 버랙터, 가변 커패시터 또는 트랜지스터 중 선택되는 일 이상인 것을 특징으로 하는 위상 동기 루프 회로.
  10. 제1항에 있어서,
    상기 전압제어 발진기의 이득은, 상기 루프 필터의 출력 신호의 변화량에 대한 상기 전압제어 발진기의 발진 주파수의 변화량인 것을 특징으로 하는 위상 동기 루프 회로.
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