JP7421353B2 - 発振装置およびシンセサイザシステム - Google Patents
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Description
図1は、本実施形態に係るシンセサイザシステム10の構成例を示す。シンセサイザシステム10は、予め定められた周波数帯域の発振信号を出力する。シンセサイザシステム10は、例えば、数十MHz程度から数十GHz程度の範囲の発振信号を出力する。シンセサイザシステム10は、一例として、470MHz程度から770MHz程度の範囲の発振信号を出力する。シンセサイザシステム10は、発振装置100と、電圧制御発振器110と、PLL制御装置120と、出力調整部130と、制御部140とを備える。
図2は、比較対象の発振装置20の構成例を示す。発振装置20は、外部から供給される基準信号に同期して、予め定められた周波数の発振信号を出力する。図2は、発振装置20が略40MHzの周波数の発振信号を出力する例を示す。発振装置20は、発振器210と、PLL回路220と、定電圧出力部230と、第1切換部240と、基準信号検出部250とを備える。なお、発振装置20の動作は、制御部140によって制御される。
図3は、本実施形態に係る発振装置100の第1構成例を示す。第1構成例の発振装置100において、図2に示された比較対象の発振装置20の動作と略同一のものには同一の符号を付け、説明を省略する。第1構成例の発振装置100は、発振器210と、PLL回路220と、第1切換部240と、基準信号検出部250と、信号検出部310と、第2信号出力部320とを備える。なお、発振装置100の動作は、制御部140によって制御される。
図4は、本実施形態に係る発振装置100の第2構成例を示す。第2構成例の発振装置100において、図3に示された第1構成例の発振装置100の動作と略同一のものには同一の符号を付け、説明を省略する。第2構成例の発振装置100は、第2切換部330を更に備える。
図5は、第2構成例の発振装置100の動作フローの一例を示す。まず、制御部140は初期設定を行う(S1010)。制御部140は、例えば、記憶部に記憶されている初期値を第2信号出力部320に供給する。第2信号出力部320は、初期値に応じた第2信号を出力する。ここで、初期値は、過去に信号検出部310が第1信号を検出した検出結果でよく、これに代えて、予め設計または算出された値等でもよい。
図6は、本実施形態に係る発振装置100の第3構成例を示す。第3構成例の発振装置100において、図3および図4に示された第1構成例および第2構成例の発振装置100の動作と略同一のものには同一の符号を付け、説明を省略する。第3構成例の発振装置100は、第1終端回路410、第2終端回路420、第3切換部430、および第4切換部440を更に備える。
図7は、比較対象の発振装置20の発振周波数の変化の一例を示す。図7Aは、基準信号の信号レベルが低下して位相制御モードから自走モードに切り換えた場合の発振器210の発振周波数を示す。図7Bは、基準信号が入力して自走モードから位相制御モードに切り換えた場合の発振器210の発振周波数を示す。
そこで、基準信号検出部250は、基準信号のピークレベルを検出する回路を有してもよい。基準信号検出部250は、例えば、AD変換器を有し、入力する信号の電圧レベルのピーク値を検出し、検出したピーク値と予め定められた閾値とを比較することにより基準信号を検出する。基準信号検出部250は、電圧レベルの許容できる最大値を設定するハイレベル閾値と、電圧レベルの許容できる最小値を設定するローレベル閾値とを用いて、予め定められた電圧レベル範囲の基準信号を検出してもよい。
20 発振装置
100 発振装置
110 電圧制御発振器
120 PLL制御装置
130 出力調整部
132 可変アッテネータ
134 増幅器
136 信号レベル検出回路
138 フィルタ部
140 制御部
210 発振器
220 PLL回路
230 定電圧出力部
240 第1切換部
250 基準信号検出部
310 信号検出部
320 第2信号出力部
330 第2切換部
410 第1終端回路
420 第2終端回路
430 第3切換部
440 第4切換部
Claims (13)
- 入力信号に対応する周波数の発振信号を出力する発振器と、
前記発振器の発振信号に基づく信号と基準信号との位相を比較して、比較結果に応じた第1信号を出力するPLL回路と、
前記基準信号が前記PLL回路に入力されている間に前記PLL回路が出力する前記第1信号を検出する信号検出部と、
前記第1信号の検出結果に基づく第2信号を出力する第2信号出力部と、
前記PLL回路および前記第2信号出力部のいずれか一方を前記発振器に接続する第1切換部と、
前記基準信号を検出する基準信号検出部と、
前記基準信号の検出結果に応じて、前記第1切換部を制御する制御部と、
前記PLL回路および前記第2信号出力部のいずれか一方を前記信号検出部に接続する第2切換部と
を備え、
前記制御部は、前記信号検出部の検出結果を受けとり、前記信号検出部の検出結果に基づくデジタル信号を前記第2信号出力部に供給し、
前記第2信号出力部は、前記制御部から受け取るデジタル信号に対応する前記第2信号を出力する、
発振装置。 - 前記制御部は、前記基準信号検出部が前記基準信号を検出した検出結果に応じて、前記PLL回路を前記発振器に接続し、前記基準信号検出部が前記基準信号を検出していない検出結果に応じて、前記第2信号出力部を前記発振器に接続する、請求項1に記載の発振装置。
- 前記第2信号出力部が出力する前記第2信号の電圧レベルは、前記基準信号が前記PLL回路に入力されている間に前記PLL回路が出力する前記第1信号の電圧値を平滑化した電圧レベルである、請求項1または2に記載の発振装置。
- 前記制御部は、前記第2切換部を制御して、前記基準信号検出部が前記基準信号を検出した検出結果に応じて、前記PLL回路を前記信号検出部に接続し、前記基準信号検出部が前記基準信号を検出していない検出結果に応じて、前記第2信号出力部を前記信号検出部に接続する、請求項1から3のいずれか一項に記載の発振装置。
- 前記制御部は、前記第1切換部を制御して前記PLL回路を前記発振器に接続している期間に、前記第2切換部を制御して、前記PLL回路および前記信号検出部の接続と、前記第2信号出力部および前記信号検出部の接続とを、予め定められた時間が経過する毎に切り換える、請求項1から3のいずれか一項に記載の発振装置。
- 前記制御部は、前記第2信号出力部を前記信号検出部に接続している間に前記基準信号検出部が前記基準信号を検出したことを条件に、
前記第2切換部を制御して、前記PLL回路を前記信号検出部に接続し、
前記PLL回路が出力する前記第1信号の電圧レベルと、前記第2信号出力部が出力していた前記第2信号の電圧レベルとを比較し、
前記第1信号の電圧レベルと前記第2信号の電圧レベルとの差分が予め定められた閾値を超えた場合、前記第2信号の電圧レベルを前記第1信号の電圧レベルに近づけるように変更する前記デジタル信号を前記第2信号出力部に供給し、
前記第2信号の電圧レベルを変更してから、前記第1切換部を制御して、前記PLL回路を前記発振器に接続する、
請求項1から5のいずれか一項に記載の発振装置。 - 入力信号に対応する周波数の発振信号を出力する発振器と、
前記発振器の発振信号に基づく信号と基準信号との位相を比較して、比較結果に応じた第1信号を出力するPLL回路と、
前記基準信号が前記PLL回路に入力されている間に前記PLL回路が出力する前記第1信号を検出する信号検出部と、
前記第1信号の検出結果に基づく第2信号を出力する第2信号出力部と、
前記PLL回路および前記第2信号出力部のいずれか一方を前記発振器に接続する第1切換部と、
前記基準信号を検出する基準信号検出部と、
前記基準信号の検出結果に応じて、前記第1切換部を制御する制御部と、
前記第2信号出力部および前記第1切換部の間に設けられ、前記第2信号出力部を前記第1切換部および第1終端回路のいずれか一方に接続する第3切換部と
を備え、
前記制御部は、前記第1切換部を制御して前記PLL回路を前記発振器に接続した場合、前記第3切換部を制御して前記第2信号出力部を前記第1終端回路に接続する、
発振装置。 - 入力信号に対応する周波数の発振信号を出力する発振器と、
前記発振器の発振信号に基づく信号と基準信号との位相を比較して、比較結果に応じた第1信号を出力するPLL回路と、
前記基準信号が前記PLL回路に入力されている間に前記PLL回路が出力する前記第1信号を検出する信号検出部と、
前記第1信号の検出結果に基づく第2信号を出力する第2信号出力部と、
前記PLL回路および前記第2信号出力部のいずれか一方を前記発振器に接続する第1切換部と、
前記基準信号を検出する基準信号検出部と、
前記基準信号の検出結果に応じて、前記第1切換部を制御する制御部と、
前記PLL回路および前記第1切換部の間に設けられ、前記PLL回路を前記第1切換部および第2終端回路のいずれか一方に接続する第4切換部と
を備え、
前記制御部は、前記第1切換部を制御して前記第2信号出力部を前記発振器に接続した場合、前記第4切換部を制御して前記PLL回路を前記第2終端回路に接続する、
発振装置。 - 入力信号に対応する周波数の発振信号を出力する発振器と、
前記発振器の発振信号に基づく信号と基準信号との位相を比較して、比較結果に応じた第1信号を出力するPLL回路と、
前記基準信号が前記PLL回路に入力されている間に前記PLL回路が出力する前記第1信号を検出する信号検出部と、
前記第1信号の検出結果に基づく第2信号を出力する第2信号出力部と、
前記PLL回路および前記第2信号出力部のいずれか一方を前記発振器に接続する第1切換部と、
前記基準信号を検出する基準信号検出部と、
前記基準信号の検出結果に応じて、前記第1切換部を制御する制御部と
を備え、
前記基準信号検出部は、
入力する信号の電圧レベルのピーク値を検出し、検出したピーク値と予め定められた閾値とを比較することにより前記基準信号を検出し、
前記基準信号を検出している間は、予め定められた第1時間間隔ごとに前記基準信号を検出し、
前記基準信号を検出しなかったことに応じて、前記第1時間間隔よりも長い第2時間間隔ごとに前記基準信号を検出する、
発振装置。 - 前記制御部は、前記基準信号検出部が前記基準信号を検出した検出結果に応じて、前記PLL回路を前記発振器に接続し、前記基準信号検出部が前記基準信号を検出していない検出結果に応じて、前記第2信号出力部を前記発振器に接続する、請求項7から9のいずれか一項に記載の発振装置。
- 前記第2信号出力部が出力する前記第2信号の電圧レベルは、前記基準信号が前記PLL回路に入力されている間に前記PLL回路が出力する前記第1信号の電圧値を平滑化した電圧レベルである、請求項7から10のいずれか一項に記載の発振装置。
- 前記制御部は、前記信号検出部の検出結果を受けとり、前記信号検出部の検出結果に基づくデジタル信号を前記第2信号出力部に供給し、
前記第2信号出力部は、前記制御部から受け取るデジタル信号に対応する前記第2信号を出力する、
請求項7から11のいずれか一項に記載の発振装置。 - 請求項1から12のいずれか一項に記載の前記発振装置と、
入力する電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
前記電圧制御発振器の発振信号に基づく信号と、前記発振装置が出力する発振信号との位相を比較して、比較結果に応じた駆動信号を前記電圧制御発振器に出力するPLL制御装置と
を備える、シンセサイザシステム。
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