JPH0955745A - Ａｔｍセルのデセル化方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は多チャネルのＳＴＭ信号をＡＴＭセル
化してＡＴＭ網を中継した後元のＳＴＭ信号に変換する
ためのＡＴＭセルのデセル化化方法及び装置に関し，Ａ
ＴＭセルのデセル化を行う場合にＶＰＩ・ＶＣＩの数
や，ＳＴＭ信号のチャネルの増大に対しても，回路規模
を増大することなく効率的に処理を行うことが可能で，
消費電力を抑制することを目的とする。 【解決手段】ＡＴＭセルの入力に対し，各セルヘッダの
ＶＰＩ及びＶＣＩを検出してその値をアドレスとしてメ
モリへアクセスして多重処理を行い，ＡＴＭセルのヘッ
ダ及びＡＡＬの情報を除いたデータをＳＴＭ信号として
読み出す処理はＳＴＭ信号のチャネル番号をアドレスと
してメモリへアクセスして多重処理するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明は多チャネルのＳＴＭ
（Synchronous Transfer Mode:同期転送モード)信号を
ＡＴＭ（Aynchronous Transfer Mode:非同期転送モー
ド) セル化してＡＴＭ網を中継した後元のＳＴＭ信号に
変換するセルのデセル化方法，デセル化装置，及びデセ
ル化装置を構成する回路に関する。

【０００２】近年，ＢＩＳＤＮ（Broad-bandＩＳＤＮ）
に対応するＡＴＭによる通信の実用化が進められてい
る。ＡＴＭの場合，情報をＡＴＭセル化して伝送が行わ
れるが，中継回線を含む伝送網では通常ＳＴＭ（Synchr
onous Transfer Mode : 同期転送モード）により伝送さ
れる。ＳＴＭは，国際的に標準化されたＳＤＨ(Synchro
nous Digital Hierarchy) により統一したネットワーク
が構築されつつあり，このＳＤＨがＢ−ＩＳＤＮによる
サービスの実現のためのユーザ・網インタフェース（Ｕ
ＮＩ）及びネットワーク・ノードインタフェース（ＮＮ
Ｉ）を提供するものである。

【０００３】一方，専用線や中継線等の時分割多重で連
続した固定ビットレートのＣＢＲ（Constant Bit Rate
：連続して発生する情報でありパケット等は含まな
い）情報を伝送するＳＴＭ網では，ＳＤＨの仮想コンテ
ナ（ＶＣ）によりフレーム位相を示すポインタを付加し
たユニットで多重化情報が伝送されるが，その情報をＡ
ＴＭ網によりＡＴＭセル化して中継し，ＡＴＭ網から更
に既存のＳＴＭ網に伝達される構成のネットワークが展
開されつつある。

【０００４】その場合，ＳＴＭ網で作成されたＳＤＨの
ポインタ情報を含むデータ（ユーザ情報）がＡＴＭセル
化（Cell Assembly ：セル組立）されてＡＴＭ網を伝送
され，更にＡＴＭ網からＳＴＭ網へ出力される時ＳＴＭ
網のデータへ変換される。その時，ＡＴＭセルはＳＴＭ
網のＳＤＨに適合するようにデセル化（Cell Disassemb
ly：セル分解）が行われるが，ＳＤＨにより決められた
フォーマットの信号形式に変換するために効率的なディ
セル化方法，装置及び回路が望まれている。

【０００５】

【従来の技術】最初にＡＴＭの概要を図３１により説明
する。図３１のＡ．はＡＴＭレイヤののセルの構成を示
す。ＡＴＭセルは全体が５３バイトで構成され，先頭の
５バイトがＡＴＭヘッダ，後の４８バイトが情報フィー
ルドである。ＡＴＭヘッダは，ＮＮＩ（ネットワーク・
ノード・インタフェース）の場合，先頭の１２ビットが
ＶＰＩ（Virtual Path Identifier)，次の１６ビットが
ＶＣＩ（Virtual Channel Identifier) ，その後に３ビ
ットのＰＴ(Payroad Type)と１ビットのＣＬＰ（Cell L
oss Priority) が設けられ，最後の８ビットがＨＥＣ
（Header Error Control) である。

【０００６】ＡＴＭセルにより転送を行う時に，各種の
情報の種別により品質条件の違いを吸収するために，Ａ
ＴＭアダプテーションレイヤ（ＡＡＬ）が設けられてい
る。ＡＡＬは，セル分割組立サブレイヤ（ＳＡＲ：Segm
entation And Reassemblysublayer) とサービス品質要
求条件に応じてセル遅延ゆらぎ保証，送信側クロック周
波数の受信側回線，フレームの誤り制御，フロー制御を
行うコンバージェンスサブレイヤ（ＣＳ：Convergence
Sublayer) とで構成される。

【０００７】ＡＡＬのクラスＡの場合のＳＡＲの仕様を
図３１のＢ．により説明する。ＡＴＭセルの情報フィー
ルドの４８バイトは，ＳＡＲ−ＰＤＵ（Protocol Data
Unit) として構成され, 先頭の１バイトがＳＡＲ−ＰＤ
Ｕヘッダ，残りの４７バイトがＳＡＲ−ＰＤＵペイロー
ドである。ＳＡＲ−ＰＤＵヘッダは，図２０のＣ．に示
すフォーマットを備え，先頭のビット（ビット位置８）
はＣＳＩ（Convergence Sublayer Indication)であり，
ＣＳ機能の有無を表し，“１”の場合はＣＳ機能有り
を，“０”の場合はＣＳ機能無しを表示する。その後の
ビット位置７〜５はシーケンス番号（ＳＮ：Sequence N
umber)を表し，ビット位置４〜１はシーケンス番号保護
（ＳＮＰ：Sequence Number Protection) の情報であ
り，ビット位置４〜２に巡回符号検査（ＣＲＣ）の制御
ビット，ビット位置１に制御ビットとＳＮの各ビットの
偶数パリティが設定される。

【０００８】シーケンス番号（ＳＮ）は，各セルについ
て受信側でＳＮを識別することにより，セル損失や誤挿
入セルを検出でき，誤挿入セルは廃棄され，セル損失の
場合はダミーＳＡＲ−ＰＤＵを損失が検出される都度挿
入する。

【０００９】ＣＳプロトコル仕様では，上記したＣＳＩ
とＳＮを用いて，セルの損失，誤挿入等を検出すると共
に，送信側クロック周波数を受信側で再生するために，
ＲＴＳ（Residual Time Stamp)値を, シーケンス番号が
奇数（ＳＮ＝１，３，５，７）の時のＣＳＩの４ビット
により転送する。また，図３１のＤ．に示すように，Ｓ
ＡＲ−ＰＤＵは，ＣＳＩの表示により２種類のフォーマ
ット（ポインタ有りと無し）を持ち，ＳＮが偶数の時に
ＣＳＩが“１”の場合，ＳＡＲ−ＳＤＵ（サービスデー
タユニット）ペイロードの１バイト目がポインタとな
る。このポインタは，狭帯域ＩＳＤＮのベアラサービス
の６４ＫＨｚ×ｎ（ｎ≧２）のような構造化データを転
送する時に，構造の境界を表示する。この１バイトのビ
ット位置７〜１はオフセット・フィールドであり２セル
分（当該セルと後続のセル）のペイロード中の何れかの
位置（構造化データの境界位置）を表示できる。

【００１０】図３２はＳＤＨの概要説明図である。ＳＤ
Ｈにおける多重化フォーマットは入れ子構造を採用して
おり，図２１に示すように多層構造となる。は既存の
低速回線を収容するコンテナ（Ｃ１）の一つであるＣ１
１（１．５Ｍｂｐｓ≒６４Ｋｂｐｓ×２４）であり，こ
の信号の１２５μｓ×４＝５００μｓの信号に対し１バ
イトのパスオーバヘッド（ＰＯＨ）を付加したものが
に示すＶＣ（VirtualContainar)−１１と呼ばれる。こ
のＶＣ−１１に対し高次ＶＣとの多重化情報のフレーム
位相の時間差をアドレスで表示したＴＵ（Tributary Un
it) −１１ポインタを付加したものがで示すトリビュ
タリユニット（ＴＵ−１１）である。なお，このＴＵ−
１１ポインタは，１２５μｓのＴＵ−１１の固定の４マ
ルチフレーム（５００μｓ）の中の各フレームの先頭
の，Ｖ１からＶ４までの４バイトで規定され，この固定
フレーム中における実際のＴＵ−１１のデータの先頭位
置（ＰＯＨの位置でＶ５と呼ばれる）を指示する。この
中のＶ４はリザーブ（未使用）であるが，Ｖ１〜Ｖ３の
３バイトは図２２に示すように規定されている。なお，
Ｖ１〜Ｖ４の各バイトの識別はこのＴＵ−１１を多重化
した上位のＶＣ（ＶＣ−３）のＰＯＨの中のＨ４と呼ば
れるバイトの第７，第８ビットによりマルチフレームの
第１〜第４の各フレームが表示される。

【００１１】図３３に示すＳＤＨによるＴＵ−１１ポイ
ンタの構成を説明すると，Ｖ１バイトの先頭の４ビット
は新規データフラグ（ＮＤＦ：New Data Flag)であり，
２ビットがＴＵタイプ（ＴＵ−１１とＴＵ−２の区
別），残りの２ビット及びＶ２バイトの合計１０ビット
でポインタ値（ＴＵ−１１の先頭のＰＯＨが格納された
Ｖ５の位置) を表す。なお，ＮＤＦが，“１００１”の
時はポインタが新規（変更）であることを表し，ポイン
タ値が有効となり，“０１１０”の時，は変更無しを表
し，Ｖ１バイトの下位２ビットとＶ２バイトの８ビット
は，交互に「Ｉ」（増加指定ビット）と「Ｄ」（減少指
定ビット）を表すビットとして作用し，前回のフレーム
の各ビットに対して，反転５Ｉ（５個のＩビットが反転
した状態）ビットで負スタッフを指示し，反転５Ｄ（５
個のＤビットが反転した状態）ビットで正スタッフを指
示する。そして，Ｖ３バイトは負スタッフアクションバ
イトとして使用する。

【００１２】上記のＴＵ−１１を４個集めたものは，
に示すＴＵＧ（Tributary Unit Group）−２を構成す
る。さらにこのＴＵＧ−２を７組収容したＶＣがに示
すＶＣ−３と呼ばれ，先頭にＰＯＨが付され，９行×８
５バイトの形式で表現される。このＶＣ−３は，ＶＣ−
１１を２８個（約５０Ｍｂｐｓ）含んでいる。次に図示
されないが，このＶＣ−３を３組収容して先頭の９行×
９バイトの中の上側３行と下側５行にＳＯＨ（Section
Over Head)を格納し，４行目にＡＵ−３ポインタを格納
したＳＴＭ−１（Synchronous Transfer Mode １）を構
成することができる。

【００１３】図３４は従来のＳＤＨ網の信号をＡＴＭ網
で中継する通信網の説明図である。ＳＴＭ網ＡのＳＴＭ
によるＳＤＨ網ＡとＳＤＨ網Ｂとの間の情報をＡＴＭ網
を介して伝送する通信網では，ＳＤＨ網ＡとＡＴＭ網の
間及びＡＴＭ網とＳＤＨ網Ｂにそれぞれ，ＳＴＭとＡＴ
Ｍの相互変換を行う装置であるＳＡＣ（STM-ATM Conver
ter)−ＡとＳＡＣ−Ｂが設けられている。これらの各Ｓ
ＡＣは，ＳＤＨの仕様に従ったＳＴＭの信号をＡＴＭセ
ルへ変換してＡＴＭ網へ出力する機能と，ＡＴＭ網から
入力するＡＴＭセルを元のＳＤＨの仕様に従ったＳＴＭ
の信号に変換する機能を備える。

【００１４】従来のＡＴＭセルをＳＴＭ信号に変換する
デセル化（セル・ディスアセンブリと同じ）するための
従来の構成を図３５を用いて説明する。図３５は従来例
の説明図である。図中，９０はＡＴＭセルが入力するＡ
ＴＭ回線，９１はクロック乗換え部，９２はＶＰＩ処理
部，９３はＶＣＩ処理部，９４はＳＮ・ＳＮＰ処理部，
９５は１セルメモリ，９６はＣＳＩ（Convergence Subl
ayer Indication:コンバージェンス・サブレイヤ表示)
・セルポインタ処理部，９７はゆらぎ吸収バッファ部，
９８はＴＵ(Tributary Unit)ポインタ終端部，９９はＴ
Ｕポインタ付け替え部，１００はデータが出力されるＳ
ＴＭ回線，１０１はアラーム収集部である。

【００１５】ＡＴＭ回線９０には，５バイトのＡＴＭヘ
ッダと４８バイトの情報フィールドの合計５３バイトで
構成するＡＴＭセルが非同期で転送されてくる。クロッ
ク乗替え部９１では，ＡＴＭ回線９０の回線クロックを
ＡＴＭ・ＳＴＭ変換を行う装置内部のクロックに同期さ
せる。次にＶＰＩ処理部９２は，ＡＴＭセルのヘッダに
含まれたＶＰＩを識別し，そのＶＰＩ処理部９２に設定
されたＶＰＩを持つセルだけを取り出す。ＶＰＩ処理部
９２は図示されないが並列に複数個設けられ，各ＶＰＩ
処理部に異なるＶＰＩが設定されている。設定されたＶ
ＰＩを持つＡＴＭセルはＶＰＩ処理部９２からＶＣＩ処
理部９３へ入力されると，ヘッダに設定されたＶＣＩ
（Virtual Channel Identifier) が予め設定された値を
持つセルだけが取り出される（フィルタリングする）。
なお，ＶＣＩの値で伝送単位（例えば，６Ｍの速度のセ
ルか，２Ｍの速度のセルか等の識別を行うことができ
る）を表しており，ここで各セルについて伝送単位の識
別を行うことができる。

【００１６】次にＳＮ・ＳＮＰ処理部９４は，上記図３
１のＣ．に示すＡＡＬタイプ１のＳＡＲ−ＰＤＵヘッダ
（１バイト）のＳＮ（シーケンス番号）とＳＮＰ（シー
ケンス番号保護）について処理を行う。すなわち，前回
受信したＡＴＭセルのＳＡＲ−ＰＤＵヘッダ（ＳＮ・Ｓ
ＮＰ）が１セルメモリ９５に保持されているため，今回
受信したヘッダのＳＮ・ＳＮＰについて誤りチェックと
前回のＳＮとの連続性のチェックを行い。セル損失が検
出された場合は，ダミーセルを発生したり，誤ったセル
が入っていた場合はそのセルを廃棄する。ＳＮ・ＳＮＰ
処理部９４から出力したＡＴＭセルは，次にＣＳＩ・セ
ルポインタ処理部９６へ入力する。ここで，上記図３１
のＤ．に示すＣＳ（コンバージェンス・サブレイヤ）仕
様の処理を行う。

【００１７】すなわち，ＳＡＲ−ＰＤＵヘッダの先頭の
ビット（ＣＳＩ）の表示が“１”の場合はＣＳ機能有り
である。この場合は，ＳＡＲ−ＰＤＵヘッダに続く，ペ
イロード（４７バイト）の先頭の１バイトがポインタで
あり，構造化データの境界位置（先頭のバイト）を表す
のでこのポインタを取り出し，同期処理を行う。この場
合，ポインタに続く４６バイトが有効データとして取り
出される。ＣＳＩが“０”の場合は，ＳＡＲ−ＰＤＵヘ
ッダに続く４７バイトのペイロードをそのまま有効デー
タとして抽出する。

【００１８】このようにして，ＡＴＭセルの中のＡＴＭ
ヘッダ（５バイト）及びＡＡＬの制御に使用したバイト
を除いたデータはゆらぎ吸収バッファ部９７へ入力す
る。このゆらぎ吸収バッファ部９７ではＡＴＭ網で発生
する最大ゆらぎに対応する容量を持ち，ＡＴＭセルのゆ
らぎが吸収されると共に，ＳＴＭ信号への変換を行う。
このゆらぎ吸収バッファ部９７はＡＴＭ側とＳＴＭ側の
境界に位置する。

【００１９】ゆらぎ吸収バッファ部９７から出力された
データはＳＴＭ側のＴＵポインタ終端部９８へ供給され
る。この例では，元のＳＴＭ網では，ＳＴＭのＶＣ−１
１（約１．５Ｍｂｐｓ）に対応した場合であり，上記Ｃ
ＳＩ／セル・ポインタ処理部９６で識別されたポインタ
（フレームの先頭のＶ１の位置を示す）を用いて，ＴＵ
−１１のポインタが識別される。すなわち，Ｖ１バイト
の位置が分かるので，Ｖ１バイトから一定バイト数（２
６バイト）の後に挿入されているＶ２バイトを用いてＴ
Ｕ−１１ポインタを得ることができる。次に，このＶＣ
−１１とＴＵ−１１ポインタを含むＴＵ−１１は，他の
データと共に，上記図３２のに示すようなＶＣ−３に
多重化して収容される。この時，ＴＵポインタ付け替え
部９９は，ＳＴＭ側に同期したＶＣ−３のフレーム内の
どの位置に，デセル化したＴＵ−１１の先頭を格納した
かを識別して，対応するＴＵ−１１のポインタ（Ｖ１，
Ｖ２）にその位置を表示するように付け替えを行いＳＴ
Ｍ側のフレームと位相同期がとられる。アラーム収集部
１０１は各部からのアラームを収集して，必要な出力を
行う。

【００２０】

【発明が解決しようとする課題】上記した従来のＡＴＭ
・ＳＴＭ変換の構成によれば，ＡＴＭ側において各ＶＰ
Ｉ別及び各ＶＣＩ別に設けられたＶＰＩ処理部，ＶＣＩ
処理部，及びＳＮ・ＳＮＰ処理部，ＣＳＩ・セルポイン
タ処理部の各回路が設けられ，各ＶＰＩ及びＶＣＩ別，
すなわち各チャネル別にＡＴＭセルを処理してデセル化
を行っていた。

【００２１】従って，従来はデセル化を行うチャネル数
が増えると，そのチャネル数分のデセル化回路が必要と
なり，チャネル数の増加に比例して回路規模が大きくな
るという問題があった。また，回路規模の増大に伴い消
費電力が増大する点も問題となっていた。

【００２２】本発明は以下に挙げる各種の課題を解決す
ることを目的とする。 (1)多数のＡＴＭセルのデセル化を行う場合にＶＰＩ／
ＶＣＩの数や，ＳＴＭ信号のチャネルの増大に対して
も，回路規模を増大することなく効率的に処理を行うこ
とが可能で，消費電力を抑制するＡＴＭセルのデセル化
方法及び装置を提供することを主な課題とする。

【００２３】(2) デセル化を行う回路を搭載した回路を
カスケード接続した時のアラーム情報を効率的に収集す
ること。 (3) ＳＮ・ＳＮＰ処理用のメモリに格納するデータを最
小限の情報だけにしてメモリを小型化すること。

【００２４】(4) セル損失，セル廃棄の制御を簡単に実
現すること。 (5) セル損失を検出時にダミーセル数を迅速に検出する
こと。 (6) デセル化後においてセルポインタの正常性のチェッ
クを簡単に多チャネルの信号について簡単に行うこと。

【００２５】(7) ＴＵポインタの終端処理の回路規模を
削減すること。 (8) スタッフバッファのメモリとＶ４データの転送のた
めの回路規模を削減すること。

【００２６】(9) ＴＵポインタの付け替えの構成を簡単
化すること。 (10)多チャネル処理を行う多ポートメモリをＡＴＭ側と
ＳＴＭ側からアクセスする時に，チャネルに対応するデ
ータをリセット（初期化）する条件が発生すると簡単に
初期化を可能にすること。

【００２７】(11)多チャネルのデータ処理をシングルポ
ートメモリで行う場合に，効率的な処理を可能にするこ
と。 (12)多チャネルのデータを格納する多ポートメモリを複
数個使用して構成する場合の電力消費を平均化させるこ
と。

【００２８】

【課題を解決するための手段】図１は本発明の基本構成
を示す図である。図１において，１はクロック乗換え
部，２はメモリ２ａを備え多数のＶＰＩについて処理を
行うＶＰＩ処理部，３はメモリ３ａを備え多数チャネル
（ＶＣＩ）について処理を行うＶＣＩ処理部，４は１セ
ルメモリ・ゆらぎ吸収バッファ５を用いて複数のチャネ
ル（ＶＣＩ）についてＡＡＬの処理を行うＳＮ・ＳＮＰ
処理部，５はＳＮ／ＳＮＰ処理用の１セルメモリとＡＴ
Ｍ網の遅延ゆらぎの吸収とＡＴＭ・ＳＴＭ変換を行うゆ
らぎ吸収バッファを共有化した１セルメモリ・ゆらぎ吸
収バッファ，６は多数のチャネルについてＣＳ（コンバ
ージェンスサブレイヤ）の処理を行うＣＳＩ・セルポイ
ンタ処理部，７はＳＴＭの多数のチャネル（トリビュー
タリ・ユニット：ＴＵ）のＴＵポインタの終端を行うＴ
Ｕポインタ終端部，８はＳＴＭ側のフレームに位相同期
をさせるＴＵポインタ付け替え部，９は各部のアラーム
を収集するアラーム収集部である。

【００２９】本発明はＡＴＭ回線のＡＴＭセルを処理し
てデセル化する各部の回路にメモリを備え入力するセル
のＶＰＩ，ＶＣＩにより各部で多重処理を行うと共に，
ＳＮ・ＳＮＰ処理用の１セルメモリとＡＴＭ網の遅延ゆ
らぎ吸収用及びＡＴＭ・ＳＴＭ変換用のバッファを共有
化し，ＳＴＭ信号のチャネル番号を用いて多チャネル処
理を行ってチャネル数の増大に対し回路規模や消費電力
の増大を抑制するものである。

【００３０】図１において，ＡＴＭセルが非同期で転送
されてくるとクロック乗替え部１では，ＡＴＭ網の回線
クロックをＡＴＭ・ＳＴＭ変換を行う変換装置内部のク
ロックに同期させる。次にＶＰＩ処理部２は，メモリ２
ａによりＡＴＭセルのヘッダに含まれたＶＰＩを識別し
てフィルタリングを行うと共に複数のＶＰＩについて対
応する領域を用いて処理が行われ，次にＡＴＭセルはメ
モリ３ａを持つＶＣＩ処理部３へ入力される。ここで
は，ヘッダに含まれたＶＣＩを識別してフィルタリング
を行うと共に複数のＶＣＩについて処理を行う。ＳＮ・
ＳＮＰ処理部４は，次に設けられた１セルメモリ・ゆら
ぎ吸収バッファ５の中の１セルメモリに格納された内容
（前に受けたセル）と次に受信したセルの各ＳＮとＳＮ
Ｐ（シーケンス番号保護）についてセル廃棄（損失）の
検出や，ＳＮ・ＳＮＰについての誤りをチェックして対
応する処理を行う。またゆらぎ吸収バッファでは，ＡＴ
ＭセルのヘッダやＡＡＬ仕様の情報（ＡＡＬヘッダやポ
インタ）を含むＡＴＭセルがそのまま入力されて遅延ゆ
らぎの吸収とＡＴＭ−ＳＴＭ変換を行う。

【００３１】１セルメモリ・ゆらぎ吸収バッファ５のＳ
ＴＭ側に出力された信号は，ＣＳＩ・セルポインタ処理
部６に供給される。ここでは，メモリ６ａを備え，複数
のＶＰＩ／ＶＣＩについて，ＡＴＭのＡＡＬヘッダのＣ
ＳＩ（ＡＡＬのＣＳレイヤの表示）に対応した処理（Ｃ
ＳＩの値に応じてセル内のペイーロードのデータ長を決
める）と，セルポインタを識別してＴＵ−１１のポイン
タ（Ｖ１，Ｖ２バイト）を得る。

【００３２】次にＴＵポインタ終端部７は，メモリ７ａ
を備え複数のＳＴＭのチャネル番号に対応して処理を行
い，ＴＵ−１１ポインタの終端を行う。この後，ＴＵポ
インタ付け替え部８は，複数のチャネル番号に対応した
多重処理を行い，それぞれのチャネルのフレーム位相を
ＳＴＭ回線のフレームに位相同期するようポインタ（Ｖ
１，Ｖ２）を付け替える。

【００３３】この構成により，ＡＴＭセルのチャネル固
有値（ＶＰＩ，ＶＣＩ）及びＳＴＭ信号のチャネル番号
をメモリのアドレスとして使用して多重処理することに
より回路規模を増大させることなく，多チャネル処理が
可能となる。

【００３４】また，ＣＳＩ・セルポインタ処理部６を１
セルメモリ・ゆらぎ吸収バッファ５の後に配置すること
によりメモリで構成された１セルメモリとゆらぎ吸収バ
ッファ部との共有化を実現し，更にＳＴＭ化された後で
ＣＳＩ・セルポインタ処理を行うことで，ＳＮ・ＳＮＰ
処理部４でセル損失が検出された場合にも，ゆらぎ吸収
バッファを介することでセル損失に対してダミーセルが
補完されるため，セル損失を意識することなくセルポイ
ンタ処理を行うことができる。

【００３５】

【発明の実施の形態】図２はＶＰＩ処理部，ＶＣＩ処理
部及びＳＮ・ＳＮＰ処理部を備えた実施例の構成であ
り，各部は上記図１の符号２，３，４に対応する。

【００３６】図中，１０はＶＰＩ処理部，１１はＶＣＩ
処理部，１２はＳＮ・ＳＮＰラッチ部，１３は誤り訂正
・検出部，１４は多重処理用メモリ，１５は伝達単位不
一致処理部，１６はＳＮ・ＳＮＰ処理部である。

【００３７】動作を説明すると，受信ＡＴＭセルに対し
ＶＰＩ処理部１０においてＶＰＩを抽出し，予めメモリ
（図１のメモリ２ａ）に設定されたＶＰＩでフィルタリ
ングを行い，フィルタリングをパスしたＶＰＩをＶＰＩ
処理部１０にラッチし，多重処理用メモリ１４のアドレ
スに使用する。なお，多重処理用メモリ１４のアドレス
は，ライト・リード共に同じものを使用する。ＶＣＩ処
理部１１では受信セルのＶＣＩを抽出してフィルタリン
グを行い，上記ラッチされたＶＰＩをアドレスとしてＶ
ＣＩ（ＡＴＭセルのペイロードは書き込まれない）がデ
ータとして多重処理用メモリ１４に書き込まれる。ＳＮ
・ＳＮＰラッチ部１２は，ＡＴＭセル内のＡＡＬのヘッ
ダに含まれたＳＮ・ＳＮＰが抽出され，誤り訂正・検出
部１３で誤り訂正または誤り検出した後，ＶＰＩで指定
されたアドレスにより多重処理用メモリ１４に書き込ま
れる。

【００３８】多重処理用メモリ１４からＶＰＩをアドレ
スとして読み出されたＶＣＩとＳＮ・ＳＮＰは，それぞ
れ伝達単位不一致処理部１５とＳＮ・ＳＮＰ処理部１６
へ供給される。この時，ＡＴＭセルのヘッダやＡＡＬの
ヘッダを除くデータ（元のＣＢＲ信号）は多重処理用メ
モリ１４に格納されない（他のメモリに格納する）。伝
達単位不一致処理部１５は，読み出された前回のＶＣＩ
（ＶＰＩで指定された同一チャネルで１セル前の値）と
今回受信したＶＣＩとを比較し，伝達単位の不一致の判
定を行う。不一致の場合は伝達単位の同期保護条件に従
い，正常受信の保護内であれば正常受信ステータスを，
同期はずれの場合は、伝達単位不一致信号を出力する。
ＳＮ・ＳＮＰ処理部１６は，受信セルのＳＮ・ＳＮＰの
値と読み出された前回のＳＮ・ＳＮＰの値を比較（ＶＰ
Ｉで指定された同一チャネルでの１セル前の値）し，セ
ルの誤配，損失（廃棄）の判定を行う。

【００３９】上記の場合，ＡＴＭセルの固有値であるＶ
ＰＩをチャネル多重処理用メモリ１４のアドレスに使用
したが，ＡＴＭセルの固有値であるＶＰＩに対応するＳ
ＴＭ信号のチャネル番号をメモリのアドレスに使用する
ことも可能である。

【００４０】この図２の構成によれば，チャネル（ＶＰ
Ｉ）単位に処理回路を持つ必要がなく，共通のデータ処
理部とメモリのチャネル単位の記憶部とで構成すること
ができるため，回路削減の効果が大きい。また，回路規
模が小さくなるので消費電力を少なくすることができ
る。

【００４１】図３はアラーム収集部の実施例の構成であ
る。図３において，１７−０〜１７−ｎはそれぞれハイ
ウェイ＃０〜＃ｎに対応して設けられたデセル化を行う
回路を搭載したＬＳＩであり，１８は監視部である。

【００４２】各ＬＳＩに対してアラーム収集用のタイミ
ングであるチャネル識別信号が入力され，モード設定信
号が各ＬＳＩに対し供給される。モード設定信号は，各
ＬＳＩに全ハイウェイのアラーム収集を行うマスタモー
ドか，自ハイウェイアラーム出力するスレーブモードか
を設定するもので，図３の例ではＬＳＩ＃０はマスタモ
ードに設定され，他のＬＳＩ＃１〜＃ｎはスレーブモー
ドに設定される。

【００４３】この状態では，スレーブモードに設定され
たＬＳＩ＃１〜＃ｎは，それぞれ各自のハイウェイで検
出されたアラーム情報の出力をチャネル識別信号に同期
してマスタＬＳＩ＃０に向けて出力する。次にマスタモ
ードに設定されたＬＳＩ＃０は，自ハイウェイ＃０のア
ラームとスレーブモードＬＳＩから受け取った他のハイ
ウェイのアラームとを多重して，その出力として各チャ
ネル（ＣＨ０〜ＣＨｎ）の周期内にｎ＋１個の各ハイウ
ェイのアラーム情報（ＨＷ＃０〜＃ｎ）を時分割多重し
て出力する。この多重化されたアラーム情報は監視部１
８に入力されて分析，記録及び必要な出力等が行われ
る。このような構成により，複数のＬＳＩによる多段接
続時のアラーム収集が実現可能となる。この場合，各Ｌ
ＳＩが扱う処理帯域が増大してチャネルが増えた場合に
も多重化により効率的にアラームの収集が可能となる。

【００４４】図４はＳＮ・ＳＮＰ処理部の構成図であ
る。図４において，１９はイネーブル生成部，２０はデ
ュアルポートＲＡＭ（ＤＰ−ＲＡＭで表示），２１はＳ
Ｎ・ＳＮＰ（上記図２の１６に対応）及びＣＳＩを処理
する回路である。なお，２０はシングルポートのＲＡＭ
でもよい。

【００４５】ＡＴＭセルのデセル化を行う際にセル誤
配，セル損失の検出・処理を行うＳＮ・ＳＮＰ処理は，
入力したＡＴＭセルのＳＮ（シーケンス番号）及び蓄積
セル（前に受信したセル）のＳＮを比較して行うため，
チャネル単位に１セル分のメモリが必要となる。このメ
モリを，本発明ではチャネル共通のメモリにより構成
し，１セルメモリのアドレスにはＡＴＭセルのチャネル
固有値であるＶＰＩを用いる。

【００４６】従来は，ＡＴＭセルを完全な形でメモリに
格納していたが，この構成では線路ａから入力するＡＴ
Ｍセルの，ＳＮ・ＳＮＰ処理及びその後のＣＳＩ処理に
必要な，ＡＡＬヘッダのＳＮ・ＳＮＰバイトとＣＳＩ表
示ビットが“１”の場合のセルポインタ（オフセット値
を表すバイト）がチャネル情報（ＶＰＩ）をアドレスと
して格納される。書き込みタイミングとして，ＳＮ・Ｓ
ＮＰが発生するタイミングとＯＦＳ（オフセットを表
し，ポインタと同義）が発生するタイミングが供給さ
れ，イネーブル生成部１９により書き込み信号（ＷＥ）
及び読み出し信号（ＲＥ）が発生する。処理回路２１で
は，入力するＡＴＭセルのＳＮ・ＳＮＰ及びＣＳＩのセ
ルポインタデータと，デュアルポートＲＡＭ２０から読
み出された前回のＡＴＭセルのＳＮ・ＳＮＰ及びＣＳＩ
のデータを用いて各処理を行う。このように，ＳＮ・Ｓ
ＮＰとＣＳＩ処理用にＡＴＭセルの中の必要なバイト
（デセル化情報）だけを格納することによりメモリの小
型化と低消費電力化を実現できる。

【００４７】図５は１セルメモリ・ゆらぎ吸収バッファ
を用いたデセル化の構成を示す。図中，２２はＳＮ・Ｓ
ＮＰ処理部（図１の４，図２の１６，図４の２１の一部
に対応），２３はＳＮ・ＳＮＰ処理の完了までセルを待
機させる１セルバッファとＡＴＭ網の遅延ゆらぎを吸収
する吸収バッファを共有化した１セルメモリ・ゆらぎ吸
収バッファ（図１の５に対応），２４は１セルメモリ・
ゆらぎ吸収バッファ２３とデセル化情報伝達バッファ２
５を制御するバッファ制御部，２５はＡＴＭセルポイン
タ（オフセット値）等のデセル化情報を内蔵するメモリ
に書き込み，主データ（１セルメモリ・ゆらぎ吸収バッ
ファ２３に書き込んだデータ）に同期させてＣＳＩポイ
ンタ処理部２６へ伝達するデセル化情報伝達バッファ，
２６はＡＴＭセルポインタ等のデセル化情報を元に１セ
ルメモリ・ゆらぎ吸収バッファ２３に書き込まれた主デ
ータを随時読み出し，ＳＴＭのフレーム（元のＳＤＨの
ＴＵフレーム）に同期したデータに変換（デセル化）す
るＣＳＩポインタ処理部である。

【００４８】書き込み動作 ＳＮ・ＳＮＰ処理部２２は，チャネル単位（受信ＶＰＩ
とＶＣＩで特定されるチャネル）の受信単位のシーケン
ス番号（０〜７のモジュロ）を監視し，連続性が保持さ
れている場合は，受信セルは正常と判断し，ＳＮ・ＳＮ
Ｐ処理部２２からデセル化情報伝達バッファ２５へセル
ポインタだけを伝達する。また，バッファ制御部２４に
対して，正常受信のステータス信号を通知し，これを受
けたバッファ制御部２４は１セルメモリ・ゆらぎ吸収バ
ッファ２３とデセル化情報伝達バッファ２５のメモリに
対して同一の書き込みアドレスを供給して，主信号とデ
セル化制御データをそれぞれ同一のアドレスに書き込
む。

【００４９】読み出し動作 １セルメモリ・ゆらぎ吸収バッファ２３に一定量の書き
込みが終了したら，ＳＴＭのフレームに同期させ１セル
メモリ・ゆらぎ吸収バッファ２３とデセル化情報伝達バ
ッファ２５に書き込んだデータを読み出し，デセル化情
報に従って，ＣＳＩポインタ処理部２６は１セルメモリ
・ゆらぎ吸収バッファ２３から読み出す主信号の読み出
し制御を行いＳＴＭデータを復元（デセル化）する。

【００５０】図６，図７は上記図５に示す構成による各
バッファの構成と動作の説明図であり，図６はセル誤配
時の動作を説明する図で，図７はセル損失（廃棄）時の
動作を説明する図である。図６，図７において，２２〜
２６は上記図５の同一符号と各部と同じであり説明を省
略する。

【００５１】図６の場合，Ｂ．に示すようにＡＴＭセル
がＡ，Ｂ，Ｃ，Ｘ，Ｄ，Ｅ（Ｘは誤配セルとする）の順
に到着すると，書き込み主信号は１セルメモリ・ゆらぎ
吸収バッファ２３へ供給され，デセル化情報はデセル化
情報伝達バッファ２５へ供給され，バッファ制御部２４
はＳＮ・ＳＮＰ処理部２２から正常受信であることが通
知されていると順次インクリメントする同一の書き込み
アドレスを両バッファ２３，２５に発生して，１，２，
３のアドレスにＡ，Ｂ，Ｃの主信号及びデセル化情報が
それぞれに書き込まれる。

【００５２】しかし，セルＸに続いてＤを受信した時に
セル誤配を示す信号がＳＮ・ＳＮＰ処理部２２から，バ
ッファ制御部２４に通知される。このセル誤配を示す信
号を出力するのはＤのセルを受信した時点である（セル
誤配を判断するのは正常なセルＤを受信する必要がある
からである）。この時，誤配セルＸの主信号とデセル化
情報は既にバッファ２３，２５にそれぞれ書き込まれて
いる。バッファ制御部２４は，この誤配セルを廃棄する
ためにセル誤配を通知されると，順次インクリメントさ
せる書き込みアドレスのインクリメント動作を一旦停止
し，誤配セルを書き込んだアドレス（図６の例ではアド
レス４）を発生して，受信した正常セルＤの主信号とデ
セル化情報をそれぞれ上書きさせる。

【００５３】図７に示すセル損失時の場合，Ｂ．に示す
ようにＡＴＭセルがＡ，Ｂ・・Ｅ，Ｆと到着すると，Ｓ
Ｎ・ＳＮＰ処理部２２は，Ｆを受信した時にセル損失
（セルＤの損失）を示す信号をバッファ制御部２４に通
知する。すなわち，セル損失を判断するには，正常なセ
ルＥ，Ｆを受信する必要があるからである。このセル損
失を検出した時点では既に，セル損失情報が必要なセル
Ｅ（デセル化する場合にセルＥを読み出す時にセル損失
情報が無いとデセル化ができない）の主信号が１セルメ
モリ・ゆらぎ吸収バッファ２３に，デセル化情報がデセ
ル化情報伝達バッファ２５に書き込まれている。この場
合，バッファ制御部２４はインクリメント動作を一旦停
止し，受信セルＥを書き込んだアドレスと同じ４を発生
させ，セルメモリ・ゆらぎ吸収バッファ２３のアドレス
４には何も行わない。このとき，デセル化情報伝達バッ
ファ２５のアドレス４にセルＥのデセル化情報に加えて
セル損失情報を書き込む。具体的には，デセル化情報伝
達バッファ２５のアドレス４のセルＥのデセル化情報を
一旦読み出して，セル損失情報（損失セルの個数を含
む）を加えて，アドレス４に再度書き込む。

【００５４】１セルメモリ・ゆらぎ吸収バッファ２３と
デセル化情報伝達バッファ２５からデータをデセル化の
ために読み出す場合，バッファ制御部２４はある一定量
の蓄積が完了したらＳＴＭフレーム（例えば，ＴＵフレ
ーム）に同期してバッファの読み出しアドレスを１，
２，３と順次インクリメントして生成し，対応するデー
タの読み出しを行う。アドレス４を生成して，デセル化
情報Ｅを読み出すと，ＣＳＩポインタ処理部２６でセル
損失情報（ダミーセル数）が検出される。ＣＳＩポイン
タ処理部２６は，補完すべきバイト数を算出して，バッ
ファ制御部２４に対し読み出しアドレスのインクリメン
ト停止信号を出力する。これを受けたバッファ制御部２
４は，読み出しアドレスのインクリメントを停止し，１
セルメモリ・ゆらぎ吸収バッファ２３からの主信号の読
み出しを停止する。この後ダミーバイトが生成され，必
要数だけ補完が行われると，バッファ制御部２４に対し
読み出しアドレスのインクリメントを開始し，１セルメ
モリ・ゆらぎ吸収バッファ２３からの主信号の読み出し
を開始する。

【００５５】図８はセル損失（廃棄）情報を格納するた
めのデセル化情報伝達バッファの具体的構成であり，上
記図７に示すセル損失時の機能がこの構成により実現さ
れる。また，図９は図８のタイムチャートの例である。

【００５６】図８において，２７は入力されるアドレス
を＋１するアダー（ADDER)，２８はセレクタ，２９はデ
セル化情報を格納するＲＡＭ（上記図５のデセル化情報
伝達バッファ２５に相当）である。また，図９は，
（１）に示す動作タイミングに続いて（２）の動作が連
続して行われることを示す。

【００５７】動作を説明すると，一つのデセル化情報が
複数項目ａ〜ｄで構成されており，それぞれセレクタ２
８の１，２，４，５の各スイッチの端子Ａに入力され，
３のスイッチの端子Ａはアース電位が供給されオール
“０”が入力されている。アドレスはバッファ制御部
（図７の２４）から供給されると，アダー２７で＋１さ
れてスイッチ６の端子Ａに供給される。セレクタ２８は
通常（セル損失が無い時）は，１〜６の各スイッチは端
子Ａを選択し，ＲＡＭ２９の該当アドレスにデセル化情
報ａ〜ｄとスイッチ３（ダミセル数を選択するスイッ
チ）からのオール“０”が並列に書き込まれ，ＲＡＭ２
９の読み出し時には出力線〜から，書き込まれた時
の情報が出力される。

【００５８】図９のタイミングチャートの例では，受信
セルがＡ，Ｂ，Ｃ，Ｅと受信された時点では，同図
（１），（２）に示すように各セル情報（デセル化情
報）Ａ，Ｂ，Ｃ，Ｅがアドレス１〜４に格納されること
が分かる。

【００５９】セル損失が発生するとセレクタ２８の各ス
イッチ１〜６が切替えられ，それぞれ端子Ｂを選択す
る。この時，ＳＮ・ＳＮＰ処理部（図５の２２）からダ
ミーセル数（損失セル数）が通知され，セレクタ２８の
スイッチ３の端子Ｂへ入力される。セル損失が発生する
と，最初にＲＡＭ２９は前に書き込みを行ったアドレス
（アダー２７を介さない端子Ｂのアドレス）により読み
出しを行い，出力線，，，から前に書き込んだ
デセル化情報が発生し，フィードバックの線を介してセ
レクタ２８の対応する端子Ｂへ入力する。この後，書き
込みが行われて，元のデセル化情報とダミーセル情報が
ＲＡＭ２９の同じアドレスに書き込まれる。

【００６０】図９の例では，（２）の受信セルとしてセ
ルＦが受信されたタイミングで，１つのセル（セルＤ）
の損失が検出され，セル損失の信号が発生し，ダミーセ
ル数が入力される。この場合，アドレス４に書き込まれ
たセルＥのデセル化情報が，読み出され，ダミーセル数
と共にアドレス４に書き込まれる。その後，セルＦのセ
ル情報（デセル化情報）がアドレス５に書き込まれる。

【００６１】上記図７，図８に示すセル損失が発生した
時に，ＳＮ・ＳＮＰ処理部２２において，ダミーセル数
（損失セル数）を検出している。セル損失が検出される
と，受信したＡＴＭセルのＡＡＬヘッダに含まれたＳＣ
（Sequence Count：ＳＮに対応）と，以前に受信した同
じチャネルのＡＴＭセルから取り出して蓄積しておいた
ＳＣＲ（蓄積セルのＳＣ保護カウンタ）からセル損失時
に保管するダミーセル数を検出している。従来は，ＳＣ
＝ＳＣＲ＋１が満たされるまで，カウントアップし，カ
ウントした回数をダミーセル数としていたが，その方法
ではセル損失が検出されてからダミーセル数が検出され
るまでのカウント動作に時間がかかっていた。なお，Ｓ
Ｃ（ＳＮ）は，正常時には０，１，２・・７と順次イン
クリメントし，７の次に０に戻る。

【００６２】図１０は本発明によるダミーセル数検出の
構成図である。図１０のＡ．に示すように本発明では，
ダミーセル数算出デコーダ３０を設けている。このダミ
ーセル数算出デコーダ３０は，セル損失検出の信号によ
り駆動され，受信ＡＴＭセルから得られるＳＣと，その
ＡＴＭセルに対応する以前に受信して蓄積された値であ
るＳＣＲとを入力すると，デコード動作によりダミーセ
ル数（ＤＭＹで表示）が出力される。図１０のＢ．にデ
コード動作の例を示し，例えば，ＳＣ＝０の時にＳＣＲ
＝６の場合，ダミーセル数は１であり，ＳＣ＝０の時に
ＳＣＲ＝３の場合，ダミーセル数は４である。

【００６３】このように，セル損失が検出されるとＳＣ
とＳＣＲをデコードすることにより直ちにダミーセル数
を検出でき，処理の高速化と多重化が可能になる。次に
図１１〜図１３はセルポインタ処理の構成を示し，図１
１はゆらぎ吸収バッファを含む全体の構成を示し，図１
２はセルポインタ処理部のブロック構成図，図１３はセ
ルポインタ処理部の動作説明図，図１４はゆらぎ吸収バ
ッファの構成図である。

【００６４】図１１において，３１ａは主信号（ＡＴＭ
セルのヘッダ等を除いた残りの情報）を格納するゆらぎ
吸収バッファ，３１ｂはセルポインタ等のセル情報を格
納するゆらぎ吸収バッファ，３２はＡＴＭタイミング発
生部，３３はＳＴＭタイミング処理部，３４はセルポイ
ンタ処理部である。

【００６５】セルポインタは，ＳＴＭフレームのＶ１バ
イト（ＴＵ−１１のフレームにおける，ＴＵ−１１ポイ
ンタを構成するＶ１〜Ｖ４バイトの中の先頭のバイト）
位置を示すものであるため，１度セルポインタを受信す
れば，次に受信するセルポインタを予測することができ
る。セルポインタ処理部は，現在受信したセルポインタ
から次に受信するセルポインタを予測し，その予測した
セルポインタと実際に次に受信したセルポインタを比較
することにより受信したセルポインタの正当性をチェッ
クする。

【００６６】従来のセルポインタ処理部はゆらぎ吸収の
前，すなわちデセル化の前でチャネル別に処理していた
が，この本発明の構成ではデセル化後に処理を行う。図
１１に示すように，主信号をゆらぎ吸収バッファ３１ａ
に，セル情報をゆらぎ吸収バッファ３１ｂにＡＴＭタイ
ミング発生部３２からのタイミングで格納し，ＳＴＭタ
イミング処理部３３からのタイミングに同期してデセル
化した後にセルポインタ処理部３４に処理が行われる。
本発明のセルポインタ処理部の構成を図１２に示す。

【００６７】図１２において，３４０はセレクタ，３４
１はＲＡＭで構成され複数チャネルのセルポインタ値に
ついてダウンカウントを行うＴＵバイト・ダウンカウン
タ，３４２は入力に対し−１を加算するアダー，３４３
は比較器である。

【００６８】この構成は，ＳＴＭとしてＴＵ（トリビュ
ータリユニット）−１１のフレーム信号（ＶＣ−１１の
バーチャルコンテナを搭載）の例である。ＴＵ−１１フ
レームの場合，Ｖ１バイトの発生周期は１０８バイトで
あるため，セルポインタの範囲として０〜１０７であ
る。また，ダミーセルには０〜６セルまで対応している
（ＳＮ・ＳＮＰのシーケンシャル番号が０〜７であるた
め）。

【００６９】図１３を用いて説明すると，主信号（セル
ヘッダ等を除いたデセル化信号）にはＶ１バイトが１０
８バイト毎に設定されており，受信セルポインタ中に
は，Ｖ１バイトまでのオフセット値が設定され，図の例
では「５１」の値が最初に表れている。この受信セルポ
インタは，図１１のセル情報のゆらぎ吸収バッファ３１
ｂからセレクタ３４０へ入力する一方，比較器３４３へ
供給されるが，この時比較が行われない（？）。セレク
タ３４０は同期確立の信号で入力されるセル・ポインタ
の値「５１」を選択して，ＴＵバイト・ダウンカウンタ
３４１に，チャネルをアドレスとしてロードされる。そ
の後，ＴＵバイト・ダウンカウンタ３４１はバイト単位
（図示省略）のタイミングで対応するチャネルのデータ
を読み出し，アダー３４２で−１の加算を行った結果を
セレクタ３４０を介してロードする動作を繰り返してダ
ウンカウントが行われる。４６バイトのダウンカウント
を行うと，「５」の値になり，この値が予測セルポイン
タである。

【００７０】前のセルから４６バイト後には，次のセル
のポインタが存在するバイト位置に相当し，セルポイン
タが発生するタイミングである。これを比較タイミング
として次のセルにポインタが存在するとすれば，比較器
３４３で比較が行われる。この時，受信セルポインタは
「５」が入力され，ＴＵバイト・ダウンカウンタ３４１
の対応するチャネルをアドレスとして読み出しを行う
と，ダウンカウントの結果が正常であれば「５」が出力
されて，両者が一致するので比較部３４３からセルポイ
ンタ正常の出力が発生する。不一致の場合は，セルポイ
ンタ異常を表す出力が発生する。

【００７１】この図１２の構成によれば，ダウンカウン
タをＲＡＭで構成し，アドレスにチャネルを使用してチ
ャネル多重を行っているため，チャネル数が増えても回
路規模が増大することはない。また，ダウンカウンタ値
をそのまま予測セルポインタとしているため予測が容易
になる。

【００７２】図１４に示す主信号のゆらぎ吸収バッファ
３１ａの周辺の構成を説明すると，ゆらぎ吸収バッファ
３１ａは，チャネル固有値（セルのＶＰＩ）に対応した
ライトアドレスをライトアドレス生成部３１０から発生
してＡＴＭセルの主信号（ＡＴＭセルのヘッダ等を除く
信号）を書き込み，チャネル番号（ＳＴＭのチャネルに
対応）に対応するリードアドレスを発生するリードアド
レス生成部３１１により読み出しを行う。セル損失情報
が発生すると，マスク３１２が駆動され，リードアドレ
ス生成部３１１からの出力がマスクされ，読み出しを停
止し，セル損失に対応した個数のダミーセル（オール
“１”）を補完する。なお，上記図１２に示すセルポイ
ンタ処理部はセル損失が発生した場合もカウンタを停止
させることなく，セル損失に対し補完したダミーセル数
分のダウンカウントを行い予測を行う。

【００７３】図１５はＴＵポインタの終端処理の構成図
である。ＴＵポインタ終端処理を行うには，従来はＶ
１，Ｖ２の検出のため処理チャネル分のレジスタを保有
し，各Ｖバイトのタイミングで各チャネル別にデータを
ラッチするため，ｎチャネル処理にはレジスタの規模が
大きくなっていたが，この構成では多重処理を行うＲＡ
Ｍと，そのための周辺回路を設けたものである。

【００７４】図１５において，３５は各チャネルに対応
したＶ１データ及びポインタ処理用ビットを格納するＴ
Ｕポインタ多重処理用メモリ，３６はＴＵポインタを構
成するＶ１バイトとＶ２バイトのタイミング信号に対応
してＴＵポインタ多重処理用メモリ３５への書き込み，
読み出しを制御するアクセス制御部，３７はＶ１バイ
ト，Ｖ２バイトを識別してポインタの終端処理，例え
ば，ポインタが新規か（ＮＤＦ：新規データフラグ），
正・負のスタッフィング指示があるか，等の判定を行う
アクション検出部である。

【００７５】ＴＵポインタ多重処理用メモリ３５では，
ｎチャネル毎にアドレスを固定割り付けて，ＴＵポイン
タ多重処理を行うために必要なビット数（ｍ）とＶ１デ
ータ（８ビット）の格納領域が設定されており，ｎワー
ド×（ｍ＋８）ビットのＲＡＭで構成される。このメモ
リは，ポインタ終端を行うために使用され，ＮＤＦ（新
規データフラグ），ＮＯＲＭＡＬ（ポインタ値更新正
常），ＬＯＰ（ポインタ損失：Loss Of Pointer)，ＡＩ
Ｓ（アラーム表示信号：Alarm Indication Signal ），
ＩＮＣ（正スタッフ），ＤＥＣ（負スタッフ）等のポイ
ンタアクションを検出するための保護段数や前状態記録
（ポインタアクション，ポインタ値）等の処理を行うも
のである。アクセス制御部３６は，Ｖ１バイト到着時に
Ｖ１データ及び前回のＴＵポインタ処理データ（初回Ｖ
１到着時にはＶ１データのみ）を格納させるための読み
出し・書き込みタイミング信号を生成する。また，Ｖ２
データ到着時には先に格納したＶ１データを読み出し，
Ｖ１，Ｖ２によるＴＵポインタ終端処理結果をメモリに
格納させるための読み出し・書き込みタイミングを生成
する。

【００７６】図１５の動作を説明すると，まずアクセス
制御部３６で，で示すようにＶ１到着タイミング信号
を受けると，読み出しタイミング信号を生成し，前回の
ＴＵポインタ終端処理結果を一度ＴＵポインタ多重処理
用メモリ３５から読み出す。これに主信号のＶ１データ
８ビットを加え，Ｖ１書き込みタイミング信号を生成し
てＴＵポインタ多重処理用メモリ３５に格納する。Ｖ１
データ８ビット以外は，そのままメモリへ書き込むこと
で，次回Ｖ２到着時までＴＵポインタ終端処理結果が保
持される。

【００７７】次にアクセス制御部３６で，に示すよう
にＶ２到着タイミング信号を受けると，ＴＵポインタ多
重処理用メモリ３５から先に格納したＶ１データを読み
出す。次にに示すようにＶ２データと合わせてアクシ
ョン検出部３７にデータを送り，Ｖ１，Ｖ２によるＴＵ
ポインタ終端処理を行う。さらに，で示すように，こ
れらの結果をＴＵポインタ多重処理用メモリ３５に書き
込むため，アクセス制御部３６で書き込みタイミング信
号を生成し，ＴＵポインタ多重処理用メモリ３５にデー
タを格納する。

【００７８】このように，ＲＡＭを用いたＶバイト転送
により，ＴＵポインタ終端処理が実現でき，回路規模を
削減できる。図１６はスタッフバッファの構成図，図１
７はスタッフバッファとＶ４バイトバッファのメモリマ
ップである。

【００７９】スタッフバッファはゆらぎ吸収バッファか
ら読み出されたデータをＶ５バイト（ＴＵポインタであ
るＶ１，Ｖ２バイトにより示すＶＣのＰＯＨ（パスオー
バヘッド）の位置）の位相を変えずにＳＴＭのフレーム
同期に変換する機能を備え，バッファのオーバフロー，
アンダフローを防止するために，チャネル毎に８バイト
分の容量を持つ。また，ＴＵフレームのＶ４バイト（Ｔ
Ｕポインタを構成するＶ１〜Ｖ４の４番目のバイト）を
トランスピアレントに転送する機能が必要であった。従
来はその機能の相違によりスタッフバッファとＶ４バイ
トバッファとは個別のメモリで実現していたが，本発明
では両者の機能を共有化されたバッファで実現する。

【００８０】図１６において，３８はスタッフバッファ
を構成するＲＡＭ，３９はライト側のアドレス変換部，
４０はライト側のチャネルバイトカウンタ，４１は位相
監視部，４２はリード側のチャネルバイトカウンタ，４
３はリード側のアドレス変換部である。また，この場
合，２Ｋフレームを２８チャネル多重処理するものとす
る。

【００８１】スタッフバッファの容量は，チャネル当た
りのバイト容量とチャネル数の積で決まり，チャネル当
たりのバイト容量は上記したように８バイトであり，チ
ャネル数が２８チャネルの場合は，合計８×２８＝２２
４バイトになる。この場合，チャネルのアドレスは５ビ
ットで指定され，その中の８バイトの位置は別の３ビッ
トで指定できるので，合計８ビットが使用される。ここ
で，チャネルを指定する５ビットで３２チャネル分を指
定できるが，実際に使用するのは２８チャネルであるた
め，５チャネル分の空きができる。そして，１チャネル
分で８バイトの容量があるため，５チャネル分で４０バ
イトの空きが生じる。そこで，この４０バイトの空きの
部分に２８チャネル分のＶ４バイトを格納することによ
りスタッフバッファとＶ４バイトバッファを共有化が可
能となる。

【００８２】図１６のＲＡＭ３８の中に図１７に示すよ
うにスタッフバッファとＶ４バイトバッファのアドレス
がマッピングされる。すなわち，アドレスの先頭の５ビ
ットが「00000 」から「11110 」までの２８個（「0011
1 」, 「01111 」, 「10111」を除く) のアドレスでチ
ャネル０〜チャネル２８のスタッフバッファを指定さ
れ，アドレスの下位の３ビットはバイトカウンタ（「XX
X 」で表示されるが「000 」〜「111 」の何れかにより
８バイトの中の１つが指定される）として機能して各チ
ャネルのスタッフバッファのアドレスは８ビットが割り
当てられる。

【００８３】また，Ｖ４バイトバッファは，アドレスの
先頭の５バイトが「00111 」, 「01111 」, 「10111
」, 「11111 」等を使用し，下位３ビットで表す「000
」〜「111 」の８個を組み合わせて２８チャネルのＶ
４バイトを指定する。

【００８４】図１６の動作を説明すると，入力データと
してデセル化されたデータ（情報信号）が入力すると，
チャネル（ＣＨ）を表す５ビットが入力され，ＣＨバイ
トカウンタ４０がその５ビットの信号が入力されると，
この５ビットに対応して３ビットによるバイトカウント
を行いその出力として３ビットを発生する。アドレス変
換部３９はチャネルの５ビットのＣＨバイトカウンタ４
０からの３ビットを合わせた８ビットをライトアドレス
として入力データをＲＡＭ３８に書き込む。この時，各
チャネルの書き込みデータは８バイトであり，その内容
は主信号である。

【００８５】読み出し時には，チャネル情報の５ビット
と，ＣＨバイトカウンタ４２からの３ビットとが入力さ
れるアドレス変換部４３の出力がリードアドレスとなっ
てＲＡＭ３８に供給される。また，Ｖ４バイトの書き込
みは，ライト側Ｖ４タイミング（ＴＭＧで表示）信号に
よりアドレス変換部３９が駆動されると，チャネルの５
ビットの情報を図１７のＢ．に示すように８ビットの信
号に変換してライトアドレスを発生し，読み出し時に
は，リード側Ｖ４タイミング（ＴＭＧで表示）信号によ
りアドレス変換部４３が駆動されると，チャネルの５ビ
ットの情報を図１７のＢ．に示すような８ビットの信号
に変換してリードアドレスを発生する。

【００８６】位相監視部４１は，リードアドレスとライ
トアドレスの位相差を監視して，両者が一致した場合は
エラーを検出し初期化する制御を行う。この図１６の構
成により，デセル化後のスタッフバッファ及びＶ４バイ
トバッファを含む回路の小型化と低消費電力化を実現で
きる。

【００８７】図１８はＴＵポインタ付け替え部の構成図
である。ＴＵポインタ付け替え部では，チャネル毎にＴ
Ｕポインタの値をＴＵ終端部の位相から２Ｋフレーム
（ＳＴＭ）の位相に付け替えるため，チャネル毎にポイ
ンタ処理が必要となる。本発明ではＴＵ終端部のＴＵポ
インタ値とＴＵ終端部・２Ｋフレームの位相差を元に演
算を行うことにより２Ｋフレーム位相での新ＴＵポイン
タ値を求め，この値だけをメモリに格納する。

【００８８】図１８のＡ．はブロック構成であり，図
中，４５はＴＵ終端部，４６はＴＵポインタ付け替え部
である。ＴＵ終端部４５からはａで示すポインタ位置
（タイミング信号）とｂで示すポインタ値が出力され，
ＴＵポインタ付け替え部４６は信号ａ，ｂと出力側の信
号である２Ｋフレーム（出力側のポインタで指定される
Ｖ５バイトが発生する周期のフレーム）のポインタの位
置ｃ（タイミング信号）が入力されて，ＴＵ終端部４５
のフレームに格納されたポインタ値により指定されるＶ
５バイトを，２Ｋフレームにおいても時間をずらすこと
なく，２Ｋフレームのポインタ値を付け替えることによ
り対応することができる。

【００８９】図１８のＢ．はポインタ位置ａ，ポインタ
値ｂ，ポインタ位置ｃのタイミング関係を示し，ＴＵポ
ート付け替え部４６では，ＴＵ終端部４５のポインタ位
置ａに設定されたポインタ値ｂにより指示された位置に
あるＶ５バイトを，２Ｋフレーム内のポインタ位置に新
たなポインタ値を設定する処理が行われる。

【００９０】その場合，基本的には２Ｋフレーム位相で
のポインタの位置とＴＵ終端部のフレームのポインタ位
置との位相差を求め，その位相差にＴＵ終端部のフレー
ムのポインタ値を加算することにより得られ，加算値が
２Ｋフレームの周期より大きい場合は，周期の長さを減
算した結果が２Ｋフレームのポインタ位置に設定される
新ポインタ値となる。

【００９１】図１９に新ポインタ値を得る原理を示す。
(A) に示すＴＵ終端部位相に示すようにフレームの中の
Ｖ５（ＶＣの先頭位置）の位置はＴＵのポインタにより
示され，上記図１８のｂで示すポインタ値（ｘとする）
である。一方，出力側の２Ｋフレーム位相は(B) に示さ
れ，そのポインタの位置は(A) に示す終端部位相と位相
差（ｙとする）である。２Ｋフレーム位相でも，ＴＵ終
端部のフレームのＶ５の位置を保持するため，２Ｋフレ
ーム位相のポインタ（ｚとする）を次のように求める。
但し，２Ｋフレームの１フレーム中のデータ数をｍとす
る。

【００９２】Ａ＝ｘ＋ｙを求める。 ＩＦ（Ａ＞ｍ）Ａ＝Ａ−ｍ，すなわち，Ａがｍより大
なら，Ａ−ｍを求め，結果をＡとする。

【００９３】ｚ＝Ａ こうして求めたｚを新ポインタ値として(C) に示すよ
うにポインタ値メモリ（図示せず）に保持して，２Ｋフ
レームのポインタ位置に設定される。

【００９４】図２０は上記の図１８に示すＴＵポインタ
付け替え部の具体的構成であり，図２０のＡ．はＴＵ−
１１（ＶＣ−１１を搭載したユニットで１．５４４Ｍｂ
ｐｓ）の場合，Ｂ．はＴＵ−２（ＶＣ−２を搭載したユ
ニットで６．３１２Ｍｂｐｓ）の場合である。Ａ．と
Ｂ．の何れの場合も，上記の図１９と同じ原理で動作を
し，Ａ．に示すＴＵ−１１の例について動作を説明す
る。

【００９５】２Ｋフレーム位相ポインタ位置を表す信号
が入力されると，カウンタ４６ａがバイト信号毎にカウ
ントを行い，ＴＵポインタ位置を表す信号が発生する
と，その時のカウンタ４６ａのカウント値（上記のポイ
ンタ値の位相差を表すｙに対応）とその時に入力される
ＴＵのポインタ値（上記のｘに対応）とを加算器４６ｂ
で加算する（上記の加算に対応し結果のＡを得る）。

【００９６】加算結果Ａについて，比較器４６ｄにおい
て，２Ｋフレームのデータ数（ＴＵ−１１に対応するの
で“１０８”）と比較し，比較結果によりセレクタ４６
ｅを切替える。セレクタ４６ａは１０８より大きい場合
は，演算器４６ｃでＡ−１０８の結果を，１０８と同じ
か小さいと加算器４６ｂの結果を選択し，選択された値
はＴＵポインタ位置のタイミングでラッチ（ＬＡＴ）４
６ｆに新ポインタ値として保持され，この値が２Ｋフレ
ームの新ポインタ値として設定される。

【００９７】なお，上記の説明ではカウンタ４６ａにＴ
Ｕ−１１のポインタ位置の信号が入力されるものとして
いるが，ＴＵ−１１のポインタ位置はラッチ４６ｆに供
給され，その他の時間にセレクタ４６ｅから発生する信
号は無視されるので，カウンタ４６ａに供給しないよう
に構成できることは明らかである。但し，カウンタ４６
ａはＴＵ−１１のフレームのデータ数をサイクリックに
カウントするものとする。

【００９８】図２０のＢ．の構成において，４７ａ〜４
７ｆはＡ．に示す４６ａ〜４６ｆに対応し同じ名称であ
る。この場合もＡ．の構成と同様に動作するので説明を
省略する。ただし，この場合はＴＵ終端部はＴＵ−２の
フレームであるから，演算器４７ｃ，比較器４７ｄに設
定される減算値及び比較基準値は「４３２（バイト）」
となる。

【００９９】上記図２０のＡ．とＢ．に示すＴＵポイン
タ付け替え部では，２Ｋフレーム位相での新ポインタ値
を求める際，ＴＵ−１１，ＴＵ−２に応じて新ポインタ
を求める回路が必要となる。これを改良した構成を図２
１に示す。

【０１００】図２１はＴＵポインタ付け替え部を共通使
用可能にした構成の原理であり，図２２は図２１の具体
的構成図である。図２１において，５０は上記図２０に
示す構成を備えたポインタ値付け替え部，５１はＴＵ−
１１，ＴＵ−２の定数が入力されるセレクタ（ＳＥＬ）
である。

【０１０１】ポインタ値付け替え部５０へ入力される，
２Ｋフレーム位相ポインタ位置，ＴＵポインタ値，ＴＵ
ポインタ位置の各信号は上記図１８，図１９と同様であ
り説明を省略する。セレクタ５１はＴＵ−１１のモード
で動作するか，ＴＵ−２のモードで動作するかを切替え
るセレクタであり，ＴＵ−１１を選択すると，ＴＵ−１
１の定数（具体的には１フレーム中のバイト数１０８）
が入力され，ＴＵ−２を選択するとＴＵ−２の定数（１
フレーム中のバイト数４３２）が入力される。

【０１０２】図２２は図２１の具体的構成図であり，図
中，５０ａ〜５０ｆは図２１のポインタ値付け替え部５
０を構成する回路であり，それぞれ上記図１９に示す４
６ａ〜４６ｆ及び４７ａ〜４７ｆの各回路に対応し説明
を省略する。セレクタ５１はＴＵ設定により切替えら
れ，ＴＵ−１１の場合は，演算器５０ｃと比較器５０ｄ
に定数「１０８」が供給され，ＴＵ−２の場合は演算器
５０ｃと比較器５０ｄに定数「４３２」が供給される。

【０１０３】このように，ＴＵ−１１用とＴＵ−２用の
演算回路を共通化し，その回路で用いる定数を切替えて
２Ｋフレーム位相での新ポインタ値を求めることによ
り，回路の小型化と低消費電力化を実現できる。

【０１０４】次に図２３は多重処理・多ポートメモリの
初期化のための構成である。図２３において，５２は多
ポートメモリ，５３はＡ側マスク，５４はリセット信号
オア回路（リセット信号ＯＲで表示），５５はＡＴＭ側
アドレス生成部，５６はＢ側マスク，５７はリセット信
号オア回路，５８はＳＴＭ側アドレス生成部である。

【０１０５】多重処理・多ポートメモリは，ＡＴＭセル
をデセル化する場合に，ＡＴＭ側のデータの書き込み，
読み出しと，ＳＴＭ側のデータの書き込み・読み出しを
行うために使用され，ＡＴＭ側とＳＴＭ側の何れもチャ
ネルにより多重処理を行い，ＡＴＭ側の書き込みと読み
出しの各ポートと，ＳＴＭ側の書き込みと読み出しの各
ポートを備えている。この多ポートメモリは，上記図１
の構成において，１セルメモリ・ゆらぎ吸収バッファ部
５において使用することができる。

【０１０６】ＡＴＭ側の書き込みデータは，ＡＴＭ側チ
ャネル固有値（ＶＰＩ）がＡＴＭ側アドレス生成部５５
に供給され，ここから多ポートメモリ５２へＡポート書
き込みアドレスが生成される。またＳＴＭ側の書き込み
データはＳＴＭ側チャネル固有値（フレームのチャネル
番号）がＳＴＭ側アドレス生成部５８に供給され，ここ
から多ポートメモリ５２へＢポート書き込みアドレスが
生成される。

【０１０７】ＡＴＭ側の書き込みデータはチャネル（Ｖ
ＰＩ）に対応してＡＴＭセルの主信号（セルヘッダやＡ
ＡＬのヘッダを除いた信号）であるが，ＡＴＭ側の要因
により該当するチャネルを初期化（パスリセットとい
う）する場合がある。具体的には，例えば，ＡＴＭセル
の伝達単位不一致や，ゆらぎ吸収バッファがオーバフロ
ーした場合である。

【０１０８】ＳＴＭ側の書き込みデータは，チャネルに
対応するＳＴＭ側の処理結果が格納されるが，ＳＴＭ側
の要因により該当するチャネル（ＳＴＭのフレーム内の
チャネル）をパスリセット（初期化）する場合がある。
具体的には，バッファアンダーフローが発生した場合等
である。

【０１０９】このようにＡＴＭとＳＴＭという異なる種
類のデータを多ポートメモリを用いて書き込み，読み出
し処理する場合に，それぞれのチャネル（アドレス）の
メモリ内容をパスリセットする条件を満たす状態が一つ
でも発生すると，ＡＴＭ側パスリセット信号，ＳＴＭ側
パスリセット信号がそれぞれ入力されるリセット信号オ
ア回路５４，５７によりその状態が検出される。各リセ
ット信号オア回路５４，５７でパスリセット信号が検出
されると，その出力はＡ側マスク５３，Ｂ側マスク５６
にそれぞれ入力すると，Ａ側マスク５３の場合はＡＴＭ
側書き込みデータをマスクしオール“０”（またはオー
ル“１”） を書き込みデータとしてＡポートの書き込
みデータとして入力し，Ｂ側マスク５８の場合はＳＴＭ
側書き込みデータをマスクして，Ｂポート書き込みデー
タとして入力する。

【０１１０】このようにして，多ポートメモリ５２の各
チャネルに対しパスリセット信号が発生すると，直ちに
そのチャネルを初期化することができる。次に図２４は
ＡＴＭ・ＳＴＭ処理のためのデュアルポートメモリのア
クセス制御の構成を示し，図２５は図２４の構成におけ
るタイミングチャートの例である。

【０１１１】図２４において，６０はＡＴＭ側とＳＴＭ
側の両方からアクセスするデュアルポートメモリ，６１
ａ〜６３ａはＡＴＭ側の回路であり，６１ａはＡＴＭ側
からデュアルポートメモリ６０へ書き込まれたデータ
（ＡＴＭセル）の量（読み出し前）を監視するバッファ
容量監視加算器，６２ａは書き込みデータ量が規定容量
を越えたことを検出するバッファオーバフロー検出部，
６３ａはＡＴＭ側アドレス制御部，６１ｂ〜６３ｂはＳ
ＴＭ側の回路であり，６１ｂはデュアルポートメモリ６
０からＳＴＭ処理のため読み出されたデータ量を監視す
るバッファ容量監視減算器，６２ｂはＳＴＭ処理のため
デュアルポートメモリ６０から読み出した量が書き込み
量を越えたことを検出するバッファアンダフロー検出
部，６３ｂはＳＴＭ側アドレス制御部，６４はデュアル
ポートメモリ６０の２つのポートによるアクセスを制御
し，同一アドレスに対し同時のアクセスを検出して調整
するメモリアクセス制御部である。

【０１１２】図２５に示すタイミングチャートにおい
て，ａ．はＡＴＭ側の書き込みに使用する２６Ｍ（メガ
ヘルツ）クロック，ｂ．はＳＴＭ側の読み出しに使用す
る６Ｍクロック，ｃ．はＡＴＭセル周期，ｄ．はＡＴＭ
側のメモリアクセスを示し，ＡＴＭセル周期に一回（読
み出しｒと書き込みｗで表す）行われる。ｅ．はＡＴＭ
側メモリの読み出しイネーブル（ＯＥ）と書き込みイネ
ーブル（ＯＷ）の信号を表し，ｆ．はＡＴＭ側アドレ
ス，ｇ．はＳＴＭ側メモリアクセス（ｒとｗの繰り返
し），ｈ．はＳＴＭ側メモリの読み出しイネーブル（Ｏ
Ｅ）と書き込みイネーブル（ＯＷ）の信号を表し，ｉは
ＳＴＭ側アドレス（Ａ，Ｂ，Ｃ・・），ｊは同一アドレ
スに対する両ポートからの同時アクセスを検出した時に
メモリアクセス制御部６４から発生するメモリアクセス
制御タイミングを表す。

【０１１３】図２４の構成では，デュアルポートメモリ
６０を使って，ＡＴＭセルベースの情報とＳＴＭベース
の情報の受け渡しを行い。ＡＴＭ側のアドレスはＡＴＭ
側チャネル固定値（ＶＰＩ）を使用してＡＴＭ側アドレ
スセルＶＰＩ６３ＡＴＭからアドレス（図２５のｆ），
ＳＴＭ側はＳＴＭ側チャネル番号を使用してＳＴＭ側ア
ドレスセルＶＰＩ６３ｂからアドレス（図２５のｉ）が
発生し，両方のアドレスが同一のチャネルを示し，デセ
ル化が行えるように考慮されている。

【０１１４】ＡＴＭ側のアドレスの周期は，受信ＡＴＭ
セルの周期（２６Ｍクロックで５３クロック分）とな
り，ＳＴＭ側でのアドレスの周期は６Ｍ周期であり，両
者は異なる。従って，異なる周期でメモリにアクセスす
ると同一アドレスに対して同時にアクセスする可能性が
でてくる。一方，デュアルポートメモリ６０は同一アド
レスへの同時アクセスは読み出しデータの保証がないた
め禁止されている。

【０１１５】この同時アクセスを防止するため，先ずＡ
ＴＭ側のメモリアクセスを１セル時間に６Ｍクロックの
周期で一回行うことで，ＳＴＭ側のアクセスと同じアク
セス関係にする。次に，メモリアクセス制御部６４でＡ
ＴＭ側とＳＴＭ側のアドレスを監視し，同一アドレスが
発生した場合は，メモリアクセス制御タイミングで，Ｓ
ＴＭ側とＡＴＭ側の処理の優先順位に従って，一方のア
クセスを禁止することで同一アドレスへの同時アクセス
を行わないようにする。図２５の例では，ＡＴＭ側のア
ドレスＮと，ＳＴＭ側のアドレスＮが同時にアクセスさ
れた時に，ＳＴＭ側のアクセスを禁止し，ＡＴＭ側のア
クセスを可能にしている。

【０１１６】ＡＴＭセルをＳＴＭの信号に変換する装置
において，メモリを使用して多チャネル処理を行う場合
がある。例えば，図１に示すＣＳＩ・セルポインタ処理
部６，ＴＵポインタ終端部７，等である。

【０１１７】そのような多重処理回路は，従来はデュア
ルポートメモリ（ＲＡＭ）を用いて構成され，２つのポ
ートの一方のポートで書き込みを行い，他方のポートで
読み出しを行う。その場合，１クロック毎にリードサイ
クルとライトサイクルを繰り返していたため，例えば，
１つのクロックでチャネル１のデータを書き込むと，次
のクロックでチャネル１を読み出し，次のクロックでチ
ャネル２を書き込み，次のクロックでチャネル２を読み
出すというように，同時には書き込みか読み出しの一方
しかできなかった（シングルポートと同じ）。

【０１１８】図２６は多重処理回路の構成例，図２７は
図２６の構成のタイミングチャートの例である。図２６
において，６５はシングルポートＲＡＭ（ＳＰ−ＲＡＭ
で表示），６６ａは入力データ（Ｄｉｎ）を保持するフ
リップフロップ（ＦＦ，以下単にＦＦという），６６ｂ
は書き込みアドレス（ＷＡＤＲ）へ供給するチャネル番
号を保持するＦＦ，６６ｃは読み出された出力データ
（ＤＯＵＴ）を保持するＦＦ，６７はインバータ（ＩＮ
Ｖ）である。

【０１１９】この多重処理回路では，ＳＰ−ＲＡＭ６５
を用い，１クロック内をリードサイクルとライトサイク
ルに完全に時分割することにより，多チャネル処理を行
うものである。図２７を参照しながら説明すると，クロ
ック（ＣＫ）信号が“Ｈ”（ハイレベル）状態になる
と，入力データ（ＤＴＩＮ）がＦＦ６６ａに保持され，
チャネル（ＣＨ）番号がＦＦ６６ｂに保持される。ま
た，クロック（ＣＫ）の“Ｈ”はＩＮＶ６７により反転
するため，ＳＰ−ＲＡＭ６５のリードイネーブル（Ｒ
Ｅ）が“Ｌ”になるため，読み出しサイクルが実行さ
れ，読み出しデータはクロック（ＣＫ）の立ち下げのタ
イミングでＦＦ６６ｃに設定される。この場合，前のラ
イトサイクルで書き込まれたチャネル（ＣＨ）のデータ
が読み出される（図２７のＤＴＯＵＴの内容と異な
る）。

【０１２０】クロック（ＣＫ）の後半側で“Ｌ”になる
とライトイネーブル（ＷＥ）が駆動されてライトサイク
ルが実行され，ＦＦ６６ｂのアドレスにＦＦ６６ａに保
持されたデータが書き込まれる。この動作が繰り返し実
行される。

【０１２１】このように，シングルポート（ＳＰ）ＲＡ
Ｍにより１サイクル内でリードサイクルとライトサイク
ルを時分割することで，メモリの小型化と低消費電力化
を実現できる。

【０１２２】ＡＴＭセルをＳＴＭ信号に変換する装置に
おいて，数種類（複数個）のメモリを使用して多チャネ
ル処理を行う場合がある。例えば，図１の１セルメモリ
・ゆらぎ吸収バッファ部５，ＣＳＩ・セルポインタ処理
部６，ＴＵポインタ終端部８等において複数のハイウェ
イについて処理する場合である。

【０１２３】従来は数種類のメモリを使用して一つのチ
ャネルについて複数のデータを処理し，その処理を多チ
ャネルについて処理する場合，メモリのアクセスタイム
が重なるため，消費電力がピーク時に集中していまい，
そのピークの消費電力を考慮して電源の設計を行わなけ
ればならなかったが，これを改善した多チャネル処理の
構成を図２８に示し，図２９に図２８の構成によるタイ
ミングチャートの例を示す。

【０１２４】図２８において，７０ａ〜７０ｄは複数種
の入力データＤＩ１〜ＤＩ４がそれぞれに書き込まれ，
出力データＤＯ１〜ＤＯ４を読み出され，多チャネルに
ついて動作する２ポートのＲＡＭ（ＲＡＭ０１〜ＲＡＭ
０４で表示），７１ａ〜７１ｄはそれぞれ入力データＤ
Ｉ１〜ＤＩ４を保持するフリップフロップ（ＦＦ，以下
単にＦＦという），７２は各ＲＡＭに共通の書き込みア
ドレス（ＷＡＤＲ）を保持するＦＦ，７３は各ＲＡＭに
共通の読み出しアドレス（ＲＡＤＲ）を保持するＦＦで
ある。

【０１２５】７４は各ＲＡＭに対応する４つの書き込み
イネーブル信号（ＷＥ１〜ＷＥ４）を順番に発生する本
発明によるシフトレジスタ（ＳＩＦＴＲＥＧ），７５は
各ＲＡＭに対応する４つの読み出しイネーブル信号（Ｒ
Ｅ１〜ＲＥ４）を順番に発生する本発明によるシフトレ
ジスタ（ＳＩＦＴＲＥＧ），７６ａ〜７６ｄは出力デー
タを２６Ｍ（メガｂｐｓ）のクロック（ＣＫ２６Ｍ）に
同期して保持するフリップフロップ（ＦＦ），７７ａ〜
７７ｄは各ＦＦ７６ａ〜ＦＦ７６ｄの出力を出力側の６
Ｍのクロック（ＣＫ６Ｍ）に同期して保持するＦＦであ
る。

【０１２６】図２９に示すタイムチャートを参照しなが
ら説明すると，入力データＤＩ１〜ＤＩ４が並列に，各
ＲＡＭ０１〜ＲＡＭ０４へ供給されると，クロック６Ｍ
により各ＦＦ７１ａ〜７１ｄに保持される。図２９に示
す最初の入力データは「１」（チャネル１のデータであ
ることを表す）であり，その１サイクルの時間に対し，
シフトレジスタ７４へ入力された書き込みイネーブル信
号（ＷＥ）が，図２９に示すようにクロック２６Ｍによ
り順次シフトして，ＷＥ１〜ＷＥ４のクロック６Ｍの１
サイクル内で１／４の時間長だけ“Ｌ”になる出力を発
生する。これらのＷＥ１〜ＷＥ４により各ＲＡＭ０１〜
ＲＡＭ０４は時分割で順番に書き込み動作を行う。この
場合，各ＲＡＭ０１〜ＲＡＭ０４の読み出しイネーブル
信号（ＲＥ）もシフトレジスタ７５へ入力して，同様に
シフトされてＲＥ１〜ＲＥ４が順番に発生して，時分割
で順番に読み出し動作を行う。

【０１２７】各ＲＡＭ０１〜ＲＡＭ０４から読み出され
たデータはクロック２６Ｍにより各ＦＦ７６ａ〜７６ｄ
に保持され，その後でクロック６ＭによりＦＦ７７ａ〜
７７ｄに転送される。

【０１２８】このように複数のメモリにアクセスする時
間を同時にせずに，シフトレジスタ等によりアクセスす
る位相をずらすことにより消費電力を平均化させて，従
来よりピークの消費電力を減らすことができ，電源を小
型化できる。

【０１２９】次に，ＡＴＭセルをＳＴＭ信号に変換する
装置において，数種類（複数個）のメモリを使用して多
チャネル処理を行う場合にアクセス速度が異なる複数の
処理を行うことがある。例えば，ＳＴＭ信号のポインタ
の処理速度（２ＫＨｚ）と主信号の処理速度（ＴＵ−１
１の場合，約６ＭＨｚ）は明らかに相違している。この
ような場合，従来は同一のメモリを用いて両方のデータ
に対し高い方の周波数に合わせてアクセスしていた。そ
の場合，消費電力が増大していた。

【０１３０】図３０はＲＡＭをアクセス速度別に分割す
る構成例である。図３０の８０，８１はブロックＡを構
成し，８０は２ＫＨｚという低速度でアクセスが行われ
るメモリＡであり，８１はメモリ８０のアクセス制御部
である。また，８２，８３はブロックＢを構成し，８２
はメモリＡより高速度である６ＭＨｚでアクセスされる
メモリＢであり，８３はメモリ８２のアクセス制御部で
ある。ブロックＡについては，（ａ）に示す２ＫＨｚの
アクセスの波形に示すように，クロック６Ｍに対し，デ
ータ（ＤＴ）の書き込みイネーブル信号（ＷＥ）及び読
み出しイネーブル信号（ＲＥ）が図のように低速度で発
生して，書き込み，読み出しが行われる。また，ブロッ
クＢについては，（ｂ）に示す６ＭＨｚ周期のアクセス
の波形に示すように，クロック６Ｍに同期して発生する
書き込みイネーブル信号（ＷＥ）により高速度で書き込
みが行われ，読み出しイネーブル信号は６Ｍ周期で連続
して発生する。

【０１３１】このように，ＲＡＭのアクセス速度（アク
セスタイミング）別に機能分割されたブロック構成にす
ることにより，Ａブロックでは２ＫＨｚのアクセススピ
ードとなり，消費電力を低減することが可能となり，ま
たブロックＢについては分割実施前にブロックＡに含ま
れていた６ＭＨｚの高速動作機能部分である６ＭＨｚ処
理のビット数分（追加ビット分）の消費電力の増加はあ
るが，ブロックＡ，Ｂの全体を総合すると，消費電力は
低減される。

【０１３２】

【発明の効果】本発明によれば，以下のような効果を奏
することができる。 (1) ＳＤＨによる多チャネルのＳＴＭ信号をＡＴＭセル
に変換してＡＴＭ網を中継した後ＳＴＭ網の信号にデセ
ル化する際に，多チャネル処理のメモリを用いてデセル
化装置のチャネル数の増大に対し回路規模や消費電力の
増大を抑制することが可能となる。

【０１３３】(2) 遅延ゆらぎ吸収，ＳＮ・ＳＮＰ処理用
のメモリを共用する（図２の構成）ことによってメモリ
容量及び回路規模を縮小することができる。 (3) ＳＴＭ−ＡＴＭ変換を行う多重処理回路を搭載した
ＬＳＩを多数個設けた構成において各ＬＳＩから発生す
るアラーム情報を一つの監視部において効率的に収集す
ることが可能となる。

【０１３４】(4) ＡＴＭセルのデセル化情報をデセル化
情報伝達バッファに格納し，書き込みと読み出しを１セ
ルメモリ・ゆらぎ吸収バッファと同期して行ってデセル
化の処理を効率的に行うことができ，セル損失，セル廃
棄の制御をデセル化情報伝達バッファを用いて簡単に実
現することができる。

【０１３５】(5) セル損失を検出した時に本発明による
ダミーセル数算出デコーダを用いることによりダミーセ
ル数を迅速に検出することができる。 (6) セルポインタ処理をデセル化後に行い，前回受信し
たセルポインタの値から所定バイト後に受信するセルポ
インタ値を予測して，実際に受信したセルポインタ値と
比較することによりセルポインタの正常性をチェックす
ることができる。

【０１３６】(7) ＲＡＭを用いたダウンカウンタを構成
することによりセルポインタの正常性のチェックを多チ
ャネルの信号について小規模な回路で実現できる。 (8) ＴＵポインタの終端処理をＲＡＭを用いた多重処理
を行うことにより回路規模の削減を実現することができ
る。

【０１３７】(9) スタッフバッファの多チャネルのデー
タを格納するＲＡＭを用いて，その空きアドレスに対応
する領域をＶ４データの転送に使用することでメモリを
含む回路規模の削減を実現することができる。

【０１３８】(10)ＴＵポインタの終端後に，ＴＵポイン
タをＳＴＭ網の位相に適合するよう付け替える回路を簡
単な構成により実現することができる。 (11)ＴＵポインタの付け替え回路を，ＳＤＨの異なるＶ
Ｃ（バーチャルコンテナ），すなわちＶＣ−１１，ＶＣ
−２に対応するＴＵ−１１ポインタ，ＴＵ−２ポインタ
に対して切り替えにより共用することができる。

【０１３９】(12)多チャネルのデータを格納する多ポー
トメモリに対しＡＴＭ側とＳＴＭ側からアクセスする構
成において，それぞれの指定されたチャネルのメモリ内
容をパスリセット（初期化）する条件が複数個ある場
合，何れか一つの条件の発生により直ちに該当するチャ
ネルのデータを初期化できる。

【０１４０】(13)多チャネルのデータを格納するシング
ルポートメモリに対して，１クロック内で時分割で読み
出しと書き込みを行うことにより，同一チャネル（アド
レス）への同時アクセスが可能となる。

【０１４１】(14)多チャネルのデータを格納する多ポー
トメモリが複数個で構成され，各メモリが並列にアクセ
スされる場合，１サイクル内で各メモリを時分割でアク
セスして位相をずらすことにより電力消費を平均化させ
低消費電力化と電源の小型化を実現できる。

【０１４２】(15)処理速度が異なる多チャネルのデータ
を格納するメモリを，各処理速度に対応して異なるメモ
リに格納することにより総合的な消費電力を低減させる
ことができる。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】ＶＰＩ処理部，ＶＣＩ処理部及びＳＮ・ＳＮＰ
処理部を備えた実施例の構成を示す図である。

【図３】アラーム収集部の実施例の構成図である。

【図４】ＳＮ・ＳＮＰ処理部の実施例の構成図である。

【図５】１セルゆらぎ吸収バッファを用いたデセル化の
構成を示す図である。

【図６】セル誤配時の動作説明図である。

【図７】セル損失（廃棄）時の動作説明図である。

【図８】セル損失（廃棄）情報を格納するためのデセル
化情報伝達バッファの具体的構成図である。

【図９】図８のタイムチャートの例を示す図である。

【図１０】ダミーセル数検出の構成図である。

【図１１】ゆらぎ吸収バッファを含む全体の構成図であ
る。

【図１２】セルポインタ処理部のブロック構成図であ
る。

【図１３】セルポインタ処理部の動作説明図である。

【図１４】ゆらぎ吸収バッファの構成図である。

【図１５】ＴＵポインタの終端処理の構成図である。

【図１６】スタッフバッファの構成図である。

【図１７】スタッフバッファとＶ４バイトバッファのメ
モリマップを示す図である。

【図１８】ＴＵポインタ付け替え部の構成図である。

【図１９】新ポインタ値を得る原理を示す図である。

【図２０】図１８に示すＴＵポインタ付け替え部の具体
的構成を示す図である。

【図２１】ＴＵポインタ付け替え部を共通使用可能にし
た構成の原理を示す図である。

【図２２】図２１の具体的構成図である。

【図２３】多重処理・多ポートメモリの初期化のための
構成である。

【図２４】ＡＴＭ・ＳＴＭ処理のためのデュアルポート
メモリのアクセス制御の構成を示す図である。

【図２５】図２４の構成によるタイミングチャートの例
を示す図である。

【図２６】多重処理回路の構成例を示す図である。

【図２７】図２６の構成によるタイミングチャートの例
である。

【図２８】改善した多チャネル処理の構成図である。

【図２９】図２８の構成によるタイミングチャートの例
を示す図である。

【図３０】ＲＡＭをアクセス速度別に分割する構成例を
示す図である。

【図３１】ＡＴＭの概要説明図である。

【図３２】ＳＤＨの概要説明図である。

【図３３】ＳＤＨによるＴＵ−１１ポインタの構成説明
図である。

【図３４】従来のＳＤＨ網をＡＴＭ網で中継する通信網
の説明図である。

【図３５】従来例の説明図である。

【符号の説明】

１ クロック乗換え部 ２ ＶＰＩ処理部 ３ ＶＣＩ処理部 ４ ＳＮ・ＳＮＰ処理部 ５ １セルメモリ・ゆらぎ吸収バッファ ６ ＣＳＩ・セルポインタ処理部 ７ ＴＵポインタ終端部 ８ ＴＵポインタ付け替え部 ９ アラーム収集部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内田 和宏 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 藤吉 新一 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 白井 宏明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 上松 仁 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するた
   めのＡＴＭセルのデセル化方法において，ＡＴＭセルの
   入力に対し，各セルヘッダのＶＰＩ及びＶＣＩを検出し
   てその値をアドレスとしてメモリへアクセスして多重処
   理を行い，ＡＴＭセルのヘッダ及びＡＡＬの情報を除い
   たデータをＳＴＭ信号として読み出す処理はＳＴＭ信号
   のチャネル番号をアドレスとしてメモリへアクセスして
   多重処理することを特徴とするＡＴＭセルのデセル化方
   法。
2. 【請求項２】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，入力されるＡＴＭセ
   ルのセル誤配，セル損失を検出する処理を行うための多
   重処理用メモリを備え，入力セルのＶＰＩを抽出して保
   持し前記多重処理用メモリに保持したＶＰＩをアドレス
   として供給するＶＰＩ処理部と，入力セルのＶＣＩを抽
   出して前記多重処理用メモリに書き込むＶＣＩ処理部
   と，入力セルのＳＮ／ＳＮＰをラッチして誤り訂正・検
   出の後前記ＶＣＩと共に前記多重処理用メモリに格納す
   る手段とを備え，前記多重処理用メモリからＶＰＩをア
   ドレスして読み出したＶＣＩと今回入力されたＡＴＭセ
   ルのＶＣＩを比べて伝達単位の不一致を検出する伝達単
   位不一致検出処理部と，前記多重処理用メモリから読み
   出した前回のセルのＳＮ／ＳＮＰと今回入力されたＳＮ
   ／ＳＮＰを比べてセル損失を検出するＳＮ／ＳＮＰ処理
   部とを備えることを特徴とするＡＴＭセルのデセル化装
   置。
3. 【請求項３】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，ＡＴＭセルを多チャ
   ネルのＳＴＭ信号に変換するＬＳＩを複数の各ハイウェ
   イに対応して複数設け，前記複数のＬＳＩに対しアラー
   ム収集用のタイミングを表すチャネル識別信号を入力
   し，各ＬＳＩ回路の一つをマスタモードに設定し，他の
   ＬＳＩ回路をスレーブモードに設定すると共に各アラー
   ム情報の出力を前記マスタモードのＬＳＩへ入力し，前
   記マスタモードのＬＳＩ回路は自ハイウェイのアラーム
   情報と前記スレーブモードの各ＬＳＩから入力されるア
   ラーム情報を前記各チャネル識別信号のタイミング内で
   多重化して一つのアラーム情報用のハイウェイに出力す
   ることを特徴とするＡＴＭセルのデセル化装置。
4. 【請求項４】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，入力されるＡＴＭセ
   ルをデセル化するためのＳＮ・ＳＮＰ及びＡＡＬのＣＳ
   Ｉの処理を行うための情報を抽出する手段と，抽出され
   た情報を格納する多重処理メモリを備え，前記多重処理
   メモリはセルから抽出されたＶＰＩをアドレスとし，Ａ
   ＴＭセルに含まれるＳＮ・ＳＮＰが発生するタイミング
   信号及びＡＡＬヘッダ内のＣＳＩが１の時のセルポイン
   タが発生するタイミング信号とにより前記多重処理メモ
   リの書き込み及び読み出しのイネーブル信号を発生する
   回路を備え，前記多重処理メモリから読み出された対応
   する前回のセルのＳＮ・ＳＮＰ及びセルポインタと入力
   されたＡＴＭセルの情報を用いてセル損失及びセルポイ
   ンタの処理を行う回路を備えることを特徴とするＡＴＭ
   セルのデセル化装置。
5. 【請求項５】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，セル損失，セル誤配
   を検出しセル損失の場合は補完すべきダミーセル数を発
   生しセル誤配の場合は廃棄信号を発生するＳＮ・ＳＮＰ
   処理部と，ＳＮ・ＳＮＰ処理の完了までセルを保持する
   １セルバッファとＡＴＭセルのゆらぎを吸収するバッフ
   ァとを共通化した１セルメモリ・ゆらぎ吸収バッファ
   と，前記ＳＮ・ＳＮＰ処理部で抽出したセルポインタを
   含むデセル化情報を前記１セルメモリ・ゆらぎ吸収バッ
   ファへの主データと同期して書き込み及び読み出しを行
   うデセル化情報伝達バッファと，前記１セルメモリ・ゆ
   らぎ吸収バッファから読み出した主データを前記デセル
   化情報伝達バッファからの情報に基づいてＳＴＭのフレ
   ームに同期したデータに変換するＣＳＩポインタ処理部
   と，前記ＳＮ・ＳＮＰ処理部と前記ＣＳＩポインタ処理
   部からの情報により前記１セルメモリ・ゆらぎ吸収バッ
   ファとデセル化情報伝達バッファの書き込みと読み出し
   を制御するバッファ制御部とを備えることを特徴とする
   ＡＴＭセルのデセル化装置。
6. 【請求項６】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，ＡＴＭセルに対し１
   セルメモリ・ゆらぎ吸収とＣＩＳポインタ処理及びセル
   損失によるダミーデータの発生の処理が行われた主信号
   が入力されるＴＵポインタ終端部を備え，前記ＴＵポイ
   ンタ終端部は，各チャネルのＶ１データとポインタ処理
   用ビットの領域が多数のチャネルに対応して設けられた
   ＴＵポインタ多重処理用メモリを備え，Ｖ１データとＶ
   ２データの発生タイミングにより前記ＴＵポインタ多重
   処理用メモリにアクセスし，Ｖ２タイミングの発生時に
   前記ＴＵポインタ多重処理用メモリから読み出したＶ１
   データと入力するＶ２データから，ニューデータ，スタ
   ッフの指示等を検出する処理を行うアクション検出部と
   を備えることを特徴とするＡＴＭセルのデセル化装置。
7. 【請求項７】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，ＡＴＭセルに対しゆ
   らぎ吸収とＣＩＳポインタ処理及びセル損失によるダミ
   ーデータの発生の処理が行われたＴＵ−１１の主信号に
   対してＶ５バイトの位相を変えずにＳＴＭ側のフレーム
   同期に変換するためのスタッフバッファを備え，前記ス
   タッフバッファは，各チャネルに８バイトが用意され２
   ８チャネル分の容量を備えると共に，各チャネルのＴＵ
   −１１ポインタのＶ４データを転送するためのバッファ
   も備え，前記各チャネルのＶ４データのアドレスは，前
   記スタッフバッファのアドレスの空きアドレスを使用し
   て割り当てることを特徴とするＡＴＭセルのデセル化装
   置。
8. 【請求項８】 多チャネルのＳＴＭ信号をＡＴＭセル化
   してＡＴＭ網を中継した後元のＳＴＭ信号に変換するＡ
   ＴＭセルのデセル化装置において，ＡＴＭセルに対しゆ
   らぎ吸収とＣＩＳポインタ処理及びセル損失によるダミ
   ーデータの発生の処理を行ってＴＵの終端を行うＴＵポ
   インタ終端部からの信号に対して，ＳＴＭのフレーム位
   相に付け替えるＴＵポインタ付け替え部を備え，該ＴＵ
   ポインタ付け替え部は，前記ＴＵポインタ終端部の位相
   におけるポインタ値と，前記ＴＵポインタ終端部のフレ
   ームのポインタの位相とＳＴＭの２Ｋフレームにおける
   ポインタの位相との位相差を検出して前記ポインタ値と
   前記位相差を加算する加算器と，前記加算結果を２Ｋフ
   レームのデータ長と比較する手段と，比較結果が２Ｋフ
   レームのデータ長より長いと加算結果から１フレーム中
   のデータ長を減算した結果の値を選択し，１フレーム中
   のデータ長より短いと加算結果の値を選択する選択器を
   備え，前記選択器の出力を新ポインタ値として２Ｋフレ
   ームのポインタ位置に付け替えることを特徴とするＡＴ
   Ｍセルのデセル化装置。