JPH10173673A - セル組立多重化装置及び分離装置 - Google Patents
セル組立多重化装置及び分離装置Info
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- JPH10173673A JPH10173673A JP33231996A JP33231996A JPH10173673A JP H10173673 A JPH10173673 A JP H10173673A JP 33231996 A JP33231996 A JP 33231996A JP 33231996 A JP33231996 A JP 33231996A JP H10173673 A JPH10173673 A JP H10173673A
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- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
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- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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Abstract
(57)【要約】
【課題】 バッファメモリを減らすことで構成を簡単化
したセル組立多重化装置及び、多重化された信号からシ
ョートセルを分離するセル分離化装置を提供する。 【解決手段】 入力回線からの入力信号を一時記憶した
後、ショートセルヘッダを付加してショートセルを組み
立てるショートセル組立部２１1 〜２１3 と、ショート
セル組立部からのショートセルを標準セルの所定領域内
に配置し、所定の制御情報を付加することで、所定長の
標準セルを出力する多重化部２８とを具備する。
したセル組立多重化装置及び、多重化された信号からシ
ョートセルを分離するセル分離化装置を提供する。 【解決手段】 入力回線からの入力信号を一時記憶した
後、ショートセルヘッダを付加してショートセルを組み
立てるショートセル組立部２１1 〜２１3 と、ショート
セル組立部からのショートセルを標準セルの所定領域内
に配置し、所定の制御情報を付加することで、所定長の
標準セルを出力する多重化部２８とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（非同期転
送モード）での通信に関し、特に低速の情報（圧縮符号
化された音声など）の転送に好適なショートセルの多重
及び分離に関す。ＡＴＭを用いた通信を行う場合に、通
常は発生した情報をセルのペイロードに埋め込み、伝送
する。このＡＴＭセルは、１コネクションにつき１つの
宛先（ＶＰＩ／ＶＣＩ：Ｖｅｒｔｕａｌ Ｐａｔｈ Ｉ
ｄｅｎｔｉｆｉｅｒ／Ｖｅｒｔｕａｌ Ｃｈａｎｎｅｌ
Ｉｄｅｎｔｉｆｉｅｒ）を割り当てられて伝送される
ため、１つのＡＴＭセルの中には１コネクションの情報
が埋め込まれて伝送される。ところが、無線を用いた移
動通信の場合、通信帯域の有効利用のため、その情報は
圧縮された符号を用いており、例えば８ｋｂｐｓといっ
た低速度の情報となる。この情報をＡＴＭセル化する際
には遅延時間が大きくなり、品質上良くない。そこで、
ＡＴＭセルの中に、セル化遅延を抑さえるためのショー
トセル（標準ＡＴＭセルよりも短いセル）を複数配置
し、遅延を削減する転送方法の検討がＡＴＭ Ｆｏｒｕ
ｍなどで行われている。
送モード）での通信に関し、特に低速の情報（圧縮符号
化された音声など）の転送に好適なショートセルの多重
及び分離に関す。ＡＴＭを用いた通信を行う場合に、通
常は発生した情報をセルのペイロードに埋め込み、伝送
する。このＡＴＭセルは、１コネクションにつき１つの
宛先（ＶＰＩ／ＶＣＩ：Ｖｅｒｔｕａｌ Ｐａｔｈ Ｉ
ｄｅｎｔｉｆｉｅｒ／Ｖｅｒｔｕａｌ Ｃｈａｎｎｅｌ
Ｉｄｅｎｔｉｆｉｅｒ）を割り当てられて伝送される
ため、１つのＡＴＭセルの中には１コネクションの情報
が埋め込まれて伝送される。ところが、無線を用いた移
動通信の場合、通信帯域の有効利用のため、その情報は
圧縮された符号を用いており、例えば８ｋｂｐｓといっ
た低速度の情報となる。この情報をＡＴＭセル化する際
には遅延時間が大きくなり、品質上良くない。そこで、
ＡＴＭセルの中に、セル化遅延を抑さえるためのショー
トセル（標準ＡＴＭセルよりも短いセル）を複数配置
し、遅延を削減する転送方法の検討がＡＴＭ Ｆｏｒｕ
ｍなどで行われている。
【０００２】一方、交換装置内では、ショートセルを多
重化したままでスイッチングするためには、ショートセ
ル単位のスイッチが必要となるため、このままでは通常
のＡＴＭセルスイッチは使用できない。しかし、これま
で用いられてきたＡＴＭセルのスイッチを用いる方がよ
り経済的である。そのためには、ＡＴＭスイッチに入力
する前に、ショートセルが多重化されたＡＴＭセルか
ら、ＡＴＭセルへと変換する機能が必要である。また、
ショートセルの情報を扱う装置では、ショートセルが多
重化されたＡＴＭセルの中から必要な呼に属するショー
トセルのみを取り出す必要がある。
重化したままでスイッチングするためには、ショートセ
ル単位のスイッチが必要となるため、このままでは通常
のＡＴＭセルスイッチは使用できない。しかし、これま
で用いられてきたＡＴＭセルのスイッチを用いる方がよ
り経済的である。そのためには、ＡＴＭスイッチに入力
する前に、ショートセルが多重化されたＡＴＭセルか
ら、ＡＴＭセルへと変換する機能が必要である。また、
ショートセルの情報を扱う装置では、ショートセルが多
重化されたＡＴＭセルの中から必要な呼に属するショー
トセルのみを取り出す必要がある。
【０００３】
【従来の技術】図１８は、ＡＴＭセル及びショートセル
のフォーマットを示す図である。ＡＴＭセル（特記がな
い限り、ＡＴＭセルは５３バイト固定長の標準ＡＴＭセ
ルを意味する）は、５３バイト（オクテット）の固定長
であり、４８バイトのペイロードと５バイトのヘッダ
（ＡＴＭセルヘッダ）とからなる。ペイロードにはユー
ザデータが格納され、ヘッダには所定の制御情報が格納
される。なお、ＰＴＩはＰａｙＬｏａｄＩｎｄｉｃａｔ
ｉｏｎの略、ＣＬＰはＣｅｌｌＬｏｓｓ Ｐｒｉｏｒｉ
ｔｙの略、ＨＥＣはＨｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎ
ｔｒｏｌの略である。ショートセルはショートセルヘッ
ダ（制御情報フィールドＣＩＦ（Ｃｏｎｔｒｏｌ Ｉｎ
ｆｏｒｍａｔｉｏｎ Ｆｉｅｌｄ）ともいう）と、ショ
ートセルペイロードとからなる。ショートセルの長さは
任意である。ショートセルヘッダは例えば２バイトから
なり、ショートセルコネクション識別子（ＬＬＮ：Ｌｏ
ｇｉｃａｌ Ｌｉｎｋ Ｎｕｍｂｅｒ）、ショートセル
長表示（ＬＩ：ＬｅｎｇｔｈＩｎｄｉｃａｔｉｏｎ）、
予備ビット等からなる。また、図１８には図示していな
いが、誤り訂正領域（ＥＣＦ：ＥｒｒｏｒＣｏｒｒｅｃ
ｔｉｏｎＦｉｅｌｄ）が設けられる。ショートセルペイ
ロードの長さは、ショートセル長表示で示される。
のフォーマットを示す図である。ＡＴＭセル（特記がな
い限り、ＡＴＭセルは５３バイト固定長の標準ＡＴＭセ
ルを意味する）は、５３バイト（オクテット）の固定長
であり、４８バイトのペイロードと５バイトのヘッダ
（ＡＴＭセルヘッダ）とからなる。ペイロードにはユー
ザデータが格納され、ヘッダには所定の制御情報が格納
される。なお、ＰＴＩはＰａｙＬｏａｄＩｎｄｉｃａｔ
ｉｏｎの略、ＣＬＰはＣｅｌｌＬｏｓｓ Ｐｒｉｏｒｉ
ｔｙの略、ＨＥＣはＨｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎ
ｔｒｏｌの略である。ショートセルはショートセルヘッ
ダ（制御情報フィールドＣＩＦ（Ｃｏｎｔｒｏｌ Ｉｎ
ｆｏｒｍａｔｉｏｎ Ｆｉｅｌｄ）ともいう）と、ショ
ートセルペイロードとからなる。ショートセルの長さは
任意である。ショートセルヘッダは例えば２バイトから
なり、ショートセルコネクション識別子（ＬＬＮ：Ｌｏ
ｇｉｃａｌ Ｌｉｎｋ Ｎｕｍｂｅｒ）、ショートセル
長表示（ＬＩ：ＬｅｎｇｔｈＩｎｄｉｃａｔｉｏｎ）、
予備ビット等からなる。また、図１８には図示していな
いが、誤り訂正領域（ＥＣＦ：ＥｒｒｏｒＣｏｒｒｅｃ
ｔｉｏｎＦｉｅｌｄ）が設けられる。ショートセルペイ
ロードの長さは、ショートセル長表示で示される。
【０００４】図１９は、ショートセルで伝送されるユー
ザデータ（ショートセルペイロードに埋め込まれるデー
タ）が２つのＡＴＭセルにまたがっている場合（オーバ
ラップ）を示す。ユーザ２のデータ１は２つのＡＴＭセ
ルにまたがっている。従って、図１９の左側のＡＴＭセ
ル内のユーザ２のデータ１を伝送するショートセルのシ
ョートセルコネクション識別子ＬＬＮと、右側のＡＴＭ
セル内のユーザ２のデータ１を伝送するショートセルの
ショートセルコネクション識別子ＬＬＮとの識別子とは
同じ（ＬＬＮ＝２）となる。
ザデータ（ショートセルペイロードに埋め込まれるデー
タ）が２つのＡＴＭセルにまたがっている場合（オーバ
ラップ）を示す。ユーザ２のデータ１は２つのＡＴＭセ
ルにまたがっている。従って、図１９の左側のＡＴＭセ
ル内のユーザ２のデータ１を伝送するショートセルのシ
ョートセルコネクション識別子ＬＬＮと、右側のＡＴＭ
セル内のユーザ２のデータ１を伝送するショートセルの
ショートセルコネクション識別子ＬＬＮとの識別子とは
同じ（ＬＬＮ＝２）となる。
【０００５】図２０は、ショートセル組立機能を有する
従来のセル組立多重化回路の構成を示すブロック図であ
る。図示する構成は、標準ＡＴＭセルの組立多重化の方
法をショートセルの組立多重化にそのまま適用したもの
である。図示する構成は、入力情報（音声パケットな
ど）をショートセル化し、複数入力からショートセルを
多重化し、同時にある入力（データなど）を標準セル化
し、それら全てを標準セルとして多重化する。
従来のセル組立多重化回路の構成を示すブロック図であ
る。図示する構成は、標準ＡＴＭセルの組立多重化の方
法をショートセルの組立多重化にそのまま適用したもの
である。図示する構成は、入力情報（音声パケットな
ど）をショートセル化し、複数入力からショートセルを
多重化し、同時にある入力（データなど）を標準セル化
し、それら全てを標準セルとして多重化する。
【０００６】入力回線＃１〜＃３にそれぞれショートセ
ル組立部１０1 、１０2 、１０3 が設けられ、入力情報
にショートセルヘッダＣＩＦを付与する。各ショートセ
ル組立部１０1 、１０2 、１０3 には、入力情報を待た
せるためのバッファメモリが設けられている。ショート
セル多重化部１１は、複数のショートセルを多重化し、
１本の回線に出力する。この時、あるショートセルを組
立送信中に、他の入力ショートセルを待たせるためのバ
ッファメモリが必要である。標準セル組立部１２は、シ
ョートセルレベルで多重化された情報を、４８オクテッ
ト単位に分割するとともに、５オクテットのＡＴＭセル
ヘッダを付与する。この時、ＡＴＭセルヘッダを挿入す
る間、入力を待たせるためにバッファメモリが必要であ
る。
ル組立部１０1 、１０2 、１０3 が設けられ、入力情報
にショートセルヘッダＣＩＦを付与する。各ショートセ
ル組立部１０1 、１０2 、１０3 には、入力情報を待た
せるためのバッファメモリが設けられている。ショート
セル多重化部１１は、複数のショートセルを多重化し、
１本の回線に出力する。この時、あるショートセルを組
立送信中に、他の入力ショートセルを待たせるためのバ
ッファメモリが必要である。標準セル組立部１２は、シ
ョートセルレベルで多重化された情報を、４８オクテッ
ト単位に分割するとともに、５オクテットのＡＴＭセル
ヘッダを付与する。この時、ＡＴＭセルヘッダを挿入す
る間、入力を待たせるためにバッファメモリが必要であ
る。
【０００７】入力回線＃４には標準セル組立部１０4 が
設けられ、ＩＴＵ−Ｔなどで標準化されたＡＡＬ（ＡＴ
Ｍアダプテーションレイヤ）のプロトコルに従い、入力
情報にヘッダ又はトレイラを付与した後、４８オクテッ
ト単位に分割し（ブロック化する）、標準ＡＴＭセルの
ペイロードにその情報を入れる。この時、ヘッダやトレ
イラを挿入している間、入力情報を待たせるためのバッ
ファメモリが必要である。
設けられ、ＩＴＵ−Ｔなどで標準化されたＡＡＬ（ＡＴ
Ｍアダプテーションレイヤ）のプロトコルに従い、入力
情報にヘッダ又はトレイラを付与した後、４８オクテッ
ト単位に分割し（ブロック化する）、標準ＡＴＭセルの
ペイロードにその情報を入れる。この時、ヘッダやトレ
イラを挿入している間、入力情報を待たせるためのバッ
ファメモリが必要である。
【０００８】標準セル多重化部１３は、複数の標準セル
入力を多重化して出力回線に多重化した信号を出力す
る。この時、あるセルの出力中に他のセルを待たせるた
めに、バッファメモリが必要となる。
入力を多重化して出力回線に多重化した信号を出力す
る。この時、あるセルの出力中に他のセルを待たせるた
めに、バッファメモリが必要となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のセル組立多重化構成は、ショートセルを組み立てて
出力回線に出力するまでに、４段のバッファメモリを通
る。例えば、入力回線＃１の入力情報は、ショートセル
組立部１０1 、ショートセル多重化部１１、標準セル組
立部１２及び標準セル多重化部１３の各バッファメモリ
でバッファリングされる。従って、回路規模が大きくな
る。
来のセル組立多重化構成は、ショートセルを組み立てて
出力回線に出力するまでに、４段のバッファメモリを通
る。例えば、入力回線＃１の入力情報は、ショートセル
組立部１０1 、ショートセル多重化部１１、標準セル組
立部１２及び標準セル多重化部１３の各バッファメモリ
でバッファリングされる。従って、回路規模が大きくな
る。
【００１０】また、このようにして多重化された信号か
らショートセルを分離する構成は今迄提案されていな
い。従って、本発明は、バッファメモリを減らすことで
構成を簡単化したセル組立多重化装置及び、多重化され
た信号からショートセルを分離するセル分離化装置を提
供することを目的とする。
らショートセルを分離する構成は今迄提案されていな
い。従って、本発明は、バッファメモリを減らすことで
構成を簡単化したセル組立多重化装置及び、多重化され
た信号からショートセルを分離するセル分離化装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、入力回線からの入力信号を一時記憶した後、ショー
トセルヘッダを付加してショートセルを組み立てるショ
ートセル組立部と、ショートセル組立部からのショート
セルを標準セルの所定領域内に配置し、所定の制御情報
を付加することで、所定長の標準セルを出力する多重化
部とを有することを特徴とするセル組立多重化装置であ
る。
は、入力回線からの入力信号を一時記憶した後、ショー
トセルヘッダを付加してショートセルを組み立てるショ
ートセル組立部と、ショートセル組立部からのショート
セルを標準セルの所定領域内に配置し、所定の制御情報
を付加することで、所定長の標準セルを出力する多重化
部とを有することを特徴とするセル組立多重化装置であ
る。
【００１２】請求項２に記載の発明は、請求項１におい
て、前記多重化部は、入力回線毎に設けられた複数のシ
ョートセル組立部からのショートセルをバッファリング
することなく選択出力するセレクタを有することを特徴
とするセル組立多重化装置である。
て、前記多重化部は、入力回線毎に設けられた複数のシ
ョートセル組立部からのショートセルをバッファリング
することなく選択出力するセレクタを有することを特徴
とするセル組立多重化装置である。
【００１３】請求項３に記載の発明は、請求項１におい
て、入力回線からの入力信号を標準セルの所定領域に相
当するデータ長のブロックにする処理部を有し、前記多
重化部は、前記ショートセル及びブロックを前記所定領
域内に配置して標準セルを出力することを特徴とするセ
ル組立多重化装置である。
て、入力回線からの入力信号を標準セルの所定領域に相
当するデータ長のブロックにする処理部を有し、前記多
重化部は、前記ショートセル及びブロックを前記所定領
域内に配置して標準セルを出力することを特徴とするセ
ル組立多重化装置である。
【００１４】請求項４に記載の発明は、請求項１におい
て、入力回線からの標準セルを一時記憶するバッファメ
モリを有し、前記多重化部は、前記ショートセル及び前
記入力回線からの標準セルの所定領域内のデータを出力
すべき標準セルの所定領域内に配置することを特徴とす
るセル組立多重化装置である。
て、入力回線からの標準セルを一時記憶するバッファメ
モリを有し、前記多重化部は、前記ショートセル及び前
記入力回線からの標準セルの所定領域内のデータを出力
すべき標準セルの所定領域内に配置することを特徴とす
るセル組立多重化装置である。
【００１５】請求項５に記載の発明は、請求項１におい
て、前記ショートセル組立部は、入力回線上で時分割多
重化されたチャネル毎にショートセルを組み立てること
を特徴とするセル組立多重化装置である。請求項６に記
載の発明は、請求項１において、前記ショートセル組立
部の前段に、入力回線上で時分割多重化されたタイムス
ロットをスイッチングして、所定のショートセル組立部
に出力する切替部を設けたことを特徴とするセル組立多
重化装置である。
て、前記ショートセル組立部は、入力回線上で時分割多
重化されたチャネル毎にショートセルを組み立てること
を特徴とするセル組立多重化装置である。請求項６に記
載の発明は、請求項１において、前記ショートセル組立
部の前段に、入力回線上で時分割多重化されたタイムス
ロットをスイッチングして、所定のショートセル組立部
に出力する切替部を設けたことを特徴とするセル組立多
重化装置である。
【００１６】請求項７に記載の発明は、請求項１におい
て、前記ショートセル組立部の前段に、入力回線上で時
分割多重化されたタイムスロットを多重化する多重化部
を設けたことを特徴とするセル組立多重化装置である。
請求項８に記載の発明は、請求項１において、前記標準
セルの所定領域内に配置する処理は、所定の優先順位に
従い行われることを特徴とするセル組立多重化装置であ
る。
て、前記ショートセル組立部の前段に、入力回線上で時
分割多重化されたタイムスロットを多重化する多重化部
を設けたことを特徴とするセル組立多重化装置である。
請求項８に記載の発明は、請求項１において、前記標準
セルの所定領域内に配置する処理は、所定の優先順位に
従い行われることを特徴とするセル組立多重化装置であ
る。
【００１７】請求項９に記載の発明は、伝送路を介して
受信した標準セル内に配置されたショートセルの制御情
報を参照してショートセルを識別するショートセル識別
部と、この識別結果に応じて前記標準セルからショート
セルを抽出するショートセル抽出部とを有することを特
徴とするショートセル分離装置である。
受信した標準セル内に配置されたショートセルの制御情
報を参照してショートセルを識別するショートセル識別
部と、この識別結果に応じて前記標準セルからショート
セルを抽出するショートセル抽出部とを有することを特
徴とするショートセル分離装置である。
【００１８】請求項１０に記載の発明は、請求項９にお
いて、前記ショートセル抽出部は、識別結果に応じて前
記標準セル内に配置されたショートセルを格納するため
のショートセル格納部と、該ショートセル格納部の書込
制御を行う書込制御部と、読出制御を行う読出制御部と
を有することを特徴とするショートセル分離装置であ
る。
いて、前記ショートセル抽出部は、識別結果に応じて前
記標準セル内に配置されたショートセルを格納するため
のショートセル格納部と、該ショートセル格納部の書込
制御を行う書込制御部と、読出制御を行う読出制御部と
を有することを特徴とするショートセル分離装置であ
る。
【００１９】請求項１１に記載の発明は、請求項１０に
おいて、呼毎に設定されるコネクション設定情報を格納
するコネクション設定メモリを有し、受信した標準セル
のコネクション設定情報が設定されたコネクション設定
情報と一致した場合に出力される信号に応じて前記書込
制御部はショートセル格納部の書込を制御するショート
セル分離装置である。
おいて、呼毎に設定されるコネクション設定情報を格納
するコネクション設定メモリを有し、受信した標準セル
のコネクション設定情報が設定されたコネクション設定
情報と一致した場合に出力される信号に応じて前記書込
制御部はショートセル格納部の書込を制御するショート
セル分離装置である。
【００２０】請求項１２に記載の発明は、請求項１１に
おいて、受信した標準セルのコネクション設定情報が設
定されたコネクション設定情報と一致した場合に、所定
の連続性を満足しているかどうかを判断して、満足して
いない場合にはエラーとするチェック部を有することを
特徴とするショートセル分離装置である。
おいて、受信した標準セルのコネクション設定情報が設
定されたコネクション設定情報と一致した場合に、所定
の連続性を満足しているかどうかを判断して、満足して
いない場合にはエラーとするチェック部を有することを
特徴とするショートセル分離装置である。
【００２１】請求項１３に記載の発明は、請求項１０に
おいて、前記ショートセル格納部から出力されるショー
トセルを標準セルの所定領域内に配置して出力するセル
化部を有することを特徴とするショートセル分離装置で
ある。請求項１４に記載の発明は、請求項１０におい
て、前記ショートセル格納部から出力されるショートセ
ルを標準セルの所定領域内に配置して出力するセル化部
を有し、このセル化に必要な制御情報は前記コネクショ
ン設定メモリに格納されている呼毎に設定されるコネク
ション設定情報と関連付けて格納されることを特徴とす
るショートセル分離装置である。
おいて、前記ショートセル格納部から出力されるショー
トセルを標準セルの所定領域内に配置して出力するセル
化部を有することを特徴とするショートセル分離装置で
ある。請求項１４に記載の発明は、請求項１０におい
て、前記ショートセル格納部から出力されるショートセ
ルを標準セルの所定領域内に配置して出力するセル化部
を有し、このセル化に必要な制御情報は前記コネクショ
ン設定メモリに格納されている呼毎に設定されるコネク
ション設定情報と関連付けて格納されることを特徴とす
るショートセル分離装置である。
【００２２】請求項１５に記載の発明は、請求項１０に
おいて、２つの標準セルにオーバラップして配置された
ショートセルを検出するオーバラップ検出部と、オーバ
ラップが検出されると、オーバラップして配置されたシ
ョートセルが連続してショートセル格納部に書き込ま
れ、読出されるように前記書込制御部及び読出制御部を
制御する制御手段とを有することを特徴とするショート
セル分離装置である。
おいて、２つの標準セルにオーバラップして配置された
ショートセルを検出するオーバラップ検出部と、オーバ
ラップが検出されると、オーバラップして配置されたシ
ョートセルが連続してショートセル格納部に書き込ま
れ、読出されるように前記書込制御部及び読出制御部を
制御する制御手段とを有することを特徴とするショート
セル分離装置である。
【００２３】
【発明の実施の形態】図１は、本発明の第１の実施の形
態によるセル組立多重化装置である。図示する装置は３
つの入力回線＃１〜＃３に対応する構成であるが、任意
の数ｎの入力回線も同様に構成できる。図１に示す構成
は、バッファメモリ１段でショートセルの組立及び多重
化を可能にしたことを特徴とする。
態によるセル組立多重化装置である。図示する装置は３
つの入力回線＃１〜＃３に対応する構成であるが、任意
の数ｎの入力回線も同様に構成できる。図１に示す構成
は、バッファメモリ１段でショートセルの組立及び多重
化を可能にしたことを特徴とする。
【００２４】セル組立多重化装置２０は、入力回線＃１
〜＃３にそれぞれ設けられたショートセル組立部２
１1 、２１2 、２１3 と、これらの出力を多重化する多
重化部２８とを有する。ショートセル組立部２１1 は、
ショートセルヘッダ生成部２４、バッファメモリ２５、
セレクタ２６、及び制御部２７とを有する。他のセル組
立部２１2 及び２１3 も同様に構成されている。多重化
部２８は、ＡＴＭセルヘッダ生成部２９、セレクタ３０
及び制御部３１とを有する。
〜＃３にそれぞれ設けられたショートセル組立部２
１1 、２１2 、２１3 と、これらの出力を多重化する多
重化部２８とを有する。ショートセル組立部２１1 は、
ショートセルヘッダ生成部２４、バッファメモリ２５、
セレクタ２６、及び制御部２７とを有する。他のセル組
立部２１2 及び２１3 も同様に構成されている。多重化
部２８は、ＡＴＭセルヘッダ生成部２９、セレクタ３０
及び制御部３１とを有する。
【００２５】ショートセル組立部２１1 〜２１3 でショ
ートセルの組立を行う場合には、ショートセルヘッダ生
成部２４で必要なヘッダ（又はトレイラ：以下、説明の
都合上ヘッダが生成された場合を考える）を生成し、バ
ッファメモリ２５でバッファリングされている情報と生
成したヘッダとのいずれかをセレクタ２６で選択する。
セレクタ２６の制御は制御部２７が送出オクテット数を
計測し、その時のオクテット数によって、セレクタ２６
の２入力のとちからを選ぶ。このセル組立部２１1 は基
本的な回路構造は従来から用いられている構成のまま
で、制御部２７の制御により、ショートセルの組立、あ
るいは既存のＡＡＬフォーマットの生成が可能である。
何故ならば、ユーザ情報にヘッダ（又はトレイラ）を付
与するという基本動作は、ＡＴＭ標準セル及びショート
セルのいずれも同じだからである。換言すれば、ショー
トセル組立部２１1 〜２１3 の構成で標準ＡＴＭセルを
生成することができる。この場合には、ショートセルヘ
ッダ生成部２４はＡＴＭセルヘッダを出力する。
ートセルの組立を行う場合には、ショートセルヘッダ生
成部２４で必要なヘッダ（又はトレイラ：以下、説明の
都合上ヘッダが生成された場合を考える）を生成し、バ
ッファメモリ２５でバッファリングされている情報と生
成したヘッダとのいずれかをセレクタ２６で選択する。
セレクタ２６の制御は制御部２７が送出オクテット数を
計測し、その時のオクテット数によって、セレクタ２６
の２入力のとちからを選ぶ。このセル組立部２１1 は基
本的な回路構造は従来から用いられている構成のまま
で、制御部２７の制御により、ショートセルの組立、あ
るいは既存のＡＡＬフォーマットの生成が可能である。
何故ならば、ユーザ情報にヘッダ（又はトレイラ）を付
与するという基本動作は、ＡＴＭ標準セル及びショート
セルのいずれも同じだからである。換言すれば、ショー
トセル組立部２１1 〜２１3 の構成で標準ＡＴＭセルを
生成することができる。この場合には、ショートセルヘ
ッダ生成部２４はＡＴＭセルヘッダを出力する。
【００２６】多重化部２８では、ショートセル多重と標
準セル多重の両方を行うと同時に、標準セルヘッダの付
与を行う。セレクタ３０の制御は制御部３１が行い、制
御部３１は送出オクテット数を計数し、その数値に応じ
て複数の入力のうちのどれを選ぶかをセレクタ２８に指
示する。もし、計数値が最初の５オクテットならば、Ａ
ＴＭセルヘッダ生成部２９を選び、ＡＴＭセルヘッダを
送出する。その他の時は、セル組立部のいずれかを選
ぶ。制御部２は、選択したセル組立部（例えば２１1 ）
の制御部２７に対してデータの送出を要求する。要求を
受けたショートセル組立部２１1 がショートセルの組立
を行っている場合、ショートセル組立部２１1 はショー
トセルを組立ながら、データを送出する。要求を受けた
セル組立部２１1 が標準のＡＡＬ（１〜５までのいずれ
か）の組立を行っている場合、ショートセル組立部２１
1 は４８オクテット単位にデータを送出する。
準セル多重の両方を行うと同時に、標準セルヘッダの付
与を行う。セレクタ３０の制御は制御部３１が行い、制
御部３１は送出オクテット数を計数し、その数値に応じ
て複数の入力のうちのどれを選ぶかをセレクタ２８に指
示する。もし、計数値が最初の５オクテットならば、Ａ
ＴＭセルヘッダ生成部２９を選び、ＡＴＭセルヘッダを
送出する。その他の時は、セル組立部のいずれかを選
ぶ。制御部２は、選択したセル組立部（例えば２１1 ）
の制御部２７に対してデータの送出を要求する。要求を
受けたショートセル組立部２１1 がショートセルの組立
を行っている場合、ショートセル組立部２１1 はショー
トセルを組立ながら、データを送出する。要求を受けた
セル組立部２１1 が標準のＡＡＬ（１〜５までのいずれ
か）の組立を行っている場合、ショートセル組立部２１
1 は４８オクテット単位にデータを送出する。
【００２７】図２は、図１に示すセル組立多重化装置２
０の動作を示すタイミング図である。図２中、［１］〜
［１５］は図１に示す部分［１］〜［１５］の信号を示
す。入力回線＃１〜＃３からの音声パケット［１］、
［３］、［５］はそれぞれ、ショートセル組立部２１1
〜２１3 のバッファメモリ２５に一旦格納された後、後
述する制御により異なるタイミングでバッファメモリ２
５から出力される（信号［２］、［４］、［６］）。バ
ッファメモリ２５から出力されたデータ［２］、
［４］、［６］は、最終的に［７］で示すＡＴＭセルと
して出力回線に送出される。なお、音声パケットは予め
決められたチャネル（タイムスロット）毎の音声データ
が時分割多重化されたものである。
０の動作を示すタイミング図である。図２中、［１］〜
［１５］は図１に示す部分［１］〜［１５］の信号を示
す。入力回線＃１〜＃３からの音声パケット［１］、
［３］、［５］はそれぞれ、ショートセル組立部２１1
〜２１3 のバッファメモリ２５に一旦格納された後、後
述する制御により異なるタイミングでバッファメモリ２
５から出力される（信号［２］、［４］、［６］）。バ
ッファメモリ２５から出力されたデータ［２］、
［４］、［６］は、最終的に［７］で示すＡＴＭセルと
して出力回線に送出される。なお、音声パケットは予め
決められたチャネル（タイムスロット）毎の音声データ
が時分割多重化されたものである。
【００２８】多重化部２８の制御部３１は、ＡＴＭセル
ヘッダ生成部２９に動作制御信号［１２］を出力し、シ
ョートセル組立部２１1 （＃１）、２１2 （＃２）、２
１3（＃３）にそれぞれ動作制御信号［１３］、［１
４］、［１５］を出力する。動作制御信号［１２］〜
［１５］はそれぞれ異なるタイミングであり、ハイレベ
ルでイネーブルを指示し、ローレベルでディスエーブル
を指示する。動作制御信号［１３］、［１４］、［１
５］を受けたショートセル組立部２１1 〜２１3 が動作
可能状態となる。
ヘッダ生成部２９に動作制御信号［１２］を出力し、シ
ョートセル組立部２１1 （＃１）、２１2 （＃２）、２
１3（＃３）にそれぞれ動作制御信号［１３］、［１
４］、［１５］を出力する。動作制御信号［１２］〜
［１５］はそれぞれ異なるタイミングであり、ハイレベ
ルでイネーブルを指示し、ローレベルでディスエーブル
を指示する。動作制御信号［１３］、［１４］、［１
５］を受けたショートセル組立部２１1 〜２１3 が動作
可能状態となる。
【００２９】動作制御信号［１３］、［１４］、［１
５］を受けたショートセル組立部２１ 1 、２１2 、２１
3 の制御部２７はそれぞれ、選択信号［８］、［９］、
［１０］を異なるタイミングで生成する。セレクタ２６
は、選択信号［８］、［９］、［１０］がハイレベルの
場合にはショートセルヘッダ生成部２４を選択し、ロー
レベルの場合にはバッファメモリ２５を選択する。制御
部２７はまずショートセルヘッダ生成部２４を選択し、
次にバッファメモリ２５を選択するようセレクタ２６を
制御する。ショートセルヘッダ生成部２４が選択された
場合には、ここで生成されたショートセルヘッダがセレ
クタ２６を通り、多重化部２８のセレクタ３０に出力さ
れる。バッファメモリ２５が選択された場合には、これ
から読み出されたデータがセレクタ２６を通り、多重化
部２８のセレクタ３０に出力される。このようにして組
み立てれたショートセルがセレクタ３０に与えられる。
なお、動作制御信号［１３］、［１４］、［１５］がロ
ーレベルの場合には、選択信号［８］、［９］、［１
０］がローレベルであってもセレクタ２６はバッファ２
５を選択しない。
５］を受けたショートセル組立部２１ 1 、２１2 、２１
3 の制御部２７はそれぞれ、選択信号［８］、［９］、
［１０］を異なるタイミングで生成する。セレクタ２６
は、選択信号［８］、［９］、［１０］がハイレベルの
場合にはショートセルヘッダ生成部２４を選択し、ロー
レベルの場合にはバッファメモリ２５を選択する。制御
部２７はまずショートセルヘッダ生成部２４を選択し、
次にバッファメモリ２５を選択するようセレクタ２６を
制御する。ショートセルヘッダ生成部２４が選択された
場合には、ここで生成されたショートセルヘッダがセレ
クタ２６を通り、多重化部２８のセレクタ３０に出力さ
れる。バッファメモリ２５が選択された場合には、これ
から読み出されたデータがセレクタ２６を通り、多重化
部２８のセレクタ３０に出力される。このようにして組
み立てれたショートセルがセレクタ３０に与えられる。
なお、動作制御信号［１３］、［１４］、［１５］がロ
ーレベルの場合には、選択信号［８］、［９］、［１
０］がローレベルであってもセレクタ２６はバッファ２
５を選択しない。
【００３０】多重化部２８の制御部３１は、動作制御信
号［１２］〜［１５］に同期して、選択信号［１１］を
セレクタ３０に出力する。セレクタ３０は指示された順
番にＡＴＭセルヘッダ生成部２９、ショートセル組立部
２１1 、２１2 、２１3 を選択する。この結果、出力回
線上にはＡＴＭセル［７］が図２に示すように出力され
る。
号［１２］〜［１５］に同期して、選択信号［１１］を
セレクタ３０に出力する。セレクタ３０は指示された順
番にＡＴＭセルヘッダ生成部２９、ショートセル組立部
２１1 、２１2 、２１3 を選択する。この結果、出力回
線上にはＡＴＭセル［７］が図２に示すように出力され
る。
【００３１】以上説明したように、必要となるバッファ
メモリは情報の流れに対して、従来は４段必要であった
ものが、１段のみ必要である。それは、ショートセル組
立、ショートセル多重を同時に行うからである。なお、
図１９に示すように、１つのショートセルがオーバラッ
プ（１つのショートセルが２つのＡＴＭセルにまたがっ
てマッピングされている）場合には、制御部２７の制御
下で、ショートセルヘッダ生成部２４は、同じ値の論理
リンク番号ＬＬＮを分割された部分のそれぞれに付与す
る。
メモリは情報の流れに対して、従来は４段必要であった
ものが、１段のみ必要である。それは、ショートセル組
立、ショートセル多重を同時に行うからである。なお、
図１９に示すように、１つのショートセルがオーバラッ
プ（１つのショートセルが２つのＡＴＭセルにまたがっ
てマッピングされている）場合には、制御部２７の制御
下で、ショートセルヘッダ生成部２４は、同じ値の論理
リンク番号ＬＬＮを分割された部分のそれぞれに付与す
る。
【００３２】次に、本発明の第２の実施の形態によるセ
ル組立多重化装置を、図３及び図４を参照して説明す
る。図３は第２の実施の形態によるセル組立多重化装置
２０Ａを示すブロック図で、図４はその動作タイミング
図である。なお、図１に示す構成要素と同一のものには
同一の参照番号を付けてある。図３に示す構成は、バッ
ファメモリ１段でショートセル及び標準ＡＡＬ形式のセ
ルの組立及びショートセル及び標準ＡＡＬ形式のセルの
多重化を行うことを特徴とする。図３の構成では、図１
に示すショートセル組立部２１3 に代えてＡＡＬ標準形
式のセルを組み立てるＡＡＬ処理部３２1 が設けられて
いる。
ル組立多重化装置を、図３及び図４を参照して説明す
る。図３は第２の実施の形態によるセル組立多重化装置
２０Ａを示すブロック図で、図４はその動作タイミング
図である。なお、図１に示す構成要素と同一のものには
同一の参照番号を付けてある。図３に示す構成は、バッ
ファメモリ１段でショートセル及び標準ＡＡＬ形式のセ
ルの組立及びショートセル及び標準ＡＡＬ形式のセルの
多重化を行うことを特徴とする。図３の構成では、図１
に示すショートセル組立部２１3 に代えてＡＡＬ標準形
式のセルを組み立てるＡＡＬ処理部３２1 が設けられて
いる。
【００３３】図３に示すように、ＡＡＬ処理部３２
1 は、ヘッダ生成部３４、バッファメモリ３５、セレク
タ３６、及び制御部３７を有する。この構成は、ショー
トセル組立部２１1 等と同じである。入力回線＃３から
のデータはバッファメモリ３５に一時記憶される。セレ
クタ３６は制御部３７の制御下に、ヘッダ生成部３４が
生成したヘッダを選択し、次にバッファメモリ３７から
読み出されたデータを出力することで、ＡＡＬ標準形式
のセルを組み立てる。トレイラを付加する場合には、バ
ッファメモリ３７から読み出されたデータに、ヘッダ生
成部３４が生成したトレイラを付加する。このようにし
て、セレクタ３６は４８オクテットのデータをセレクタ
３０に送出する。
1 は、ヘッダ生成部３４、バッファメモリ３５、セレク
タ３６、及び制御部３７を有する。この構成は、ショー
トセル組立部２１1 等と同じである。入力回線＃３から
のデータはバッファメモリ３５に一時記憶される。セレ
クタ３６は制御部３７の制御下に、ヘッダ生成部３４が
生成したヘッダを選択し、次にバッファメモリ３７から
読み出されたデータを出力することで、ＡＡＬ標準形式
のセルを組み立てる。トレイラを付加する場合には、バ
ッファメモリ３７から読み出されたデータに、ヘッダ生
成部３４が生成したトレイラを付加する。このようにし
て、セレクタ３６は４８オクテットのデータをセレクタ
３０に送出する。
【００３４】図４において、入力回線＃１と＃２からの
音声パケット［１］と［３］はそれぞれ、ショートセル
組立部２１1 と２１2 のバッファメモリ２５に一旦格納
された後、図２を参照して説明した処理によりショート
セル［２］と［４］が生成される。入力回線＃３からの
データは、ヘッダ生成部３４でヘッダとトレイラが付与
され、４８オクテット単位に分割されて出力される
［６］。
音声パケット［１］と［３］はそれぞれ、ショートセル
組立部２１1 と２１2 のバッファメモリ２５に一旦格納
された後、図２を参照して説明した処理によりショート
セル［２］と［４］が生成される。入力回線＃３からの
データは、ヘッダ生成部３４でヘッダとトレイラが付与
され、４８オクテット単位に分割されて出力される
［６］。
【００３５】多重化部２８の制御部３１は選択信号
［８］をセレクタ３０に出力し、ＡＴＭセルヘッダ生成
部２９、ショートセル組立部２１1 、２１2 及びＡＡＬ
処理部３２1 を、図４に示すように選択する。図４の例
では、最初の２つのＡＴＭセルのペイロードにショート
セルが多重化され、３つ目のＡＴＭセルのペイロードに
ＡＡＬ処理部３２1 の出力データが挿入される。また、
４つ目のＡＴＭセルのペイロードにショートセルが多重
化されている。更に、５番目のＡＴＭセルのペイロード
に、ＡＡＬ処理部３２1 からの残りのデータが挿入され
ている。制御部３１は、上記選択を予め決められたシー
ケンスに従って行うか、又はショートセル組立部２
１1 、２１2 及びＡＡＬ処理部３２1 内のバッファメモ
リ２５、３７の状態をそれぞれの制御部２７、３７を介
してモニタすることで選択の順番を決定する。
［８］をセレクタ３０に出力し、ＡＴＭセルヘッダ生成
部２９、ショートセル組立部２１1 、２１2 及びＡＡＬ
処理部３２1 を、図４に示すように選択する。図４の例
では、最初の２つのＡＴＭセルのペイロードにショート
セルが多重化され、３つ目のＡＴＭセルのペイロードに
ＡＡＬ処理部３２1 の出力データが挿入される。また、
４つ目のＡＴＭセルのペイロードにショートセルが多重
化されている。更に、５番目のＡＴＭセルのペイロード
に、ＡＡＬ処理部３２1 からの残りのデータが挿入され
ている。制御部３１は、上記選択を予め決められたシー
ケンスに従って行うか、又はショートセル組立部２
１1 、２１2 及びＡＡＬ処理部３２1 内のバッファメモ
リ２５、３７の状態をそれぞれの制御部２７、３７を介
してモニタすることで選択の順番を決定する。
【００３６】なお、送出すべきショートセルやＡＡＬ形
式のデータがない（又は４８オクテットに収まらない
等）場合には、例えばオールゼロのダミーデータがセレ
クタ３０から出力される。以上の動作により、ＡＴＭセ
ルのペイロード区間（４８オクテット）の間は、ショー
トセル組立部２１1 、２１2 からショートセルの形式と
なったデータを送出するか、あるいは標準ＡＡＬの形式
にデータを送出するかし、ＡＴＭセルヘッダ区間では、
ＡＴＭセルヘッダを送信することになるので、結果的
に、ショートセルレベルの多重と標準セルレベルの多重
を同時に行うことができる。
式のデータがない（又は４８オクテットに収まらない
等）場合には、例えばオールゼロのダミーデータがセレ
クタ３０から出力される。以上の動作により、ＡＴＭセ
ルのペイロード区間（４８オクテット）の間は、ショー
トセル組立部２１1 、２１2 からショートセルの形式と
なったデータを送出するか、あるいは標準ＡＡＬの形式
にデータを送出するかし、ＡＴＭセルヘッダ区間では、
ＡＴＭセルヘッダを送信することになるので、結果的
に、ショートセルレベルの多重と標準セルレベルの多重
を同時に行うことができる。
【００３７】なお、ショートセル組立部は２つに限定さ
れず任意の数で良く、ＡＡＬ処理部は１つに限定され
ず、任意の数で良い。この場合の制御部３１の動作は、
上記説明から明らかである。次に、本発明の第３の実施
の形態によるセル組立多重化装置を、図５及び図６を参
照して説明する。図５は第３の実施の形態によるセル組
立多重化装置２０Ｂを示すブロック図で、図６はその動
作タイミング図である。なお、図１に示す構成要素と同
一のものには同一の参照番号を付けてある。図５に示す
構成は、バッファメモリ１段でショートセルの組立及び
ショートセル及びＡＴＭセルの多重化を行うことを特徴
とする。図５の構成では、図１に示すショートセル組立
部２１ 3 に代えてバッファメモリ３３が設けられてい
る。バッファメモリ３３は入力回線＃３からのＡＴＭセ
ルを一時記憶する。
れず任意の数で良く、ＡＡＬ処理部は１つに限定され
ず、任意の数で良い。この場合の制御部３１の動作は、
上記説明から明らかである。次に、本発明の第３の実施
の形態によるセル組立多重化装置を、図５及び図６を参
照して説明する。図５は第３の実施の形態によるセル組
立多重化装置２０Ｂを示すブロック図で、図６はその動
作タイミング図である。なお、図１に示す構成要素と同
一のものには同一の参照番号を付けてある。図５に示す
構成は、バッファメモリ１段でショートセルの組立及び
ショートセル及びＡＴＭセルの多重化を行うことを特徴
とする。図５の構成では、図１に示すショートセル組立
部２１ 3 に代えてバッファメモリ３３が設けられてい
る。バッファメモリ３３は入力回線＃３からのＡＴＭセ
ルを一時記憶する。
【００３８】図５に示す多重化部２８の制御部３１は、
選択信号［８］をセレクタ３０に送出し、図６に示す順
番でＡＴＭセルヘッダ生成部２９、ショートセル組立部
２１ 1 、２１2 、バッファメモリ３３を選択する。この
選択は予め決められたシーケンスに従って行うか、又は
各バッファメモリ２５、３３の状態をモニタすることで
決められる。図６の例では、１番目及び２番目のペイロ
ード内にショートセルが多重化され、３番目のＡＴＭセ
ルはバッファメモリ３３からのＡＴＭセルとなる。
選択信号［８］をセレクタ３０に送出し、図６に示す順
番でＡＴＭセルヘッダ生成部２９、ショートセル組立部
２１ 1 、２１2 、バッファメモリ３３を選択する。この
選択は予め決められたシーケンスに従って行うか、又は
各バッファメモリ２５、３３の状態をモニタすることで
決められる。図６の例では、１番目及び２番目のペイロ
ード内にショートセルが多重化され、３番目のＡＴＭセ
ルはバッファメモリ３３からのＡＴＭセルとなる。
【００３９】以上の動作により、ＡＴＭセルのペイロー
ド区間（４８オクテット）の間は、ショートセル組立部
２１1 、２１2 からショートセルの形式となったデータ
を送出するか、ＡＴＭセルのペイロードのデータを送出
するかし、ＡＴＭセルヘッダ区間では、ＡＴＭセルヘッ
ダを送信することになるので、結果的に、ショートセル
レベルの多重とＡＴＭセルレベルの多重を同時に行うこ
とができる。
ド区間（４８オクテット）の間は、ショートセル組立部
２１1 、２１2 からショートセルの形式となったデータ
を送出するか、ＡＴＭセルのペイロードのデータを送出
するかし、ＡＴＭセルヘッダ区間では、ＡＴＭセルヘッ
ダを送信することになるので、結果的に、ショートセル
レベルの多重とＡＴＭセルレベルの多重を同時に行うこ
とができる。
【００４０】なお、ショートセル組立部は２つに限定さ
れず任意の数で良く、バッファメモリ３３は１つに限定
されず、任意の数で良い。この場合の制御部３１の動作
は、上記の説明から明らかである。図７は、前述したシ
ョートセル組立部２１1 の詳細な構成を示すブロック図
である。なお、前述したＡＡＬ処理部３２1 も同様の構
成である。また、図７において、前述した構成要素と同
一のものには同一の参照番号を付けてある。バッファメ
モリ２５は例えば２ポートメモリで構成される。ショー
トセル組立部２１1の制御部２７は、図７に示すタイム
スロットカウンタ２７1 、書き込みアドレス制御部２７
2 、読み出しアドレス２７3 、アドレス管理テーブル２
７4 、出力制御部２７5 、及びＬＬＮ毎状況管理テーブ
ル２７6 を具備して構成される。
れず任意の数で良く、バッファメモリ３３は１つに限定
されず、任意の数で良い。この場合の制御部３１の動作
は、上記の説明から明らかである。図７は、前述したシ
ョートセル組立部２１1 の詳細な構成を示すブロック図
である。なお、前述したＡＡＬ処理部３２1 も同様の構
成である。また、図７において、前述した構成要素と同
一のものには同一の参照番号を付けてある。バッファメ
モリ２５は例えば２ポートメモリで構成される。ショー
トセル組立部２１1の制御部２７は、図７に示すタイム
スロットカウンタ２７1 、書き込みアドレス制御部２７
2 、読み出しアドレス２７3 、アドレス管理テーブル２
７4 、出力制御部２７5 、及びＬＬＮ毎状況管理テーブ
ル２７6 を具備して構成される。
【００４１】図７に示す構成は、時分割多重された複数
チャネルの入力に対し、それぞれのチャネル毎のセル組
立を、時分割処理で行うことができる。入力情報はチャ
ネル毎に時分割多重されているので、そのタイムスロッ
ト位置はある固定周期を有している。従って、入力クロ
ックをタイムスロットカウンタ２７1 で計数すれば、そ
の計数値に従って各チャネルを分離できる。書き込みア
ドレス制御部２７2 は、計数値を従い書き込みアドレス
を生成してメモリ２５に与えることで、メモリ２５内で
チャネル毎に分離してデータを格納する。例えば、図８
に示すように、入力情報１、２、３、１、２、３、はメ
モリ２５内で分離して格納される。このために、書き込
みアドレス制御部２７2 は、アドレス管理テーブル２７
4 を参照してチャネルとメモリ２５のアドレス空間との
対応関係に従った書き込みアドレスを生成する。又は、
予め決められたアドレスチェインを用いて、各チャネル
毎にメモリ空間を動的に割り当てる。
チャネルの入力に対し、それぞれのチャネル毎のセル組
立を、時分割処理で行うことができる。入力情報はチャ
ネル毎に時分割多重されているので、そのタイムスロッ
ト位置はある固定周期を有している。従って、入力クロ
ックをタイムスロットカウンタ２７1 で計数すれば、そ
の計数値に従って各チャネルを分離できる。書き込みア
ドレス制御部２７2 は、計数値を従い書き込みアドレス
を生成してメモリ２５に与えることで、メモリ２５内で
チャネル毎に分離してデータを格納する。例えば、図８
に示すように、入力情報１、２、３、１、２、３、はメ
モリ２５内で分離して格納される。このために、書き込
みアドレス制御部２７2 は、アドレス管理テーブル２７
4 を参照してチャネルとメモリ２５のアドレス空間との
対応関係に従った書き込みアドレスを生成する。又は、
予め決められたアドレスチェインを用いて、各チャネル
毎にメモリ空間を動的に割り当てる。
【００４２】一方、読み出しは、多重化部２８の制御部
３１からの動作制御信号（イネーブルを指示する）があ
った場合、これを受けた出力制御部２７5 が、ＬＬＮ毎
状況管理テーブル２７6 内のＬＬＮ毎の状況に関する情
報を参照して、現在どの論理チャネル（例えば、ショー
トセルヘッダ内のＬＬＮで識別）が出力中であるか、あ
るいは出力可能か、ショートセルヘッダ生成部２４が出
力中であるか、ペイロードを送出中かを判断する。そし
て、その時の動作に必要な各部（すなわち、ショートセ
ルヘッダ生成部２４、セレクタ２６、読み出しアドレス
制御部２７3 ）に指示を出し、適切な出力を得る。
３１からの動作制御信号（イネーブルを指示する）があ
った場合、これを受けた出力制御部２７5 が、ＬＬＮ毎
状況管理テーブル２７6 内のＬＬＮ毎の状況に関する情
報を参照して、現在どの論理チャネル（例えば、ショー
トセルヘッダ内のＬＬＮで識別）が出力中であるか、あ
るいは出力可能か、ショートセルヘッダ生成部２４が出
力中であるか、ペイロードを送出中かを判断する。そし
て、その時の動作に必要な各部（すなわち、ショートセ
ルヘッダ生成部２４、セレクタ２６、読み出しアドレス
制御部２７3 ）に指示を出し、適切な出力を得る。
【００４３】図９は、本発明の第４の実施の形態による
セル組立多重化装置２０Ｃを示すブロック図である。図
９において、前述した構成要素と同一のものには同一の
参照番号を付けてある。第４の実施の形態は、セル組立
多重化装置２０Ｃの入力段にタイムスロット単位で動作
する切替部４０を設けたことを特徴とする。切替部４０
は入力回線＃１〜＃ｍ、＃（ｍ＋１）、＃ｍとショート
セル組立部２１1 〜２１m 、ＡＡＬ処理部３２m+1 、３
２m との間に設けられている。
セル組立多重化装置２０Ｃを示すブロック図である。図
９において、前述した構成要素と同一のものには同一の
参照番号を付けてある。第４の実施の形態は、セル組立
多重化装置２０Ｃの入力段にタイムスロット単位で動作
する切替部４０を設けたことを特徴とする。切替部４０
は入力回線＃１〜＃ｍ、＃（ｍ＋１）、＃ｍとショート
セル組立部２１1 〜２１m 、ＡＡＬ処理部３２m+1 、３
２m との間に設けられている。
【００４４】切替部４０を制御するために、スイッチ制
御部４１、カウンタ４２及びテーブル４３を有する。カ
ウンタ４２で入力クロックを計数することで、タイムス
ロット位置を検出する。テーブル４３は入力信号中の各
タイムスロットと出力先との入出力関係を記憶する。ス
イッチ制御部４１は、各入力回線＃１〜＃ｍ、＃（ｍ＋
１）、＃ｍ上の各タイムスロットをテーブル４３に規定
された入出力関係に従い、切替部４０を制御する。例え
ば、入力回線＃１のタイムスロット（チャネル）ＴＳ１
はショートセル組立部２２m に出力されるべきであると
の入出力関係がテーブル４３に規定されている場合、カ
ウンタ４２でタイムスロットＴＳ１のタイミングとなっ
たことが検出されると、スイッチ制御部４１は切替部４
０を制御して、入力回線＃１のタイムスロットＴＳ１を
ショートセル組立部２２m に出力させる。
御部４１、カウンタ４２及びテーブル４３を有する。カ
ウンタ４２で入力クロックを計数することで、タイムス
ロット位置を検出する。テーブル４３は入力信号中の各
タイムスロットと出力先との入出力関係を記憶する。ス
イッチ制御部４１は、各入力回線＃１〜＃ｍ、＃（ｍ＋
１）、＃ｍ上の各タイムスロットをテーブル４３に規定
された入出力関係に従い、切替部４０を制御する。例え
ば、入力回線＃１のタイムスロット（チャネル）ＴＳ１
はショートセル組立部２２m に出力されるべきであると
の入出力関係がテーブル４３に規定されている場合、カ
ウンタ４２でタイムスロットＴＳ１のタイミングとなっ
たことが検出されると、スイッチ制御部４１は切替部４
０を制御して、入力回線＃１のタイムスロットＴＳ１を
ショートセル組立部２２m に出力させる。
【００４５】上記タイムスロットと出力側との関係は各
入力回線共通であっても良いし、各入力回線毎に異なる
ものであっても良い。以上の構成により、入力の各チャ
ネル毎に異なる仕様でセル化する場合、各入力回線をタ
イムスロット毎に適切なセル組立部（ショートセル組立
部、ＡＡＬ処理部）に接続することができる。
入力回線共通であっても良いし、各入力回線毎に異なる
ものであっても良い。以上の構成により、入力の各チャ
ネル毎に異なる仕様でセル化する場合、各入力回線をタ
イムスロット毎に適切なセル組立部（ショートセル組立
部、ＡＡＬ処理部）に接続することができる。
【００４６】図１０は、本発明の第５の実施の形態によ
るセル組立多重化装置２０Ｄを示すブロック図である。
図１０において、前述した構成要素と同一のものには同
一の参照番号を付けてある。第５の実施の形態は、セル
組立多重化装置２０Ｃの入力段に、タイムスロット単位
で動作する時分割多重部４４及び多重処理セル組立部４
５を設けたことを特徴とする。時分割多重部４４は入力
回線＃１〜＃ｍ上のタイムスロットを時分割多重化処理
して、多重処理セル組立部４５に出力する。多重処理セ
ル組立部４５は、図７に示す構成と同一の構成を有し、
時分割多重化処理されたデータをショートセル化する。
ただし、多重処理セル組立部４５は時分割多重化処理さ
れたデータを処理するので、ショートセル処理部２１1
よりも高速に動作する。また、多重処理セル組立部４５
は標準ＡＡＬ形式のセルを組み立てることもできる。ユ
ーザ情報にヘッダ（又はトレイラ）を付与するという基
本動作は、ＡＴＭ標準セル及びショートセルのいずれも
同じである。
るセル組立多重化装置２０Ｄを示すブロック図である。
図１０において、前述した構成要素と同一のものには同
一の参照番号を付けてある。第５の実施の形態は、セル
組立多重化装置２０Ｃの入力段に、タイムスロット単位
で動作する時分割多重部４４及び多重処理セル組立部４
５を設けたことを特徴とする。時分割多重部４４は入力
回線＃１〜＃ｍ上のタイムスロットを時分割多重化処理
して、多重処理セル組立部４５に出力する。多重処理セ
ル組立部４５は、図７に示す構成と同一の構成を有し、
時分割多重化処理されたデータをショートセル化する。
ただし、多重処理セル組立部４５は時分割多重化処理さ
れたデータを処理するので、ショートセル処理部２１1
よりも高速に動作する。また、多重処理セル組立部４５
は標準ＡＡＬ形式のセルを組み立てることもできる。ユ
ーザ情報にヘッダ（又はトレイラ）を付与するという基
本動作は、ＡＴＭ標準セル及びショートセルのいずれも
同じである。
【００４７】多重化部２８は、多重処理セル組立部４５
からのデータとバッファメモリ３３ m+1 、３３m からの
ＡＴＭセルとを多重化する。以上の通り、多重化した状
態でショートセル化及びＡＡＬ形式のセル化を行うこと
ができる。
からのデータとバッファメモリ３３ m+1 、３３m からの
ＡＴＭセルとを多重化する。以上の通り、多重化した状
態でショートセル化及びＡＡＬ形式のセル化を行うこと
ができる。
【００４８】上記第１ないし第４の実施の形態で用いら
れている制御部２７及び３１はそれぞれ、又はこれらを
まとめて、図１１に示す構成で実現できる。図１１に示
す構成はＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、入力側
インタフェース回路５３、出力側インタフェース回路５
４及びバス５５を有する。ＲＯＭ５２には、前述した制
御はＣＰＵ５０で行われる。このためのプログラムはＲ
ＯＭ５２に格納されている。ＲＡＭ５１はＣＰＵ５０の
作業領域であり、また前述したテーブルを格納する。な
お、ＲＯＭ５２をプログラマブルにすることでセル組立
や多重化の動作を容易に変更できる。図１１に示す構成
を一部又は全部ＬＳＩ化することとしてもよい。
れている制御部２７及び３１はそれぞれ、又はこれらを
まとめて、図１１に示す構成で実現できる。図１１に示
す構成はＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、入力側
インタフェース回路５３、出力側インタフェース回路５
４及びバス５５を有する。ＲＯＭ５２には、前述した制
御はＣＰＵ５０で行われる。このためのプログラムはＲ
ＯＭ５２に格納されている。ＲＡＭ５１はＣＰＵ５０の
作業領域であり、また前述したテーブルを格納する。な
お、ＲＯＭ５２をプログラマブルにすることでセル組立
や多重化の動作を容易に変更できる。図１１に示す構成
を一部又は全部ＬＳＩ化することとしてもよい。
【００４９】上記第１ないし第４の実施の形態のセレク
タ２６、３０の制御は、所定の優先順位に従い行うこと
としてもよい。例えば、ショートセルを標準ＡＴＭセル
や標準ＡＡＬ処理されたものよりも優先させるため、シ
ョートセル組立部内のバッファメモリ２５に情報が蓄積
されている場合には、これを優先して出力する。別の優
先順位として、出力の時刻（セル時刻）毎に、ショート
セル用、標準セル用に固定的に割り付けることとしても
よい。
タ２６、３０の制御は、所定の優先順位に従い行うこと
としてもよい。例えば、ショートセルを標準ＡＴＭセル
や標準ＡＡＬ処理されたものよりも優先させるため、シ
ョートセル組立部内のバッファメモリ２５に情報が蓄積
されている場合には、これを優先して出力する。別の優
先順位として、出力の時刻（セル時刻）毎に、ショート
セル用、標準セル用に固定的に割り付けることとしても
よい。
【００５０】次に、ショートセルを分離する実施の形態
について説明する。図１２は、本発明の第６の実施の形
態によるショートセル分離装置の構成を示すブロック図
である。ショートセル分離装置はセル識別部６０及びシ
ョートセル抽出部６１とを有する。セル識別部６０は、
前述の第１ないし第５の実施の形態のようにしてショー
トセルが多重化されたＡＴＭセルを伝送路を介して受信
し、ＡＴＭセルとその中に多重化されたショートセルと
を識別し、ショートセルが識別された場合にイネーブル
信号をショートセル抽出部６１に出力する。ショートセ
ル抽出部６１は、イネーブル信号を受けると、受信した
ＡＴＭセルを通過させる。イネーブル信号はショートセ
ルを検出した際に生成されるので、ショートセル抽出部
６１からショートセルのみが出力される。換言すれば、
ショートセル以外のの部分はショートセル抽出部６１を
通過できない。
について説明する。図１２は、本発明の第６の実施の形
態によるショートセル分離装置の構成を示すブロック図
である。ショートセル分離装置はセル識別部６０及びシ
ョートセル抽出部６１とを有する。セル識別部６０は、
前述の第１ないし第５の実施の形態のようにしてショー
トセルが多重化されたＡＴＭセルを伝送路を介して受信
し、ＡＴＭセルとその中に多重化されたショートセルと
を識別し、ショートセルが識別された場合にイネーブル
信号をショートセル抽出部６１に出力する。ショートセ
ル抽出部６１は、イネーブル信号を受けると、受信した
ＡＴＭセルを通過させる。イネーブル信号はショートセ
ルを検出した際に生成されるので、ショートセル抽出部
６１からショートセルのみが出力される。換言すれば、
ショートセル以外のの部分はショートセル抽出部６１を
通過できない。
【００５１】セル識別部６０はＶＰＩ／ＶＣＩラッチ部
６２、ショートセルヘッダラッチ部６３、マルチプレク
サ（ＭＵＸ）６４、比較器６５及びＡＮＤゲート６６を
有する。ＶＰＩ／ＶＣＩラッチ部６２はＡＴＭセルのＶ
ＰＩ／ＶＣＩを検出し、ラッチする。ショートセルヘッ
ダラッチ部６３はショートセルヘッダを検出し、ラッチ
する。ラッチされたヘッダは順次、マルチプレクサ６４
を介して比較器６５に出力される。比較器は、受け取っ
た各ヘッダと所定のコネクション識別子（ＶＰＩ、ＶＣ
Ｉ、ショートセルコネクション識別子）とを比較し、一
致した場合のみ一致信号（ハイレベル）をＡＮＤゲート
６６に出力する。ＡＮＤゲート６６は、ＡＴＭセルのタ
イミングを元に生成された出力タイミング信号がハイレ
ベルの間、すなわちショートセルを受信している間、イ
ネーブル信号を出力する。
６２、ショートセルヘッダラッチ部６３、マルチプレク
サ（ＭＵＸ）６４、比較器６５及びＡＮＤゲート６６を
有する。ＶＰＩ／ＶＣＩラッチ部６２はＡＴＭセルのＶ
ＰＩ／ＶＣＩを検出し、ラッチする。ショートセルヘッ
ダラッチ部６３はショートセルヘッダを検出し、ラッチ
する。ラッチされたヘッダは順次、マルチプレクサ６４
を介して比較器６５に出力される。比較器は、受け取っ
た各ヘッダと所定のコネクション識別子（ＶＰＩ、ＶＣ
Ｉ、ショートセルコネクション識別子）とを比較し、一
致した場合のみ一致信号（ハイレベル）をＡＮＤゲート
６６に出力する。ＡＮＤゲート６６は、ＡＴＭセルのタ
イミングを元に生成された出力タイミング信号がハイレ
ベルの間、すなわちショートセルを受信している間、イ
ネーブル信号を出力する。
【００５２】ショートセル抽出部６１はＡＮＤゲート６
７を具備し、イネーブル信号を受けている間、入力信
号、すなわちショートセルを出力する。イネーブル信号
を受けていない間は、ＡＮＤゲート６７から０が常に出
力される。このようにして、抽出したい（分離したい）
ショートセルのみを得ることができる。
７を具備し、イネーブル信号を受けている間、入力信
号、すなわちショートセルを出力する。イネーブル信号
を受けていない間は、ＡＮＤゲート６７から０が常に出
力される。このようにして、抽出したい（分離したい）
ショートセルのみを得ることができる。
【００５３】図１３は、本発明の第７の実施の形態によ
るショートセル分離装置の構成を示すブロック図であ
る。なお、図１３中、図１２に示す構成要素と同一のも
のには同一の参照番号を付けてある。図１３に示す構成
は、ショートセル抽出部６１として機能するショートセ
ル格納メモリ６８を設け、ショートセルを一時格納する
ようにしたことを特徴とする。書込制御部６９はマルチ
プレクサ６４からのヘッダとコネクション設定値とを比
較し、書込制御信号を生成する。ショートセルヘッダに
はショートセル長ＬＩが格納されているので、検出され
たショートセル長だけ受信信号を格納すればよい。書込
まれたショートセルは、読出タイミングを受けた読出制
御部７０からの読出制御信号に従い、ショートセル格納
メモリ６８から読出される。
るショートセル分離装置の構成を示すブロック図であ
る。なお、図１３中、図１２に示す構成要素と同一のも
のには同一の参照番号を付けてある。図１３に示す構成
は、ショートセル抽出部６１として機能するショートセ
ル格納メモリ６８を設け、ショートセルを一時格納する
ようにしたことを特徴とする。書込制御部６９はマルチ
プレクサ６４からのヘッダとコネクション設定値とを比
較し、書込制御信号を生成する。ショートセルヘッダに
はショートセル長ＬＩが格納されているので、検出され
たショートセル長だけ受信信号を格納すればよい。書込
まれたショートセルは、読出タイミングを受けた読出制
御部７０からの読出制御信号に従い、ショートセル格納
メモリ６８から読出される。
【００５４】このように、ショートセルを一旦メモリに
蓄えるため、ショートセルの出力パターンを読出タイミ
ング信号によって制御できるという利点があり、例えば
到着したＡＴＭセルの揺らぎを吸収することができる。
図１４は、本発明の第８の実施の形態によるショートセ
ル分離装置の構成を示すブロック図である。なお、図１
４中、前述した構成要素と同一のものには同一の参照番
号を付けてある。図１４に示す構成は、コネクション設
定値を複数設定可能とし、複数の呼のショートセルを抽
出できることを特徴とする。コネクション設定メモリ７
２には、予め呼の設定情報（設定有り／無し、ＳＮ（シ
ーケンス番号）期待値など）が格納してある。マルチプ
レクサ６４の出力であるＶＰＩ、ＶＣＩ、ショートセル
ヘッダを組み合わせた値をアドレスとして、コネクショ
ン設定メモリ７２にアクセスする。このアドレスでコネ
クション設定メモリ７２をアクセスして、対応格納領域
に上記呼の設定情報があれば、対応するショートセルは
抽出すべきもので、無ければ破棄又は抽出しない。設定
有りの場合には、その情報が書込制御部６９に与えら
れ、書込制御部６９を動作させてショートセルをショー
トセル格納メモリ６８に格納する。また、ＳＮ期待値は
ＳＮチェック部７３に出力される。ＳＮラッチ部７１
は、到着したＡＴＭセルのシーケンス番号ＳＮ（図１８
参照）をラッチし、ＳＮチェック部７３に出力する。Ｓ
Ｎチェック部７３は期待値と到着セルのＳＮとが一致し
た場合には何もせず（ショートセルがショートセル格納
メモリ６８に格納される）、一致しなかった場合にはＡ
ＴＭセルの連続性が欠け、セルが損失しているとしてＳ
Ｎエラー通知を上位装置に出力する。加算器７４はＳＮ
を＋１インクリメントしてコネクション設定メモリ７２
に与え、次に受信するショートセルに対しての期待値と
される。すなわち、期待値は、前に受信したショートセ
ルのＳＮ値を＋１インクリメントしたものである。な
お、コネクション設定直後に入ってくるショートセルに
対しては、ＳＮの期待値を定めることができないので、
最初に入ってくるショートセルについてのみＳＮのチェ
ックは行わない。そして、受信したＳＮ＋１が次のショ
ートセルの期待値となり、コネクション設定メモリ７２
に与えられる。なお、コネクション設定直後のショート
セルかどうかは、コネクション設定メモリ７２にフラグ
を立てるか、又はＳＮ値に通常使用しない値を入れるな
どして識別する。
蓄えるため、ショートセルの出力パターンを読出タイミ
ング信号によって制御できるという利点があり、例えば
到着したＡＴＭセルの揺らぎを吸収することができる。
図１４は、本発明の第８の実施の形態によるショートセ
ル分離装置の構成を示すブロック図である。なお、図１
４中、前述した構成要素と同一のものには同一の参照番
号を付けてある。図１４に示す構成は、コネクション設
定値を複数設定可能とし、複数の呼のショートセルを抽
出できることを特徴とする。コネクション設定メモリ７
２には、予め呼の設定情報（設定有り／無し、ＳＮ（シ
ーケンス番号）期待値など）が格納してある。マルチプ
レクサ６４の出力であるＶＰＩ、ＶＣＩ、ショートセル
ヘッダを組み合わせた値をアドレスとして、コネクショ
ン設定メモリ７２にアクセスする。このアドレスでコネ
クション設定メモリ７２をアクセスして、対応格納領域
に上記呼の設定情報があれば、対応するショートセルは
抽出すべきもので、無ければ破棄又は抽出しない。設定
有りの場合には、その情報が書込制御部６９に与えら
れ、書込制御部６９を動作させてショートセルをショー
トセル格納メモリ６８に格納する。また、ＳＮ期待値は
ＳＮチェック部７３に出力される。ＳＮラッチ部７１
は、到着したＡＴＭセルのシーケンス番号ＳＮ（図１８
参照）をラッチし、ＳＮチェック部７３に出力する。Ｓ
Ｎチェック部７３は期待値と到着セルのＳＮとが一致し
た場合には何もせず（ショートセルがショートセル格納
メモリ６８に格納される）、一致しなかった場合にはＡ
ＴＭセルの連続性が欠け、セルが損失しているとしてＳ
Ｎエラー通知を上位装置に出力する。加算器７４はＳＮ
を＋１インクリメントしてコネクション設定メモリ７２
に与え、次に受信するショートセルに対しての期待値と
される。すなわち、期待値は、前に受信したショートセ
ルのＳＮ値を＋１インクリメントしたものである。な
お、コネクション設定直後に入ってくるショートセルに
対しては、ＳＮの期待値を定めることができないので、
最初に入ってくるショートセルについてのみＳＮのチェ
ックは行わない。そして、受信したＳＮ＋１が次のショ
ートセルの期待値となり、コネクション設定メモリ７２
に与えられる。なお、コネクション設定直後のショート
セルかどうかは、コネクション設定メモリ７２にフラグ
を立てるか、又はＳＮ値に通常使用しない値を入れるな
どして識別する。
【００５５】このように、コネクション設定メモリ７２
に複数の呼の状態を設定しておけば、１つの装置で複数
の呼のショートセルの抽出を行うことができる。図１５
は、本発明の第９の実施の形態によるショートセル分離
装置の構成を示すブロック図である。なお、図１５中、
前述した構成要素と同一のものには同一の参照番号を付
けてある。図１５に示す構成は、図１４に示す構成にＡ
ＴＭセル設定メモリ７５とＡＴＭセル組立部（セル化）
７６とを設けたことを特徴とする。セル到着からショー
トセル格納メモリ６８への書込みまでの動作は、図１４
の場合と同様である。読出したショートセルのヘッダに
含まれるコネクション識別子を元に、予め設定されてい
るＡＴＭセルのヘッダ情報（ＶＰＩ、ＶＣＩ、ＣＬＰ、
ＳＮ等）をＡＴＭセル設定メモリ７５より読出し、ＡＴ
Ｍ組立部７６にてショートセルをＡＴＭセルのペイロー
ドに載せて送出する。
に複数の呼の状態を設定しておけば、１つの装置で複数
の呼のショートセルの抽出を行うことができる。図１５
は、本発明の第９の実施の形態によるショートセル分離
装置の構成を示すブロック図である。なお、図１５中、
前述した構成要素と同一のものには同一の参照番号を付
けてある。図１５に示す構成は、図１４に示す構成にＡ
ＴＭセル設定メモリ７５とＡＴＭセル組立部（セル化）
７６とを設けたことを特徴とする。セル到着からショー
トセル格納メモリ６８への書込みまでの動作は、図１４
の場合と同様である。読出したショートセルのヘッダに
含まれるコネクション識別子を元に、予め設定されてい
るＡＴＭセルのヘッダ情報（ＶＰＩ、ＶＣＩ、ＣＬＰ、
ＳＮ等）をＡＴＭセル設定メモリ７５より読出し、ＡＴ
Ｍ組立部７６にてショートセルをＡＴＭセルのペイロー
ドに載せて送出する。
【００５６】このように、図１５の構成では、ＡＴＭセ
ルのペイロードに１つのショートセルをマッピングして
送出できるため、既存のＡＴＭスイッチを使用して転送
を行うことが可能となる。図１６は、本発明の第１０の
実施の形態によるショートセル分離装置の構成を示すブ
ロック図である。なお、図１６中、前述した構成要素と
同一のものには同一の参照番号を付けてある。図１６に
示す構成は、図１５で用いられているＡＴＭセル設定メ
モリ７５に記憶されるＡＴＭセルのヘッダ情報（ＶＰ
Ｉ、ＶＣＩ、ＣＬＰ、ＳＮ等）を、コネクション設定メ
モリ７２に記憶するようにしたことを特徴とする。コネ
クション設定メモリ７２において、先に説明した呼の設
定情報（設定有り／無し、ＳＮ（シーケンス番号）期待
値など）に加え、これと同一の領域（１つのアドレスに
対応する領域）に、ＡＴＭセル化時のヘッダ情報を格納
する。これにより、ショートセル格納メモリ６８にショ
ートセルを格納する際に、上記ＡＴＭセル化に必要なヘ
ッダ情報も一緒に格納する。こうすることで、ショート
セル読出し時に同時にＡＴＭセル化に必要なヘッダ情報
も読出せるので、その情報を使用しそのままＡＴＭセル
を組み立てることが可能になり、処理時間の短縮やハー
ド量削減の効果がある。
ルのペイロードに１つのショートセルをマッピングして
送出できるため、既存のＡＴＭスイッチを使用して転送
を行うことが可能となる。図１６は、本発明の第１０の
実施の形態によるショートセル分離装置の構成を示すブ
ロック図である。なお、図１６中、前述した構成要素と
同一のものには同一の参照番号を付けてある。図１６に
示す構成は、図１５で用いられているＡＴＭセル設定メ
モリ７５に記憶されるＡＴＭセルのヘッダ情報（ＶＰ
Ｉ、ＶＣＩ、ＣＬＰ、ＳＮ等）を、コネクション設定メ
モリ７２に記憶するようにしたことを特徴とする。コネ
クション設定メモリ７２において、先に説明した呼の設
定情報（設定有り／無し、ＳＮ（シーケンス番号）期待
値など）に加え、これと同一の領域（１つのアドレスに
対応する領域）に、ＡＴＭセル化時のヘッダ情報を格納
する。これにより、ショートセル格納メモリ６８にショ
ートセルを格納する際に、上記ＡＴＭセル化に必要なヘ
ッダ情報も一緒に格納する。こうすることで、ショート
セル読出し時に同時にＡＴＭセル化に必要なヘッダ情報
も読出せるので、その情報を使用しそのままＡＴＭセル
を組み立てることが可能になり、処理時間の短縮やハー
ド量削減の効果がある。
【００５７】図１７は、本発明の第１１の実施の形態に
よるショートセル分離装置の構成を示すブロック図であ
る。なお、図１７中、前述した構成要素と同一のものに
は同一の参照番号を付けてある。図１７に示す構成は、
ＡＴＭセルが入力される以前に低速の回線が多重化され
ており、オーバラップ（１つのショートセルが２つのＡ
ＴＭセルにまたがってマッピングされて到着する）した
セルが連続して到着せず、１つの呼のショートセル間に
複数の別の呼のセルが含まれていても対応可能な構成で
ある。
よるショートセル分離装置の構成を示すブロック図であ
る。なお、図１７中、前述した構成要素と同一のものに
は同一の参照番号を付けてある。図１７に示す構成は、
ＡＴＭセルが入力される以前に低速の回線が多重化され
ており、オーバラップ（１つのショートセルが２つのＡ
ＴＭセルにまたがってマッピングされて到着する）した
セルが連続して到着せず、１つの呼のショートセル間に
複数の別の呼のセルが含まれていても対応可能な構成で
ある。
【００５８】図１７に示す構成はデータ格納メモリ８７
を具備しており、その読出しは読出制御部７０で制御さ
れる。読出し順序は、アドレス管理ＦＩＦＯ８８によっ
て制御される。また、読出アドレスは空きアドレス管理
ＦＩＦＯ８９に出力され、書込アドレスとなる。
を具備しており、その読出しは読出制御部７０で制御さ
れる。読出し順序は、アドレス管理ＦＩＦＯ８８によっ
て制御される。また、読出アドレスは空きアドレス管理
ＦＩＦＯ８９に出力され、書込アドレスとなる。
【００５９】セル長カウンタ７８はＡＴＭセルフレーム
を示す信号をカウントし、カウント値をオーバラップ検
出部７９に出力する。他方、オーバラップ検出部７９
は、ショートセルヘッダラッチ６３からショートセルに
含まれるショートセル長表示ＬＩを受ける。これらの値
から、オーバラップ検出部７９はショートセルが２つの
ＡＴＭセルにまたがってマッピングされているかどうか
を判定する。オーバラップ有りと判定された場合には、
オーバラップ管理メモリ書込制御８０が起動され、１セ
ル目のショートセルをデータ格納メモリ８７に格納した
書込アドレスが、そのバイト数（空きアドレス管理ＦＩ
ＦＯ８９から読出されたもの）と共に一時的にオーバラ
ップ管理メモリ８１（＃１〜＃６４のいずれか１つ）に
保管される。その後到着する次の同一の呼のショートセ
ルが到着した時にも、同様に、書込アドレスとそのバイ
ト数がオーバラップ管理メモリ８１に保管される。どの
管理メモリ８１に格納されたかは、オーバラップ管理メ
モリ読出制御部８３が管理している。
を示す信号をカウントし、カウント値をオーバラップ検
出部７９に出力する。他方、オーバラップ検出部７９
は、ショートセルヘッダラッチ６３からショートセルに
含まれるショートセル長表示ＬＩを受ける。これらの値
から、オーバラップ検出部７９はショートセルが２つの
ＡＴＭセルにまたがってマッピングされているかどうか
を判定する。オーバラップ有りと判定された場合には、
オーバラップ管理メモリ書込制御８０が起動され、１セ
ル目のショートセルをデータ格納メモリ８７に格納した
書込アドレスが、そのバイト数（空きアドレス管理ＦＩ
ＦＯ８９から読出されたもの）と共に一時的にオーバラ
ップ管理メモリ８１（＃１〜＃６４のいずれか１つ）に
保管される。その後到着する次の同一の呼のショートセ
ルが到着した時にも、同様に、書込アドレスとそのバイ
ト数がオーバラップ管理メモリ８１に保管される。どの
管理メモリ８１に格納されたかは、オーバラップ管理メ
モリ読出制御部８３が管理している。
【００６０】そして、オーバラップ管理メモリ読出制御
部８３とセレクタ制御部９０の制御の下に、上記オーバ
ラップしたショートセルが連続して読出せるように、２
つのオーバラップ管理メモリ８１から書込アドレスと書
込バイト数を読出し、読出アドレス管理ＦＩＦＯ８８に
連続して格納する。読出制御部７０はアドレス管理ＦＩ
ＦＯ８８から読出アドレスとバイト数を読出し、データ
格納メモリ８７にアクセスして対応するＡＴＭセル（オ
ーバラップしていたショートセルが１つのＡＴＭセルに
まとめてマッピングされている）が出力される。
部８３とセレクタ制御部９０の制御の下に、上記オーバ
ラップしたショートセルが連続して読出せるように、２
つのオーバラップ管理メモリ８１から書込アドレスと書
込バイト数を読出し、読出アドレス管理ＦＩＦＯ８８に
連続して格納する。読出制御部７０はアドレス管理ＦＩ
ＦＯ８８から読出アドレスとバイト数を読出し、データ
格納メモリ８７にアクセスして対応するＡＴＭセル（オ
ーバラップしていたショートセルが１つのＡＴＭセルに
まとめてマッピングされている）が出力される。
【００６１】以上のように、本発明の第５ないし第１１
の実施の形態によれば、ＡＴＭセルにマッピングされた
ショートセルを抽出できる。また、出力形式として、Ａ
ＴＭセルのペイロード中にショートセルをマッピングし
て出力することによって、従来のＡＴＭスイッチをその
まま流用できる。更に、ショートセルが複数のＡＴＭＴ
Ｍセルにオーバラップして到着した場合にも、１つのシ
ョートセルにまとめて出力できる。
の実施の形態によれば、ＡＴＭセルにマッピングされた
ショートセルを抽出できる。また、出力形式として、Ａ
ＴＭセルのペイロード中にショートセルをマッピングし
て出力することによって、従来のＡＴＭスイッチをその
まま流用できる。更に、ショートセルが複数のＡＴＭＴ
Ｍセルにオーバラップして到着した場合にも、１つのシ
ョートセルにまとめて出力できる。
【００６２】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、ショートセル組立部でバッファリングす
るだけでショートセルの組立及びＡＴＭセル化が可能と
なり、従来技術に比べバッファメモリの数を削減でき、
回路規模を削減できる。
発明によれば、ショートセル組立部でバッファリングす
るだけでショートセルの組立及びＡＴＭセル化が可能と
なり、従来技術に比べバッファメモリの数を削減でき、
回路規模を削減できる。
【００６３】請求項２に記載の発明によれば、多重化部
は、バッファを用いることなく複数のショートセル組立
部からのショートセルを選択出力することで多重化でき
る。請求項３に記載の発明によれば、ショートセルとブ
ロックを標準セルの所定領域内に配置して標準セルを出
力することができる。
は、バッファを用いることなく複数のショートセル組立
部からのショートセルを選択出力することで多重化でき
る。請求項３に記載の発明によれば、ショートセルとブ
ロックを標準セルの所定領域内に配置して標準セルを出
力することができる。
【００６４】請求項４に記載の発明によれば、ショート
セル及び入力回線からの標準セルの所定領域内のデータ
を出力すべき標準セルの所定領域内に配置して出力する
ことができる。請求項５に記載の発明によれば、入力回
線上で時分割多重化されたチャネル毎にショートセルを
組み立てることができるので、各チャネル毎に異なる仕
様でセル化することができる。
セル及び入力回線からの標準セルの所定領域内のデータ
を出力すべき標準セルの所定領域内に配置して出力する
ことができる。請求項５に記載の発明によれば、入力回
線上で時分割多重化されたチャネル毎にショートセルを
組み立てることができるので、各チャネル毎に異なる仕
様でセル化することができる。
【００６５】請求項６に記載の発明によれば、時分割多
重化されたタイムスロットをスイッチングして、所定の
ショートセル組立部に出力するので、各チャネル毎に異
なる仕様でセル化することができる。請求項７に記載の
発明によれば、時分割多重化されたタイムスロットを多
重化した上でショートセルの組立、多重を行うことがで
きる。
重化されたタイムスロットをスイッチングして、所定の
ショートセル組立部に出力するので、各チャネル毎に異
なる仕様でセル化することができる。請求項７に記載の
発明によれば、時分割多重化されたタイムスロットを多
重化した上でショートセルの組立、多重を行うことがで
きる。
【００６６】請求項８に記載の発明によれば、所定の優
先順位に従いセル化多重化を行うことができる。請求項
９に記載の発明によれば、標準セルからショートセルを
分離することができる。
先順位に従いセル化多重化を行うことができる。請求項
９に記載の発明によれば、標準セルからショートセルを
分離することができる。
【００６７】請求項１０に記載の発明によれば、分離し
たショートセルを一旦格納するので、ショートセルの出
力パターンを読出タイミング信号によって制御でき、。
請求項１１に記載の発明によれば、複数のコネクション
設定情報を設定することで、複数の呼のショートセルを
抽出できる。
たショートセルを一旦格納するので、ショートセルの出
力パターンを読出タイミング信号によって制御でき、。
請求項１１に記載の発明によれば、複数のコネクション
設定情報を設定することで、複数の呼のショートセルを
抽出できる。
【００６８】請求項１２に記載の発明によれば、異常を
通知できる。請求項１３に記載の発明によれば、既存の
ＡＴＭスイッチ等を使用して転送を行うことができる。
請求項１４に記載の発明によれば、セル化に必要な制御
情報をコネクション設定メモリに格納するので、ハード
量や処理時間の短縮ができる。
通知できる。請求項１３に記載の発明によれば、既存の
ＡＴＭスイッチ等を使用して転送を行うことができる。
請求項１４に記載の発明によれば、セル化に必要な制御
情報をコネクション設定メモリに格納するので、ハード
量や処理時間の短縮ができる。
【００６９】請求項１５に記載の発明によれば、２つの
標準セルにオーバラップして配置されたショートセルを
連続して出力できる。
標準セルにオーバラップして配置されたショートセルを
連続して出力できる。
【図１】本発明の第１の実施の形態によるショートセル
組立多重化装置のブロック図である。
組立多重化装置のブロック図である。
【図２】図１に示す装置の動作を示すタイミング図であ
る。
る。
【図３】本発明の第２の実施の形態によるショートセル
組立多重化装置のブロック図である。
組立多重化装置のブロック図である。
【図４】図３に示す装置の動作を示すタイミング図であ
る。
る。
【図５】本発明の第３の実施の形態によるショートセル
組立多重化装置のブロック図である。
組立多重化装置のブロック図である。
【図６】図５に示す装置の動作を示すタイミング図であ
る。
る。
【図７】ショートセル組立部の詳細を示すブロック図で
ある。
ある。
【図８】図７に示す装置の動作を示すタイミング図であ
る。
る。
【図９】本発明の第４の実施の形態によるショートセル
組立多重化装置のブロック図である。
組立多重化装置のブロック図である。
【図１０】本発明の第５の実施の形態によるショートセ
ル組立多重化装置のブロック図である。
ル組立多重化装置のブロック図である。
【図１１】本発明の第１ないし第５の実施の形態を実現
する際に利用できるハードウェア構成の一例を示す図で
ある。
する際に利用できるハードウェア構成の一例を示す図で
ある。
【図１２】本発明の第６の実施の形態によるショートセ
ル分離装置のブロック図である。
ル分離装置のブロック図である。
【図１３】本発明の第７の実施の形態によるショートセ
ル分離装置のブロック図である。
ル分離装置のブロック図である。
【図１４】本発明の第８の実施の形態によるショートセ
ル分離装置のブロック図である。
ル分離装置のブロック図である。
【図１５】本発明の第９の実施の形態によるショートセ
ル分離装置のブロック図である。
ル分離装置のブロック図である。
【図１６】本発明の第１０の実施の形態によるショート
セル分離装置のブロック図である。
セル分離装置のブロック図である。
【図１７】本発明の第１１の実施の形態によるショート
セル分離装置のブロック図である。
セル分離装置のブロック図である。
【図１８】ＡＴＭセル及びショートセルのフォーマット
を示す図である。
を示す図である。
【図１９】ショートセルで伝送されるユーザデータ（シ
ョートセルペイロードに埋め込まれるデータ）が２つの
ＡＴＭセルにまたがっている場合（オーバラップ）を示
す図である。
ョートセルペイロードに埋め込まれるデータ）が２つの
ＡＴＭセルにまたがっている場合（オーバラップ）を示
す図である。
【図２０】ショートセル組立機能を有する従来のセル組
立多重化回路の構成を示すブロック図である。
立多重化回路の構成を示すブロック図である。
２１1 、２１2 、２１3 ショートセル組立部 ２４ ショートセルヘッダ生成部 ２５ バッファメモリ ２６ セレクタ ２７ 制御部 ２８ 多重化部 ２９ ＡＴＭセルヘッダ生成部 ３０ セレクタ ３１ 制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 次雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 武智 竜一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (15)
- 【請求項１】 入力回線からの入力信号を一時記憶した
後、ショートセルヘッダを付加してショートセルを組み
立てるショートセル組立部と、 ショートセル組立部からのショートセルを標準セルの所
定領域内に配置し、所定の制御情報を付加することで、
所定長の標準セルを出力する多重化部とを有することを
特徴とするセル組立多重化装置。 - 【請求項２】 前記多重化部は、入力回線毎に設けられ
た複数のショートセル組立部からのショートセルをバッ
ファリングすることなく選択出力するセレクタを有する
ことを特徴とする請求項１記載のセル組立多重化装置。 - 【請求項３】 入力回線からの入力信号を標準セルの所
定領域に相当するデータ長のブロックにする処理部を有
し、 前記多重化部は、前記ショートセル及びブロックを前記
所定領域内に配置して標準セルを出力することを特徴と
する請求項１記載のセル組立多重化装置。 - 【請求項４】 入力回線からの標準セルを一時記憶する
バッファメモリを有し、 前記多重化部は、前記ショートセル及び前記入力回線か
らの標準セルの所定領域内のデータを出力すべき標準セ
ルの所定領域内に配置することを特徴とする請求項１記
載のセル組立多重化装置。 - 【請求項５】 前記ショートセル組立部は、入力回線上
で時分割多重化されたチャネル毎にショートセルを組み
立てることを特徴とする請求項１記載のセル組立多重化
装置。 - 【請求項６】 前記ショートセル組立部の前段に、入力
回線上で時分割多重化されたタイムスロットをスイッチ
ングして、所定のショートセル組立部に出力する切替部
を設けたことを特徴とする請求項１記載のセル組立多重
化装置。 - 【請求項７】 前記ショートセル組立部の前段に、入力
回線上で時分割多重化されたタイムスロットを多重化す
る多重化部を設けたことを特徴とする請求項１記載のセ
ル組立多重化装置。 - 【請求項８】 前記標準セルの所定領域内に配置する処
理は、所定の優先順位に従い行われることを特徴とする
請求項１記載のセル組立多重化装置。 - 【請求項９】 伝送路を介して受信した標準セル内に配
置されたショートセルの制御情報を参照してショートセ
ルを識別するショートセル識別部と、この識別結果に応
じて前記標準セルからショートセルを抽出するショート
セル抽出部とを有することを特徴とするショートセル分
離装置。 - 【請求項１０】 前記ショートセル抽出部は、識別結果
に応じて前記標準セル内に配置されたショートセルを格
納するためのショートセル格納部と、該ショートセル格
納部の書込制御を行う書込制御部と、読出制御を行う読
出制御部とを有することを特徴とする請求項９記載のシ
ョートセル分離装置。 - 【請求項１１】 呼毎に設定されるコネクション設定情
報を格納するコネクション設定メモリを有し、受信した
標準セルのコネクション設定情報が設定されたコネクシ
ョン設定情報と一致した場合に出力される信号に応じて
前記書込制御部はショートセル格納部の書込を制御する
請求項１０記載のショートセル分離装置。 - 【請求項１２】 受信した標準セルのコネクション設定
情報が設定されたコネクション設定情報と一致した場合
に、所定の連続性を満足しているかどうかを判断して、
満足していない場合にはエラーとするチェック部を有す
ることを特徴とする請求項１１記載のショートセル分離
装置。 - 【請求項１３】 前記ショートセル格納部から出力され
るショートセルを標準セルの所定領域内に配置して出力
するセル化部を有することを特徴とする請求項１０記載
のショートセル分離装置。 - 【請求項１４】 前記ショートセル格納部から出力され
るショートセルを標準セルの所定領域内に配置して出力
するセル化部を有し、このセル化に必要な制御情報は前
記コネクション設定メモリに格納されている呼毎に設定
されるコネクション設定情報と関連付けて格納されるこ
とを特徴とする請求項１０記載のショートセル分離装
置。 - 【請求項１５】 ２つの標準セルにオーバラップして配
置されたショートセルを検出するオーバラップ検出部
と、 オーバラップが検出されると、オーバラップして配置さ
れたショートセルが連続してショートセル格納部に書き
込まれ、読出されるように前記書込制御部及び読出制御
部を制御する制御手段とを有することを特徴とする請求
項１０記載のショートセル分離装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33231996A JP3434994B2 (ja) | 1996-12-12 | 1996-12-12 | セル組立多重化装置 |
| DE1997635929 DE69735929T2 (de) | 1996-12-12 | 1997-10-20 | Anlage zur Zellenzusammensetzung und Multiplexierung, und Anlage zur Demultiplexierung |
| EP19970118167 EP0858240B1 (en) | 1996-12-12 | 1997-10-20 | Cell assembly and multiplexing device, and demultiplexing device |
| US08/957,289 US6021135A (en) | 1996-12-12 | 1997-10-24 | Cell assembly and multiplexing device, and demultiplexing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33231996A JP3434994B2 (ja) | 1996-12-12 | 1996-12-12 | セル組立多重化装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002132940A Division JP3618095B2 (ja) | 2002-05-08 | 2002-05-08 | ショートセル分離装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173673A true JPH10173673A (ja) | 1998-06-26 |
| JP3434994B2 JP3434994B2 (ja) | 2003-08-11 |
Family
ID=18253641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33231996A Expired - Fee Related JP3434994B2 (ja) | 1996-12-12 | 1996-12-12 | セル組立多重化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6021135A (ja) |
| EP (1) | EP0858240B1 (ja) |
| JP (1) | JP3434994B2 (ja) |
| DE (1) | DE69735929T2 (ja) |
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