JP3618095B2 - ショートセル分離装置 - Google Patents
ショートセル分離装置 Download PDFInfo
- Publication number
- JP3618095B2 JP3618095B2 JP2002132940A JP2002132940A JP3618095B2 JP 3618095 B2 JP3618095 B2 JP 3618095B2 JP 2002132940 A JP2002132940 A JP 2002132940A JP 2002132940 A JP2002132940 A JP 2002132940A JP 3618095 B2 JP3618095 B2 JP 3618095B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- short cell
- short
- unit
- standard
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ（非同期転送モード）での通信に関し、特に低速の情報（圧縮符号化された音声など）の転送に好適なショートセルの多重及び分離に関す。ＡＴＭを用いた通信を行う場合に、通常は発生した情報をセルのペイロードに埋め込み、伝送する。このＡＴＭセルは、１コネクションにつき１つの宛先（ＶＰＩ／ＶＣＩ：Ｖｅｒｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ／Ｖｅｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）を割り当てられて伝送されるため、１つのＡＴＭセルの中には１コネクションの情報が埋め込まれて伝送される。ところが、無線を用いた移動通信の場合、通信帯域の有効利用のため、その情報は圧縮された符号を用いており、例えば８ｋｂｐｓといった低速度の情報となる。この情報をＡＴＭセル化する際には遅延時間が大きくなり、品質上良くない。そこで、ＡＴＭセルの中に、セル化遅延を抑さえるためのショートセル（標準ＡＴＭセルよりも短いセル）を複数配置し、遅延を削減する転送方法の検討がＡＴＭ Ｆｏｒｕｍなどで行われている。
【０００２】
一方、交換装置内では、ショートセルを多重化したままでスイッチングするためには、ショートセル単位のスイッチが必要となるため、このままでは通常のＡＴＭセルスイッチは使用できない。しかし、これまで用いられてきたＡＴＭセルのスイッチを用いる方がより経済的である。そのためには、ＡＴＭスイッチに入力する前に、ショートセルが多重化されたＡＴＭセルから、ＡＴＭセルへと変換する機能が必要である。また、ショートセルの情報を扱う装置では、ショートセルが多重化されたＡＴＭセルの中から必要な呼に属するショートセルのみを取り出す必要がある。
【０００３】
【従来の技術】
図１８は、ＡＴＭセル及びショートセルのフォーマットを示す図である。ＡＴＭセル（特記がない限り、ＡＴＭセルは５３バイト固定長の標準ＡＴＭセルを意味する）は、５３バイト（オクテット）の固定長であり、４８バイトのペイロードと５バイトのヘッダ（ＡＴＭセルヘッダ）とからなる。ペイロードにはユーザデータが格納され、ヘッダには所定の制御情報が格納される。なお、ＰＴＩはＰａｙＬｏａｄＩｎｄｉｃａｔｉｏｎの略、ＣＬＰはＣｅｌｌＬｏｓｓ Ｐｒｉｏｒｉｔｙの略、ＨＥＣはＨｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌの略である。ショートセルはショートセルヘッダ（制御情報フィールドＣＩＦ（Ｃｏｎｔｒｏｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｆｉｅｌｄ）ともいう）と、ショートセルペイロードとからなる。ショートセルの長さは任意である。ショートセルヘッダは例えば２バイトからなり、ショートセルコネクション識別子（ＬＬＮ：Ｌｏｇｉｃａｌ Ｌｉｎｋ Ｎｕｍｂｅｒ）、ショートセル長表示（ＬＩ：Ｌｅｎｇｔｈ Ｉｎｄｉｃａｔｉｏｎ）、予備ビット等からなる。また、図１８には図示していないが、誤り訂正領域（ＥＣＦ：ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＦｉｅｌｄ）が設けられる。ショートセルペイロードの長さは、ショートセル長表示で示される。
【０００４】
図１９は、ショートセルで伝送されるユーザデータ（ショートセルペイロードに埋め込まれるデータ）が２つのＡＴＭセルにまたがっている場合（オーバラップ）を示す。ユーザ２のデータ１は２つのＡＴＭセルにまたがっている。従って、図１９の左側のＡＴＭセル内のユーザ２のデータ１を伝送するショートセルのショートセルコネクション識別子ＬＬＮと、右側のＡＴＭセル内のユーザ２のデータ１を伝送するショートセルのショートセルコネクション識別子ＬＬＮとの識別子とは同じ（ＬＬＮ＝２）となる。
【０００５】
図２０は、ショートセル組立機能を有する従来のセル組立多重化回路の構成を示すブロック図である。図示する構成は、標準ＡＴＭセルの組立多重化の方法をショートセルの組立多重化にそのまま適用したものである。図示する構成は、入力情報（音声パケットなど）をショートセル化し、複数入力からショートセルを多重化し、同時にある入力（データなど）を標準セル化し、それら全てを標準セルとして多重化する。
【０００６】
入力回線＃１〜＃３にそれぞれショートセル組立部１０１ 、１０２ 、１０３ が設けられ、入力情報にショートセルヘッダＣＩＦを付与する。各ショートセル組立部１０１ 、１０２ 、１０３ には、入力情報を待たせるためのバッファメモリが設けられている。ショートセル多重化部１１は、複数のショートセルを多重化し、１本の回線に出力する。この時、あるショートセルを組立送信中に、他の入力ショートセルを待たせるためのバッファメモリが必要である。標準セル組立部１２は、ショートセルレベルで多重化された情報を、４８オクテット単位に分割するとともに、５オクテットのＡＴＭセルヘッダを付与する。この時、ＡＴＭセルヘッダを挿入する間、入力を待たせるためにバッファメモリが必要である。
【０００７】
入力回線＃４には標準セル組立部１０４ が設けられ、ＩＴＵ−Ｔなどで標準化されたＡＡＬ（ＡＴＭアダプテーションレイヤ）のプロトコルに従い、入力情報にヘッダ又はトレイラを付与した後、４８オクテット単位に分割し（ブロック化する）、標準ＡＴＭセルのペイロードにその情報を入れる。この時、ヘッダやトレイラを挿入している間、入力情報を待たせるためのバッファメモリが必要である。
【０００８】
標準セル多重化部１３は、複数の標準セル入力を多重化して出力回線に多重化した信号を出力する。この時、あるセルの出力中に他のセルを待たせるために、バッファメモリが必要となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のセル組立多重化構成は、ショートセルを組み立てて出力回線に出力するまでに、４段のバッファメモリを通る。例えば、入力回線＃１の入力情報は、ショートセル組立部１０１ 、ショートセル多重化部１１、標準セル組立部１２及び標準セル多重化部１３の各バッファメモリでバッファリングされる。従って、回路規模が大きくなる。
【００１０】
また、このようにして多重化された信号からショートセルを分離する構成は今迄提案されていない。
【００１１】
従って、本発明は、多重化された信号からショートセルを分離するショートセル分離装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、可変長のショートセルを標準セル内の固定されない位置に多重して伝送する通信方法に用いられ前記標準セルに多重されたショートセルを分離するショートセル分離装置であって、伝送路を介して受信した標準セル内に配置されたショートセルの制御情報を参照してショートセルを識別するショートセル識別部と、識別されたショートセルについて検出されたショートセル長に応じて前記標準セルからショートセルを抽出するショートセル抽出部とを有することを特徴とするショートセル分離装置である。
【００１３】
請求項２に記載の発明は、請求項１において、前記ショートセル抽出部は、識別結果に応じて前記標準セル内に配置されたショートセルを格納するためのショートセル格納部と、該ショートセル格納部の書込制御を行う書込制御部と、読出制御を行う読出制御部とを有することを特徴とするショートセル分離装置である。
【００１４】
請求項３に記載の発明は、可変長のショートセルを標準セル内の固定されない位置に多重して伝送する通信方法に用いられ前記標準セルに多重されたショートセルを分離するショートセル分離装置であって、伝送路を介して受信した標準セル内に配置されたショートセルの制御情報を参照してショートセルを識別するショートセル識別部と、識別結果に応じて前記標準セル内に配置された前記ショートセルを格納するためのショートセル格納部と、前記ショートセル格納部への前記ショートセルの書込制御を行う書込制御部と、前記ショートセル格納部から前記ショートセルの読出制御を行う読出制御部とを有することを特徴とするショートセル分離装置である。
【００１５】
請求項４に記載の発明は、請求項２または３において、呼毎に設定されるコネクション設定情報を格納するコネクション設定メモリを有し、受信した標準セルのコネクション設定情報が設定されたコネクション設定情報と一致した場合に出力される信号に応じて前記書込制御部はショートセル格納部の書込を制御するショートセル分離装置である。
【００１６】
請求項５に記載の発明は、請求項４において、受信した標準セルのコネクション設定情報が設定されたコネクション設定情報と一致した場合に、所定の連続性を満足しているかどうかを判断して、満足していない場合にはエラーとするチェック部を有することを特徴とするショートセル分離装置である。
【００１７】
請求項６に記載の発明は、請求項２または３において、前記ショートセル格納部から出力される１つのショートセルを標準セルの所定領域内に配置して出力するセル化部を有することを特徴とするショートセル分離装置である。
【００１８】
請求項７に記載の発明は、請求項２または３において、前記ショートセル格納部から出力されるショートセルを標準セルの所定領域内に配置して出力するセル化部を有し、このセル化に必要な制御情報は前記コネクション設定メモリに格納されている呼毎に設定されるコネクション設定情報と関連付けて格納されることを特徴とするショートセル分離装置である。
【００１９】
請求項８に記載の発明は、請求項２または３において、２つの標準セルにオーバラップして配置されたショートセルを検出するオーバラップ検出部と、オーバラップが検出されると、オーバラップして配置されたショートセルが連続してショートセル格納部に書き込まれ、読出されるように前記書込制御部及び読出制御部を制御する制御手段とを有することを特徴とするショートセル分離装置である。
【００２０】
【発明の実施の形態】
図１は、本発明の第１の実施の形態によるセル組立多重化装置である。図示する装置は３つの入力回線＃１〜＃３に対応する構成であるが、任意の数ｎの入力回線も同様に構成できる。図１に示す構成は、バッファメモリ１段でショートセルの組立及び多重化を可能にしたことを特徴とする。
【００２１】
セル組立多重化装置２０は、入力回線＃１〜＃３にそれぞれ設けられたショートセル組立部２１１ 、２１２ 、２１３ と、これらの出力を多重化する多重化部２８とを有する。ショートセル組立部２１１ は、ショートセルヘッダ生成部２４、バッファメモリ２５、セレクタ２６、及び制御部２７とを有する。他のセル組立部２１２ 及び２１３ も同様に構成されている。多重化部２８は、ＡＴＭセルヘッダ生成部２９、セレクタ３０及び制御部３１とを有する。
【００２２】
ショートセル組立部２１１ 〜２１３ でショートセルの組立を行う場合には、ショートセルヘッダ生成部２４で必要なヘッダ（又はトレイラ：以下、説明の都合上ヘッダが生成された場合を考える）を生成し、バッファメモリ２５でバッファリングされている情報と生成したヘッダとのいずれかをセレクタ２６で選択する。セレクタ２６の制御は制御部２７が送出オクテット数を計測し、その時のオクテット数によって、セレクタ２６の２入力のとちからを選ぶ。このセル組立部２１１ は基本的な回路構造は従来から用いられている構成のままで、制御部２７の制御により、ショートセルの組立、あるいは既存のＡＡＬフォーマットの生成が可能である。何故ならば、ユーザ情報にヘッダ（又はトレイラ）を付与するという基本動作は、ＡＴＭ標準セル及びショートセルのいずれも同じだからである。換言すれば、ショートセル組立部２１１ 〜２１３ の構成で標準ＡＴＭセルを生成することができる。この場合には、ショートセルヘッダ生成部２４はＡＴＭセルヘッダを出力する。
【００２３】
多重化部２８では、ショートセル多重と標準セル多重の両方を行うと同時に、標準セルヘッダの付与を行う。セレクタ３０の制御は制御部３１が行い、制御部３１は送出オクテット数を計数し、その数値に応じて複数の入力のうちのどれを選ぶかをセレクタ２８に指示する。もし、計数値が最初の５オクテットならば、ＡＴＭセルヘッダ生成部２９を選び、ＡＴＭセルヘッダを送出する。その他の時は、セル組立部のいずれかを選ぶ。制御部２は、選択したセル組立部（例えば２１１ ）の制御部２７に対してデータの送出を要求する。要求を受けたショートセル組立部２１１ がショートセルの組立を行っている場合、ショートセル組立部２１１ はショートセルを組立ながら、データを送出する。要求を受けたセル組立部２１１ が標準のＡＡＬ（１〜５までのいずれか）の組立を行っている場合、ショートセル組立部２１１ は４８オクテット単位にデータを送出する。
【００２４】
図２は、図１に示すセル組立多重化装置２０の動作を示すタイミング図である。図２中、［１］〜［１５］は図１に示す部分［１］〜［１５］の信号を示す。入力回線＃１〜＃３からの音声パケット［１］、［３］、［５］はそれぞれ、ショートセル組立部２１１ 〜２１３ のバッファメモリ２５に一旦格納された後、後述する制御により異なるタイミングでバッファメモリ２５から出力される（信号［２］、［４］、［６］）。バッファメモリ２５から出力されたデータ［２］、［４］、［６］は、最終的に［７］で示すＡＴＭセルとして出力回線に送出される。なお、音声パケットは予め決められたチャネル（タイムスロット）毎の音声データが時分割多重化されたものである。
【００２５】
多重化部２８の制御部３１は、ＡＴＭセルヘッダ生成部２９に動作制御信号［１２］を出力し、ショートセル組立部２１１ （＃１）、２１２ （＃２）、２１３ （＃３）にそれぞれ動作制御信号［１３］、［１４］、［１５］を出力する。動作制御信号［１２］〜［１５］はそれぞれ異なるタイミングであり、ハイレベルでイネーブルを指示し、ローレベルでディスエーブルを指示する。動作制御信号［１３］、［１４］、［１５］を受けたショートセル組立部２１１ 〜２１３ が動作可能状態となる。
【００２６】
動作制御信号［１３］、［１４］、［１５］を受けたショートセル組立部２１１ 、２１２ 、２１３ の制御部２７はそれぞれ、選択信号［８］、［９］、［１０］を異なるタイミングで生成する。セレクタ２６は、選択信号［８］、［９］、［１０］がハイレベルの場合にはショートセルヘッダ生成部２４を選択し、ローレベルの場合にはバッファメモリ２５を選択する。制御部２７はまずショートセルヘッダ生成部２４を選択し、次にバッファメモリ２５を選択するようセレクタ２６を制御する。ショートセルヘッダ生成部２４が選択された場合には、ここで生成されたショートセルヘッダがセレクタ２６を通り、多重化部２８のセレクタ３０に出力される。バッファメモリ２５が選択された場合には、これから読み出されたデータがセレクタ２６を通り、多重化部２８のセレクタ３０に出力される。このようにして組み立てれたショートセルがセレクタ３０に与えられる。なお、動作制御信号［１３］、［１４］、［１５］がローレベルの場合には、選択信号［８］、［９］、［１０］がローレベルであってもセレクタ２６はバッファ２５を選択しない。
【００２７】
多重化部２８の制御部３１は、動作制御信号［１２］〜［１５］に同期して、選択信号［１１］をセレクタ３０に出力する。セレクタ３０は指示された順番にＡＴＭセルヘッダ生成部２９、ショートセル組立部２１１ 、２１２ 、２１３ を選択する。この結果、出力回線上にはＡＴＭセル［７］が図２に示すように出力される。
【００２８】
以上説明したように、必要となるバッファメモリは情報の流れに対して、従来は４段必要であったものが、１段のみ必要である。それは、ショートセル組立、ショートセル多重を同時に行うからである。
【００２９】
なお、図１９に示すように、１つのショートセルがオーバラップ（１つのショートセルが２つのＡＴＭセルにまたがってマッピングされている）場合には、制御部２７の制御下で、ショートセルヘッダ生成部２４は、同じ値の論理リンク番号ＬＬＮを分割された部分のそれぞれに付与する。
【００３０】
次に、本発明の第２の実施の形態によるセル組立多重化装置を、図３及び図４を参照して説明する。図３は第２の実施の形態によるセル組立多重化装置２０Ａを示すブロック図で、図４はその動作タイミング図である。なお、図１に示す構成要素と同一のものには同一の参照番号を付けてある。図３に示す構成は、バッファメモリ１段でショートセル及び標準ＡＡＬ形式のセルの組立及びショートセル及び標準ＡＡＬ形式のセルの多重化を行うことを特徴とする。図３の構成では、図１に示すショートセル組立部２１３ に代えてＡＡＬ標準形式のセルを組み立てるＡＡＬ処理部３２１ が設けられている。
【００３１】
図３に示すように、ＡＡＬ処理部３２１ は、ヘッダ生成部３４、バッファメモリ３５、セレクタ３６、及び制御部３７を有する。この構成は、ショートセル組立部２１１ 等と同じである。入力回線＃３からのデータはバッファメモリ３５に一時記憶される。セレクタ３６は制御部３７の制御下に、ヘッダ生成部３４が生成したヘッダを選択し、次にバッファメモリ３７から読み出されたデータを出力することで、ＡＡＬ標準形式のセルを組み立てる。トレイラを付加する場合には、バッファメモリ３７から読み出されたデータに、ヘッダ生成部３４が生成したトレイラを付加する。このようにして、セレクタ３６は４８オクテットのデータをセレクタ３０に送出する。
【００３２】
図４において、入力回線＃１と＃２からの音声パケット［１］と［３］はそれぞれ、ショートセル組立部２１１ と２１２ のバッファメモリ２５に一旦格納された後、図２を参照して説明した処理によりショートセル［２］と［４］が生成される。入力回線＃３からのデータは、ヘッダ生成部３４でヘッダとトレイラが付与され、４８オクテット単位に分割されて出力される［６］。
【００３３】
多重化部２８の制御部３１は選択信号［８］をセレクタ３０に出力し、ＡＴＭセルヘッダ生成部２９、ショートセル組立部２１１ 、２１２ 及びＡＡＬ処理部３２１ を、図４に示すように選択する。図４の例では、最初の２つのＡＴＭセルのペイロードにショートセルが多重化され、３つ目のＡＴＭセルのペイロードにＡＡＬ処理部３２１ の出力データが挿入される。また、４つ目のＡＴＭセルのペイロードにショートセルが多重化されている。更に、５番目のＡＴＭセルのペイロードに、ＡＡＬ処理部３２１ からの残りのデータが挿入されている。制御部３１は、上記選択を予め決められたシーケンスに従って行うか、又はショートセル組立部２１１ 、２１２ 及びＡＡＬ処理部３２１ 内のバッファメモリ２５、３７の状態をそれぞれの制御部２７、３７を介してモニタすることで選択の順番を決定する。
【００３４】
なお、送出すべきショートセルやＡＡＬ形式のデータがない（又は４８オクテットに収まらない等）場合には、例えばオールゼロのダミーデータがセレクタ３０から出力される。
【００３５】
以上の動作により、ＡＴＭセルのペイロード区間（４８オクテット）の間は、ショートセル組立部２１１ 、２１２ からショートセルの形式となったデータを送出するか、あるいは標準ＡＡＬの形式にデータを送出するかし、ＡＴＭセルヘッダ区間では、ＡＴＭセルヘッダを送信することになるので、結果的に、ショートセルレベルの多重と標準セルレベルの多重を同時に行うことができる。
【００３６】
なお、ショートセル組立部は２つに限定されず任意の数で良く、ＡＡＬ処理部は１つに限定されず、任意の数で良い。この場合の制御部３１の動作は、上記説明から明らかである。
【００３７】
次に、本発明の第３の実施の形態によるセル組立多重化装置を、図５及び図６を参照して説明する。図５は第３の実施の形態によるセル組立多重化装置２０Ｂを示すブロック図で、図６はその動作タイミング図である。なお、図１に示す構成要素と同一のものには同一の参照番号を付けてある。図５に示す構成は、バッファメモリ１段でショートセルの組立及びショートセル及びＡＴＭセルの多重化を行うことを特徴とする。図５の構成では、図１に示すショートセル組立部２１３ に代えてバッファメモリ３３が設けられている。バッファメモリ３３は入力回線＃３からのＡＴＭセルを一時記憶する。
【００３８】
図５に示す多重化部２８の制御部３１は、選択信号［８］をセレクタ３０に送出し、図６に示す順番でＡＴＭセルヘッダ生成部２９、ショートセル組立部２１１ 、２１２ 、バッファメモリ３３を選択する。この選択は予め決められたシーケンスに従って行うか、又は各バッファメモリ２５、３３の状態をモニタすることで決められる。図６の例では、１番目及び２番目のペイロード内にショートセルが多重化され、３番目のＡＴＭセルはバッファメモリ３３からのＡＴＭセルとなる。
【００３９】
以上の動作により、ＡＴＭセルのペイロード区間（４８オクテット）の間は、ショートセル組立部２１１ 、２１２ からショートセルの形式となったデータを送出するか、ＡＴＭセルのペイロードのデータを送出するかし、ＡＴＭセルヘッダ区間では、ＡＴＭセルヘッダを送信することになるので、結果的に、ショートセルレベルの多重とＡＴＭセルレベルの多重を同時に行うことができる。
【００４０】
なお、ショートセル組立部は２つに限定されず任意の数で良く、バッファメモリ３３は１つに限定されず、任意の数で良い。この場合の制御部３１の動作は、上記の説明から明らかである。
【００４１】
図７は、前述したショートセル組立部２１１ の詳細な構成を示すブロック図である。なお、前述したＡＡＬ処理部３２１ も同様の構成である。また、図７において、前述した構成要素と同一のものには同一の参照番号を付けてある。バッファメモリ２５は例えば２ポートメモリで構成される。ショートセル組立部２１１ の制御部２７は、図７に示すタイムスロットカウンタ２７１ 、書き込みアドレス制御部２７２ 、読み出しアドレス２７３ 、アドレス管理テーブル２７４ 、出力制御部２７５ 、及びＬＬＮ毎状況管理テーブル２７６ を具備して構成される。
【００４２】
図７に示す構成は、時分割多重された複数チャネルの入力に対し、それぞれのチャネル毎のセル組立を、時分割処理で行うことができる。入力情報はチャネル毎に時分割多重されているので、そのタイムスロット位置はある固定周期を有している。従って、入力クロックをタイムスロットカウンタ２７１ で計数すれば、その計数値に従って各チャネルを分離できる。書き込みアドレス制御部２７２ は、計数値を従い書き込みアドレスを生成してメモリ２５に与えることで、メモリ２５内でチャネル毎に分離してデータを格納する。例えば、図８に示すように、入力情報１、２、３、１、２、３、はメモリ２５内で分離して格納される。このために、書き込みアドレス制御部２７２ は、アドレス管理テーブル２７４ を参照してチャネルとメモリ２５のアドレス空間との対応関係に従った書き込みアドレスを生成する。又は、予め決められたアドレスチェインを用いて、各チャネル毎にメモリ空間を動的に割り当てる。
【００４３】
一方、読み出しは、多重化部２８の制御部３１からの動作制御信号（イネーブルを指示する）があった場合、これを受けた出力制御部２７５ が、ＬＬＮ毎状況管理テーブル２７６ 内のＬＬＮ毎の状況に関する情報を参照して、現在どの論理チャネル（例えば、ショートセルヘッダ内のＬＬＮで識別）が出力中であるか、あるいは出力可能か、ショートセルヘッダ生成部２４が出力中であるか、ペイロードを送出中かを判断する。そして、その時の動作に必要な各部（すなわち、ショートセルヘッダ生成部２４、セレクタ２６、読み出しアドレス制御部２７３ ）に指示を出し、適切な出力を得る。
【００４４】
図９は、本発明の第４の実施の形態によるセル組立多重化装置２０Ｃを示すブロック図である。図９において、前述した構成要素と同一のものには同一の参照番号を付けてある。第４の実施の形態は、セル組立多重化装置２０Ｃの入力段にタイムスロット単位で動作する切替部４０を設けたことを特徴とする。切替部４０は入力回線＃１〜＃ｍ、＃（ｍ＋１）、＃ｍとショートセル組立部２１１ 〜２１ｍ 、ＡＡＬ処理部３２ｍ＋１ 、３２ｍ との間に設けられている。
【００４５】
切替部４０を制御するために、スイッチ制御部４１、カウンタ４２及びテーブル４３を有する。カウンタ４２で入力クロックを計数することで、タイムスロット位置を検出する。テーブル４３は入力信号中の各タイムスロットと出力先との入出力関係を記憶する。スイッチ制御部４１は、各入力回線＃１〜＃ｍ、＃（ｍ＋１）、＃ｍ上の各タイムスロットをテーブル４３に規定された入出力関係に従い、切替部４０を制御する。例えば、入力回線＃１のタイムスロット（チャネル）ＴＳ１はショートセル組立部２２ｍ に出力されるべきであるとの入出力関係がテーブル４３に規定されている場合、カウンタ４２でタイムスロットＴＳ１のタイミングとなったことが検出されると、スイッチ制御部４１は切替部４０を制御して、入力回線＃１のタイムスロットＴＳ１をショートセル組立部２２ｍ に出力させる。
【００４６】
上記タイムスロットと出力側との関係は各入力回線共通であっても良いし、各入力回線毎に異なるものであっても良い。
【００４７】
以上の構成により、入力の各チャネル毎に異なる仕様でセル化する場合、各入力回線をタイムスロット毎に適切なセル組立部（ショートセル組立部、ＡＡＬ処理部）に接続することができる。
【００４８】
図１０は、本発明の第５の実施の形態によるセル組立多重化装置２０Ｄを示すブロック図である。図１０において、前述した構成要素と同一のものには同一の参照番号を付けてある。第５の実施の形態は、セル組立多重化装置２０Ｃの入力段に、タイムスロット単位で動作する時分割多重部４４及び多重処理セル組立部４５を設けたことを特徴とする。時分割多重部４４は入力回線＃１〜＃ｍ上のタイムスロットを時分割多重化処理して、多重処理セル組立部４５に出力する。多重処理セル組立部４５は、図７に示す構成と同一の構成を有し、時分割多重化処理されたデータをショートセル化する。ただし、多重処理セル組立部４５は時分割多重化処理されたデータを処理するので、ショートセル処理部２１１ よりも高速に動作する。また、多重処理セル組立部４５は標準ＡＡＬ形式のセルを組み立てることもできる。ユーザ情報にヘッダ（又はトレイラ）を付与するという基本動作は、ＡＴＭ標準セル及びショートセルのいずれも同じである。
【００４９】
多重化部２８は、多重処理セル組立部４５からのデータとバッファメモリ３３ｍ＋１ 、３３ｍ からのＡＴＭセルとを多重化する。
【００５０】
以上の通り、多重化した状態でショートセル化及びＡＡＬ形式のセル化を行うことができる。
【００５１】
上記第１ないし第４の実施の形態で用いられている制御部２７及び３１はそれぞれ、又はこれらをまとめて、図１１に示す構成で実現できる。図１１に示す構成はＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、入力側インタフェース回路５３、出力側インタフェース回路５４及びバス５５を有する。ＲＯＭ５２には、前述した制御はＣＰＵ５０で行われる。このためのプログラムはＲＯＭ５２に格納されている。ＲＡＭ５１はＣＰＵ５０の作業領域であり、また前述したテーブルを格納する。なお、ＲＯＭ５２をプログラマブルにすることでセル組立や多重化の動作を容易に変更できる。図１１に示す構成を一部又は全部ＬＳＩ化することとしてもよい。
【００５２】
上記第１ないし第４の実施の形態のセレクタ２６、３０の制御は、所定の優先順位に従い行うこととしてもよい。例えば、ショートセルを標準ＡＴＭセルや標準ＡＡＬ処理されたものよりも優先させるため、ショートセル組立部内のバッファメモリ２５に情報が蓄積されている場合には、これを優先して出力する。別の優先順位として、出力の時刻（セル時刻）毎に、ショートセル用、標準セル用に固定的に割り付けることとしてもよい。
【００５３】
次に、ショートセルを分離する実施の形態について説明する。
【００５４】
図１２は、本発明の第６の実施の形態によるショートセル分離装置の構成を示すブロック図である。ショートセル分離装置はセル識別部６０及びショートセル抽出部６１とを有する。セル識別部６０は、前述の第１ないし第５の実施の形態のようにしてショートセルが多重化されたＡＴＭセルを伝送路を介して受信し、ＡＴＭセルとその中に多重化されたショートセルとを識別し、ショートセルが識別された場合にイネーブル信号をショートセル抽出部６１に出力する。ショートセル抽出部６１は、イネーブル信号を受けると、受信したＡＴＭセルを通過させる。イネーブル信号はショートセルを検出した際に生成されるので、ショートセル抽出部６１からショートセルのみが出力される。換言すれば、ショートセル以外のの部分はショートセル抽出部６１を通過できない。
【００５５】
セル識別部６０はＶＰＩ／ＶＣＩラッチ部６２、ショートセルヘッダラッチ部６３、マルチプレクサ（ＭＵＸ）６４、比較器６５及びＡＮＤゲート６６を有する。ＶＰＩ／ＶＣＩラッチ部６２はＡＴＭセルのＶＰＩ／ＶＣＩを検出し、ラッチする。ショートセルヘッダラッチ部６３はショートセルヘッダを検出し、ラッチする。ラッチされたヘッダは順次、マルチプレクサ６４を介して比較器６５に出力される。比較器は、受け取った各ヘッダと所定のコネクション識別子（ＶＰＩ、ＶＣＩ、ショートセルコネクション識別子）とを比較し、一致した場合のみ一致信号（ハイレベル）をＡＮＤゲート６６に出力する。ＡＮＤゲート６６は、ＡＴＭセルのタイミングを元に生成された出力タイミング信号がハイレベルの間、すなわちショートセルを受信している間、イネーブル信号を出力する。
【００５６】
ショートセル抽出部６１はＡＮＤゲート６７を具備し、イネーブル信号を受けている間、入力信号、すなわちショートセルを出力する。イネーブル信号を受けていない間は、ＡＮＤゲート６７から０が常に出力される。
【００５７】
このようにして、抽出したい（分離したい）ショートセルのみを得ることができる。
【００５８】
図１３は、本発明の第７の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１３中、図１２に示す構成要素と同一のものには同一の参照番号を付けてある。図１３に示す構成は、ショートセル抽出部６１として機能するショートセル格納メモリ６８を設け、ショートセルを一時格納するようにしたことを特徴とする。書込制御部６９はマルチプレクサ６４からのヘッダとコネクション設定値とを比較し、書込制御信号を生成する。ショートセルヘッダにはショートセル長ＬＩが格納されているので、検出されたショートセル長だけ受信信号を格納すればよい。書込まれたショートセルは、読出タイミングを受けた読出制御部７０からの読出制御信号に従い、ショートセル格納メモリ６８から読出される。
【００５９】
このように、ショートセルを一旦メモリに蓄えるため、ショートセルの出力パターンを読出タイミング信号によって制御できるという利点があり、例えば到着したＡＴＭセルの揺らぎを吸収することができる。
【００６０】
図１４は、本発明の第８の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１４中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１４に示す構成は、コネクション設定値を複数設定可能とし、複数の呼のショートセルを抽出できることを特徴とする。コネクション設定メモリ７２には、予め呼の設定情報（設定有り／無し、ＳＮ（シーケンス番号）期待値など）が格納してある。マルチプレクサ６４の出力であるＶＰＩ、ＶＣＩ、ショートセルヘッダを組み合わせた値をアドレスとして、コネクション設定メモリ７２にアクセスする。このアドレスでコネクション設定メモリ７２をアクセスして、対応格納領域に上記呼の設定情報があれば、対応するショートセルは抽出すべきもので、無ければ破棄又は抽出しない。設定有りの場合には、その情報が書込制御部６９に与えられ、書込制御部６９を動作させてショートセルをショートセル格納メモリ６８に格納する。また、ＳＮ期待値はＳＮチェック部７３に出力される。ＳＮラッチ部７１は、到着したＡＴＭセルのシーケンス番号ＳＮ（図１８参照）をラッチし、ＳＮチェック部７３に出力する。ＳＮチェック部７３は期待値と到着セルのＳＮとが一致した場合には何もせず（ショートセルがショートセル格納メモリ６８に格納される）、一致しなかった場合にはＡＴＭセルの連続性が欠け、セルが損失しているとしてＳＮエラー通知を上位装置に出力する。加算器７４はＳＮを＋１インクリメントしてコネクション設定メモリ７２に与え、次に受信するショートセルに対しての期待値とされる。すなわち、期待値は、前に受信したショートセルのＳＮ値を＋１インクリメントしたものである。なお、コネクション設定直後に入ってくるショートセルに対しては、ＳＮの期待値を定めることができないので、最初に入ってくるショートセルについてのみＳＮのチェックは行わない。そして、受信したＳＮ＋１が次のショートセルの期待値となり、コネクション設定メモリ７２に与えられる。なお、コネクション設定直後のショートセルかどうかは、コネクション設定メモリ７２にフラグを立てるか、又はＳＮ値に通常使用しない値を入れるなどして識別する。
【００６１】
このように、コネクション設定メモリ７２に複数の呼の状態を設定しておけば、１つの装置で複数の呼のショートセルの抽出を行うことができる。
【００６２】
図１５は、本発明の第９の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１５中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１５に示す構成は、図１４に示す構成にＡＴＭセル設定メモリ７５とＡＴＭセル組立部（セル化）７６とを設けたことを特徴とする。セル到着からショートセル格納メモリ６８への書込みまでの動作は、図１４の場合と同様である。読出したショートセルのヘッダに含まれるコネクション識別子を元に、予め設定されているＡＴＭセルのヘッダ情報（ＶＰＩ、ＶＣＩ、ＣＬＰ、ＳＮ等）をＡＴＭセル設定メモリ７５より読出し、ＡＴＭ組立部７６にてショートセルをＡＴＭセルのペイロードに載せて送出する。
【００６３】
このように、図１５の構成では、ＡＴＭセルのペイロードに１つのショートセルをマッピングして送出できるため、既存のＡＴＭスイッチを使用して転送を行うことが可能となる。
【００６４】
図１６は、本発明の第１０の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１６中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１６に示す構成は、図１５で用いられているＡＴＭセル設定メモリ７５に記憶されるＡＴＭセルのヘッダ情報（ＶＰＩ、ＶＣＩ、ＣＬＰ、ＳＮ等）を、コネクション設定メモリ７２に記憶するようにしたことを特徴とする。コネクション設定メモリ７２において、先に説明した呼の設定情報（設定有り／無し、ＳＮ（シーケンス番号）期待値など）に加え、これと同一の領域（１つのアドレスに対応する領域）に、ＡＴＭセル化時のヘッダ情報を格納する。これにより、ショートセル格納メモリ６８にショートセルを格納する際に、上記ＡＴＭセル化に必要なヘッダ情報も一緒に格納する。こうすることで、ショートセル読出し時に同時にＡＴＭセル化に必要なヘッダ情報も読出せるので、その情報を使用しそのままＡＴＭセルを組み立てることが可能になり、処理時間の短縮やハード量削減の効果がある。
【００６５】
図１７は、本発明の第１１の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１７中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１７に示す構成は、ＡＴＭセルが入力される以前に低速の回線が多重化されており、オーバラップ（１つのショートセルが２つのＡＴＭセルにまたがってマッピングされて到着する）したセルが連続して到着せず、１つの呼のショートセル間に複数の別の呼のセルが含まれていても対応可能な構成である。
【００６６】
図１７に示す構成はデータ格納メモリ８７を具備しており、その読出しは読出制御部７０で制御される。読出し順序は、アドレス管理ＦＩＦＯ８８によって制御される。また、読出アドレスは空きアドレス管理ＦＩＦＯ８９に出力され、書込アドレスとなる。
【００６７】
セル長カウンタ７８はＡＴＭセルフレームを示す信号をカウントし、カウント値をオーバラップ検出部７９に出力する。他方、オーバラップ検出部７９は、ショートセルヘッダラッチ６３からショートセルに含まれるショートセル長表示ＬＩを受ける。これらの値から、オーバラップ検出部７９はショートセルが２つのＡＴＭセルにまたがってマッピングされているかどうかを判定する。オーバラップ有りと判定された場合には、オーバラップ管理メモリ書込制御８０が起動され、１セル目のショートセルをデータ格納メモリ８７に格納した書込アドレスが、そのバイト数（空きアドレス管理ＦＩＦＯ８９から読出されたもの）と共に一時的にオーバラップ管理メモリ８１（＃１〜＃６４のいずれか１つ）に保管される。その後到着する次の同一の呼のショートセルが到着した時にも、同様に、書込アドレスとそのバイト数がオーバラップ管理メモリ８１に保管される。どの管理メモリ８１に格納されたかは、オーバラップ管理メモリ読出制御部８３が管理している。
【００６８】
そして、オーバラップ管理メモリ読出制御部８３とセレクタ制御部９０の制御の下に、上記オーバラップしたショートセルが連続して読出せるように、２つのオーバラップ管理メモリ８１から書込アドレスと書込バイト数を読出し、読出アドレス管理ＦＩＦＯ８８に連続して格納する。読出制御部７０はアドレス管理ＦＩＦＯ８８から読出アドレスとバイト数を読出し、データ格納メモリ８７にアクセスして対応するＡＴＭセル（オーバラップしていたショートセルが１つのＡＴＭセルにまとめてマッピングされている）が出力される。
【００６９】
以上のように、本発明の第５ないし第１１の実施の形態によれば、ＡＴＭセルにマッピングされたショートセルを抽出できる。また、出力形式として、ＡＴＭセルのペイロード中にショートセルをマッピングして出力することによって、従来のＡＴＭスイッチをそのまま流用できる。更に、ショートセルが複数のＡＴＭＴＭセルにオーバラップして到着した場合にも、１つのショートセルにまとめて出力できる。
【００７０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、標準セルからショートセルを分離することができる。
【００７１】
請求項２に記載の発明によれば、分離したショートセルを一旦格納するので、ショートセルの出力パターンを読出タイミング信号によって制御できる。
【００７２】
請求項３に記載の発明によれば、標準セルからショートセルを分離することができ、分離したショートセルを一旦格納するので、ショートセルの出力パターンを読出タイミング信号によって制御できる。
【００７３】
請求項４に記載の発明によれば、複数のコネクション設定情報を設定することで、複数の呼のショートセルを抽出できる。
【００７４】
請求項５に記載の発明によれば、異常を通知できる。
【００７５】
請求項６に記載の発明によれば、既存のＡＴＭスイッチ等を使用して転送を行うことができる。
【００７６】
請求項７に記載の発明によれば、セル化に必要な制御情報をコネクション設定メモリに格納するので、ハード量や処理時間の短縮ができる。
【００７７】
請求項８に記載の発明によれば、２つの標準セルにオーバラップして配置されたショートセルを連続して出力できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるショートセル組立多重化装置のブロック図である。
【図２】図１に示す装置の動作を示すタイミング図である。
【図３】本発明の第２の実施の形態によるショートセル組立多重化装置のブロック図である。
【図４】図３に示す装置の動作を示すタイミング図である。
【図５】本発明の第３の実施の形態によるショートセル組立多重化装置のブロック図である。
【図６】図５に示す装置の動作を示すタイミング図である。
【図７】ショートセル組立部の詳細を示すブロック図である。
【図８】図７に示す装置の動作を示すタイミング図である。
【図９】本発明の第４の実施の形態によるショートセル組立多重化装置のブロック図である。
【図１０】本発明の第５の実施の形態によるショートセル組立多重化装置のブロック図である。
【図１１】本発明の第１ないし第５の実施の形態を実現する際に利用できるハードウェア構成の一例を示す図である。
【図１２】本発明の第６の実施の形態によるショートセル分離装置のブロック図である。
【図１３】本発明の第７の実施の形態によるショートセル分離装置のブロック図である。
【図１４】本発明の第８の実施の形態によるショートセル分離装置のブロック図である。
【図１５】本発明の第９の実施の形態によるショートセル分離装置のブロック図である。
【図１６】本発明の第１０の実施の形態によるショートセル分離装置のブロック図である。
【図１７】本発明の第１１の実施の形態によるショートセル分離装置のブロック図である。
【図１８】ＡＴＭセル及びショートセルのフォーマットを示す図である。
【図１９】ショートセルで伝送されるユーザデータ（ショートセルペイロードに埋め込まれるデータ）が２つのＡＴＭセルにまたがっている場合（オーバラップ）を示す図である。
【図２０】ショートセル組立機能を有する従来のセル組立多重化回路の構成を示すブロック図である。
【符号の説明】
２１１ 、２１２ 、２１３ ショートセル組立部
２４ ショートセルヘッダ生成部
２５ バッファメモリ
２６ セレクタ
２７ 制御部
２８ 多重化部
２９ ＡＴＭセルヘッダ生成部
３０ セレクタ
３１ 制御部
【発明の属する技術分野】
本発明は、ＡＴＭ（非同期転送モード）での通信に関し、特に低速の情報（圧縮符号化された音声など）の転送に好適なショートセルの多重及び分離に関す。ＡＴＭを用いた通信を行う場合に、通常は発生した情報をセルのペイロードに埋め込み、伝送する。このＡＴＭセルは、１コネクションにつき１つの宛先（ＶＰＩ／ＶＣＩ：Ｖｅｒｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ／Ｖｅｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）を割り当てられて伝送されるため、１つのＡＴＭセルの中には１コネクションの情報が埋め込まれて伝送される。ところが、無線を用いた移動通信の場合、通信帯域の有効利用のため、その情報は圧縮された符号を用いており、例えば８ｋｂｐｓといった低速度の情報となる。この情報をＡＴＭセル化する際には遅延時間が大きくなり、品質上良くない。そこで、ＡＴＭセルの中に、セル化遅延を抑さえるためのショートセル（標準ＡＴＭセルよりも短いセル）を複数配置し、遅延を削減する転送方法の検討がＡＴＭ Ｆｏｒｕｍなどで行われている。
【０００２】
一方、交換装置内では、ショートセルを多重化したままでスイッチングするためには、ショートセル単位のスイッチが必要となるため、このままでは通常のＡＴＭセルスイッチは使用できない。しかし、これまで用いられてきたＡＴＭセルのスイッチを用いる方がより経済的である。そのためには、ＡＴＭスイッチに入力する前に、ショートセルが多重化されたＡＴＭセルから、ＡＴＭセルへと変換する機能が必要である。また、ショートセルの情報を扱う装置では、ショートセルが多重化されたＡＴＭセルの中から必要な呼に属するショートセルのみを取り出す必要がある。
【０００３】
【従来の技術】
図１８は、ＡＴＭセル及びショートセルのフォーマットを示す図である。ＡＴＭセル（特記がない限り、ＡＴＭセルは５３バイト固定長の標準ＡＴＭセルを意味する）は、５３バイト（オクテット）の固定長であり、４８バイトのペイロードと５バイトのヘッダ（ＡＴＭセルヘッダ）とからなる。ペイロードにはユーザデータが格納され、ヘッダには所定の制御情報が格納される。なお、ＰＴＩはＰａｙＬｏａｄＩｎｄｉｃａｔｉｏｎの略、ＣＬＰはＣｅｌｌＬｏｓｓ Ｐｒｉｏｒｉｔｙの略、ＨＥＣはＨｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌの略である。ショートセルはショートセルヘッダ（制御情報フィールドＣＩＦ（Ｃｏｎｔｒｏｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｆｉｅｌｄ）ともいう）と、ショートセルペイロードとからなる。ショートセルの長さは任意である。ショートセルヘッダは例えば２バイトからなり、ショートセルコネクション識別子（ＬＬＮ：Ｌｏｇｉｃａｌ Ｌｉｎｋ Ｎｕｍｂｅｒ）、ショートセル長表示（ＬＩ：Ｌｅｎｇｔｈ Ｉｎｄｉｃａｔｉｏｎ）、予備ビット等からなる。また、図１８には図示していないが、誤り訂正領域（ＥＣＦ：ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＦｉｅｌｄ）が設けられる。ショートセルペイロードの長さは、ショートセル長表示で示される。
【０００４】
図１９は、ショートセルで伝送されるユーザデータ（ショートセルペイロードに埋め込まれるデータ）が２つのＡＴＭセルにまたがっている場合（オーバラップ）を示す。ユーザ２のデータ１は２つのＡＴＭセルにまたがっている。従って、図１９の左側のＡＴＭセル内のユーザ２のデータ１を伝送するショートセルのショートセルコネクション識別子ＬＬＮと、右側のＡＴＭセル内のユーザ２のデータ１を伝送するショートセルのショートセルコネクション識別子ＬＬＮとの識別子とは同じ（ＬＬＮ＝２）となる。
【０００５】
図２０は、ショートセル組立機能を有する従来のセル組立多重化回路の構成を示すブロック図である。図示する構成は、標準ＡＴＭセルの組立多重化の方法をショートセルの組立多重化にそのまま適用したものである。図示する構成は、入力情報（音声パケットなど）をショートセル化し、複数入力からショートセルを多重化し、同時にある入力（データなど）を標準セル化し、それら全てを標準セルとして多重化する。
【０００６】
入力回線＃１〜＃３にそれぞれショートセル組立部１０１ 、１０２ 、１０３ が設けられ、入力情報にショートセルヘッダＣＩＦを付与する。各ショートセル組立部１０１ 、１０２ 、１０３ には、入力情報を待たせるためのバッファメモリが設けられている。ショートセル多重化部１１は、複数のショートセルを多重化し、１本の回線に出力する。この時、あるショートセルを組立送信中に、他の入力ショートセルを待たせるためのバッファメモリが必要である。標準セル組立部１２は、ショートセルレベルで多重化された情報を、４８オクテット単位に分割するとともに、５オクテットのＡＴＭセルヘッダを付与する。この時、ＡＴＭセルヘッダを挿入する間、入力を待たせるためにバッファメモリが必要である。
【０００７】
入力回線＃４には標準セル組立部１０４ が設けられ、ＩＴＵ−Ｔなどで標準化されたＡＡＬ（ＡＴＭアダプテーションレイヤ）のプロトコルに従い、入力情報にヘッダ又はトレイラを付与した後、４８オクテット単位に分割し（ブロック化する）、標準ＡＴＭセルのペイロードにその情報を入れる。この時、ヘッダやトレイラを挿入している間、入力情報を待たせるためのバッファメモリが必要である。
【０００８】
標準セル多重化部１３は、複数の標準セル入力を多重化して出力回線に多重化した信号を出力する。この時、あるセルの出力中に他のセルを待たせるために、バッファメモリが必要となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のセル組立多重化構成は、ショートセルを組み立てて出力回線に出力するまでに、４段のバッファメモリを通る。例えば、入力回線＃１の入力情報は、ショートセル組立部１０１ 、ショートセル多重化部１１、標準セル組立部１２及び標準セル多重化部１３の各バッファメモリでバッファリングされる。従って、回路規模が大きくなる。
【００１０】
また、このようにして多重化された信号からショートセルを分離する構成は今迄提案されていない。
【００１１】
従って、本発明は、多重化された信号からショートセルを分離するショートセル分離装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、可変長のショートセルを標準セル内の固定されない位置に多重して伝送する通信方法に用いられ前記標準セルに多重されたショートセルを分離するショートセル分離装置であって、伝送路を介して受信した標準セル内に配置されたショートセルの制御情報を参照してショートセルを識別するショートセル識別部と、識別されたショートセルについて検出されたショートセル長に応じて前記標準セルからショートセルを抽出するショートセル抽出部とを有することを特徴とするショートセル分離装置である。
【００１３】
請求項２に記載の発明は、請求項１において、前記ショートセル抽出部は、識別結果に応じて前記標準セル内に配置されたショートセルを格納するためのショートセル格納部と、該ショートセル格納部の書込制御を行う書込制御部と、読出制御を行う読出制御部とを有することを特徴とするショートセル分離装置である。
【００１４】
請求項３に記載の発明は、可変長のショートセルを標準セル内の固定されない位置に多重して伝送する通信方法に用いられ前記標準セルに多重されたショートセルを分離するショートセル分離装置であって、伝送路を介して受信した標準セル内に配置されたショートセルの制御情報を参照してショートセルを識別するショートセル識別部と、識別結果に応じて前記標準セル内に配置された前記ショートセルを格納するためのショートセル格納部と、前記ショートセル格納部への前記ショートセルの書込制御を行う書込制御部と、前記ショートセル格納部から前記ショートセルの読出制御を行う読出制御部とを有することを特徴とするショートセル分離装置である。
【００１５】
請求項４に記載の発明は、請求項２または３において、呼毎に設定されるコネクション設定情報を格納するコネクション設定メモリを有し、受信した標準セルのコネクション設定情報が設定されたコネクション設定情報と一致した場合に出力される信号に応じて前記書込制御部はショートセル格納部の書込を制御するショートセル分離装置である。
【００１６】
請求項５に記載の発明は、請求項４において、受信した標準セルのコネクション設定情報が設定されたコネクション設定情報と一致した場合に、所定の連続性を満足しているかどうかを判断して、満足していない場合にはエラーとするチェック部を有することを特徴とするショートセル分離装置である。
【００１７】
請求項６に記載の発明は、請求項２または３において、前記ショートセル格納部から出力される１つのショートセルを標準セルの所定領域内に配置して出力するセル化部を有することを特徴とするショートセル分離装置である。
【００１８】
請求項７に記載の発明は、請求項２または３において、前記ショートセル格納部から出力されるショートセルを標準セルの所定領域内に配置して出力するセル化部を有し、このセル化に必要な制御情報は前記コネクション設定メモリに格納されている呼毎に設定されるコネクション設定情報と関連付けて格納されることを特徴とするショートセル分離装置である。
【００１９】
請求項８に記載の発明は、請求項２または３において、２つの標準セルにオーバラップして配置されたショートセルを検出するオーバラップ検出部と、オーバラップが検出されると、オーバラップして配置されたショートセルが連続してショートセル格納部に書き込まれ、読出されるように前記書込制御部及び読出制御部を制御する制御手段とを有することを特徴とするショートセル分離装置である。
【００２０】
【発明の実施の形態】
図１は、本発明の第１の実施の形態によるセル組立多重化装置である。図示する装置は３つの入力回線＃１〜＃３に対応する構成であるが、任意の数ｎの入力回線も同様に構成できる。図１に示す構成は、バッファメモリ１段でショートセルの組立及び多重化を可能にしたことを特徴とする。
【００２１】
セル組立多重化装置２０は、入力回線＃１〜＃３にそれぞれ設けられたショートセル組立部２１１ 、２１２ 、２１３ と、これらの出力を多重化する多重化部２８とを有する。ショートセル組立部２１１ は、ショートセルヘッダ生成部２４、バッファメモリ２５、セレクタ２６、及び制御部２７とを有する。他のセル組立部２１２ 及び２１３ も同様に構成されている。多重化部２８は、ＡＴＭセルヘッダ生成部２９、セレクタ３０及び制御部３１とを有する。
【００２２】
ショートセル組立部２１１ 〜２１３ でショートセルの組立を行う場合には、ショートセルヘッダ生成部２４で必要なヘッダ（又はトレイラ：以下、説明の都合上ヘッダが生成された場合を考える）を生成し、バッファメモリ２５でバッファリングされている情報と生成したヘッダとのいずれかをセレクタ２６で選択する。セレクタ２６の制御は制御部２７が送出オクテット数を計測し、その時のオクテット数によって、セレクタ２６の２入力のとちからを選ぶ。このセル組立部２１１ は基本的な回路構造は従来から用いられている構成のままで、制御部２７の制御により、ショートセルの組立、あるいは既存のＡＡＬフォーマットの生成が可能である。何故ならば、ユーザ情報にヘッダ（又はトレイラ）を付与するという基本動作は、ＡＴＭ標準セル及びショートセルのいずれも同じだからである。換言すれば、ショートセル組立部２１１ 〜２１３ の構成で標準ＡＴＭセルを生成することができる。この場合には、ショートセルヘッダ生成部２４はＡＴＭセルヘッダを出力する。
【００２３】
多重化部２８では、ショートセル多重と標準セル多重の両方を行うと同時に、標準セルヘッダの付与を行う。セレクタ３０の制御は制御部３１が行い、制御部３１は送出オクテット数を計数し、その数値に応じて複数の入力のうちのどれを選ぶかをセレクタ２８に指示する。もし、計数値が最初の５オクテットならば、ＡＴＭセルヘッダ生成部２９を選び、ＡＴＭセルヘッダを送出する。その他の時は、セル組立部のいずれかを選ぶ。制御部２は、選択したセル組立部（例えば２１１ ）の制御部２７に対してデータの送出を要求する。要求を受けたショートセル組立部２１１ がショートセルの組立を行っている場合、ショートセル組立部２１１ はショートセルを組立ながら、データを送出する。要求を受けたセル組立部２１１ が標準のＡＡＬ（１〜５までのいずれか）の組立を行っている場合、ショートセル組立部２１１ は４８オクテット単位にデータを送出する。
【００２４】
図２は、図１に示すセル組立多重化装置２０の動作を示すタイミング図である。図２中、［１］〜［１５］は図１に示す部分［１］〜［１５］の信号を示す。入力回線＃１〜＃３からの音声パケット［１］、［３］、［５］はそれぞれ、ショートセル組立部２１１ 〜２１３ のバッファメモリ２５に一旦格納された後、後述する制御により異なるタイミングでバッファメモリ２５から出力される（信号［２］、［４］、［６］）。バッファメモリ２５から出力されたデータ［２］、［４］、［６］は、最終的に［７］で示すＡＴＭセルとして出力回線に送出される。なお、音声パケットは予め決められたチャネル（タイムスロット）毎の音声データが時分割多重化されたものである。
【００２５】
多重化部２８の制御部３１は、ＡＴＭセルヘッダ生成部２９に動作制御信号［１２］を出力し、ショートセル組立部２１１ （＃１）、２１２ （＃２）、２１３ （＃３）にそれぞれ動作制御信号［１３］、［１４］、［１５］を出力する。動作制御信号［１２］〜［１５］はそれぞれ異なるタイミングであり、ハイレベルでイネーブルを指示し、ローレベルでディスエーブルを指示する。動作制御信号［１３］、［１４］、［１５］を受けたショートセル組立部２１１ 〜２１３ が動作可能状態となる。
【００２６】
動作制御信号［１３］、［１４］、［１５］を受けたショートセル組立部２１１ 、２１２ 、２１３ の制御部２７はそれぞれ、選択信号［８］、［９］、［１０］を異なるタイミングで生成する。セレクタ２６は、選択信号［８］、［９］、［１０］がハイレベルの場合にはショートセルヘッダ生成部２４を選択し、ローレベルの場合にはバッファメモリ２５を選択する。制御部２７はまずショートセルヘッダ生成部２４を選択し、次にバッファメモリ２５を選択するようセレクタ２６を制御する。ショートセルヘッダ生成部２４が選択された場合には、ここで生成されたショートセルヘッダがセレクタ２６を通り、多重化部２８のセレクタ３０に出力される。バッファメモリ２５が選択された場合には、これから読み出されたデータがセレクタ２６を通り、多重化部２８のセレクタ３０に出力される。このようにして組み立てれたショートセルがセレクタ３０に与えられる。なお、動作制御信号［１３］、［１４］、［１５］がローレベルの場合には、選択信号［８］、［９］、［１０］がローレベルであってもセレクタ２６はバッファ２５を選択しない。
【００２７】
多重化部２８の制御部３１は、動作制御信号［１２］〜［１５］に同期して、選択信号［１１］をセレクタ３０に出力する。セレクタ３０は指示された順番にＡＴＭセルヘッダ生成部２９、ショートセル組立部２１１ 、２１２ 、２１３ を選択する。この結果、出力回線上にはＡＴＭセル［７］が図２に示すように出力される。
【００２８】
以上説明したように、必要となるバッファメモリは情報の流れに対して、従来は４段必要であったものが、１段のみ必要である。それは、ショートセル組立、ショートセル多重を同時に行うからである。
【００２９】
なお、図１９に示すように、１つのショートセルがオーバラップ（１つのショートセルが２つのＡＴＭセルにまたがってマッピングされている）場合には、制御部２７の制御下で、ショートセルヘッダ生成部２４は、同じ値の論理リンク番号ＬＬＮを分割された部分のそれぞれに付与する。
【００３０】
次に、本発明の第２の実施の形態によるセル組立多重化装置を、図３及び図４を参照して説明する。図３は第２の実施の形態によるセル組立多重化装置２０Ａを示すブロック図で、図４はその動作タイミング図である。なお、図１に示す構成要素と同一のものには同一の参照番号を付けてある。図３に示す構成は、バッファメモリ１段でショートセル及び標準ＡＡＬ形式のセルの組立及びショートセル及び標準ＡＡＬ形式のセルの多重化を行うことを特徴とする。図３の構成では、図１に示すショートセル組立部２１３ に代えてＡＡＬ標準形式のセルを組み立てるＡＡＬ処理部３２１ が設けられている。
【００３１】
図３に示すように、ＡＡＬ処理部３２１ は、ヘッダ生成部３４、バッファメモリ３５、セレクタ３６、及び制御部３７を有する。この構成は、ショートセル組立部２１１ 等と同じである。入力回線＃３からのデータはバッファメモリ３５に一時記憶される。セレクタ３６は制御部３７の制御下に、ヘッダ生成部３４が生成したヘッダを選択し、次にバッファメモリ３７から読み出されたデータを出力することで、ＡＡＬ標準形式のセルを組み立てる。トレイラを付加する場合には、バッファメモリ３７から読み出されたデータに、ヘッダ生成部３４が生成したトレイラを付加する。このようにして、セレクタ３６は４８オクテットのデータをセレクタ３０に送出する。
【００３２】
図４において、入力回線＃１と＃２からの音声パケット［１］と［３］はそれぞれ、ショートセル組立部２１１ と２１２ のバッファメモリ２５に一旦格納された後、図２を参照して説明した処理によりショートセル［２］と［４］が生成される。入力回線＃３からのデータは、ヘッダ生成部３４でヘッダとトレイラが付与され、４８オクテット単位に分割されて出力される［６］。
【００３３】
多重化部２８の制御部３１は選択信号［８］をセレクタ３０に出力し、ＡＴＭセルヘッダ生成部２９、ショートセル組立部２１１ 、２１２ 及びＡＡＬ処理部３２１ を、図４に示すように選択する。図４の例では、最初の２つのＡＴＭセルのペイロードにショートセルが多重化され、３つ目のＡＴＭセルのペイロードにＡＡＬ処理部３２１ の出力データが挿入される。また、４つ目のＡＴＭセルのペイロードにショートセルが多重化されている。更に、５番目のＡＴＭセルのペイロードに、ＡＡＬ処理部３２１ からの残りのデータが挿入されている。制御部３１は、上記選択を予め決められたシーケンスに従って行うか、又はショートセル組立部２１１ 、２１２ 及びＡＡＬ処理部３２１ 内のバッファメモリ２５、３７の状態をそれぞれの制御部２７、３７を介してモニタすることで選択の順番を決定する。
【００３４】
なお、送出すべきショートセルやＡＡＬ形式のデータがない（又は４８オクテットに収まらない等）場合には、例えばオールゼロのダミーデータがセレクタ３０から出力される。
【００３５】
以上の動作により、ＡＴＭセルのペイロード区間（４８オクテット）の間は、ショートセル組立部２１１ 、２１２ からショートセルの形式となったデータを送出するか、あるいは標準ＡＡＬの形式にデータを送出するかし、ＡＴＭセルヘッダ区間では、ＡＴＭセルヘッダを送信することになるので、結果的に、ショートセルレベルの多重と標準セルレベルの多重を同時に行うことができる。
【００３６】
なお、ショートセル組立部は２つに限定されず任意の数で良く、ＡＡＬ処理部は１つに限定されず、任意の数で良い。この場合の制御部３１の動作は、上記説明から明らかである。
【００３７】
次に、本発明の第３の実施の形態によるセル組立多重化装置を、図５及び図６を参照して説明する。図５は第３の実施の形態によるセル組立多重化装置２０Ｂを示すブロック図で、図６はその動作タイミング図である。なお、図１に示す構成要素と同一のものには同一の参照番号を付けてある。図５に示す構成は、バッファメモリ１段でショートセルの組立及びショートセル及びＡＴＭセルの多重化を行うことを特徴とする。図５の構成では、図１に示すショートセル組立部２１３ に代えてバッファメモリ３３が設けられている。バッファメモリ３３は入力回線＃３からのＡＴＭセルを一時記憶する。
【００３８】
図５に示す多重化部２８の制御部３１は、選択信号［８］をセレクタ３０に送出し、図６に示す順番でＡＴＭセルヘッダ生成部２９、ショートセル組立部２１１ 、２１２ 、バッファメモリ３３を選択する。この選択は予め決められたシーケンスに従って行うか、又は各バッファメモリ２５、３３の状態をモニタすることで決められる。図６の例では、１番目及び２番目のペイロード内にショートセルが多重化され、３番目のＡＴＭセルはバッファメモリ３３からのＡＴＭセルとなる。
【００３９】
以上の動作により、ＡＴＭセルのペイロード区間（４８オクテット）の間は、ショートセル組立部２１１ 、２１２ からショートセルの形式となったデータを送出するか、ＡＴＭセルのペイロードのデータを送出するかし、ＡＴＭセルヘッダ区間では、ＡＴＭセルヘッダを送信することになるので、結果的に、ショートセルレベルの多重とＡＴＭセルレベルの多重を同時に行うことができる。
【００４０】
なお、ショートセル組立部は２つに限定されず任意の数で良く、バッファメモリ３３は１つに限定されず、任意の数で良い。この場合の制御部３１の動作は、上記の説明から明らかである。
【００４１】
図７は、前述したショートセル組立部２１１ の詳細な構成を示すブロック図である。なお、前述したＡＡＬ処理部３２１ も同様の構成である。また、図７において、前述した構成要素と同一のものには同一の参照番号を付けてある。バッファメモリ２５は例えば２ポートメモリで構成される。ショートセル組立部２１１ の制御部２７は、図７に示すタイムスロットカウンタ２７１ 、書き込みアドレス制御部２７２ 、読み出しアドレス２７３ 、アドレス管理テーブル２７４ 、出力制御部２７５ 、及びＬＬＮ毎状況管理テーブル２７６ を具備して構成される。
【００４２】
図７に示す構成は、時分割多重された複数チャネルの入力に対し、それぞれのチャネル毎のセル組立を、時分割処理で行うことができる。入力情報はチャネル毎に時分割多重されているので、そのタイムスロット位置はある固定周期を有している。従って、入力クロックをタイムスロットカウンタ２７１ で計数すれば、その計数値に従って各チャネルを分離できる。書き込みアドレス制御部２７２ は、計数値を従い書き込みアドレスを生成してメモリ２５に与えることで、メモリ２５内でチャネル毎に分離してデータを格納する。例えば、図８に示すように、入力情報１、２、３、１、２、３、はメモリ２５内で分離して格納される。このために、書き込みアドレス制御部２７２ は、アドレス管理テーブル２７４ を参照してチャネルとメモリ２５のアドレス空間との対応関係に従った書き込みアドレスを生成する。又は、予め決められたアドレスチェインを用いて、各チャネル毎にメモリ空間を動的に割り当てる。
【００４３】
一方、読み出しは、多重化部２８の制御部３１からの動作制御信号（イネーブルを指示する）があった場合、これを受けた出力制御部２７５ が、ＬＬＮ毎状況管理テーブル２７６ 内のＬＬＮ毎の状況に関する情報を参照して、現在どの論理チャネル（例えば、ショートセルヘッダ内のＬＬＮで識別）が出力中であるか、あるいは出力可能か、ショートセルヘッダ生成部２４が出力中であるか、ペイロードを送出中かを判断する。そして、その時の動作に必要な各部（すなわち、ショートセルヘッダ生成部２４、セレクタ２６、読み出しアドレス制御部２７３ ）に指示を出し、適切な出力を得る。
【００４４】
図９は、本発明の第４の実施の形態によるセル組立多重化装置２０Ｃを示すブロック図である。図９において、前述した構成要素と同一のものには同一の参照番号を付けてある。第４の実施の形態は、セル組立多重化装置２０Ｃの入力段にタイムスロット単位で動作する切替部４０を設けたことを特徴とする。切替部４０は入力回線＃１〜＃ｍ、＃（ｍ＋１）、＃ｍとショートセル組立部２１１ 〜２１ｍ 、ＡＡＬ処理部３２ｍ＋１ 、３２ｍ との間に設けられている。
【００４５】
切替部４０を制御するために、スイッチ制御部４１、カウンタ４２及びテーブル４３を有する。カウンタ４２で入力クロックを計数することで、タイムスロット位置を検出する。テーブル４３は入力信号中の各タイムスロットと出力先との入出力関係を記憶する。スイッチ制御部４１は、各入力回線＃１〜＃ｍ、＃（ｍ＋１）、＃ｍ上の各タイムスロットをテーブル４３に規定された入出力関係に従い、切替部４０を制御する。例えば、入力回線＃１のタイムスロット（チャネル）ＴＳ１はショートセル組立部２２ｍ に出力されるべきであるとの入出力関係がテーブル４３に規定されている場合、カウンタ４２でタイムスロットＴＳ１のタイミングとなったことが検出されると、スイッチ制御部４１は切替部４０を制御して、入力回線＃１のタイムスロットＴＳ１をショートセル組立部２２ｍ に出力させる。
【００４６】
上記タイムスロットと出力側との関係は各入力回線共通であっても良いし、各入力回線毎に異なるものであっても良い。
【００４７】
以上の構成により、入力の各チャネル毎に異なる仕様でセル化する場合、各入力回線をタイムスロット毎に適切なセル組立部（ショートセル組立部、ＡＡＬ処理部）に接続することができる。
【００４８】
図１０は、本発明の第５の実施の形態によるセル組立多重化装置２０Ｄを示すブロック図である。図１０において、前述した構成要素と同一のものには同一の参照番号を付けてある。第５の実施の形態は、セル組立多重化装置２０Ｃの入力段に、タイムスロット単位で動作する時分割多重部４４及び多重処理セル組立部４５を設けたことを特徴とする。時分割多重部４４は入力回線＃１〜＃ｍ上のタイムスロットを時分割多重化処理して、多重処理セル組立部４５に出力する。多重処理セル組立部４５は、図７に示す構成と同一の構成を有し、時分割多重化処理されたデータをショートセル化する。ただし、多重処理セル組立部４５は時分割多重化処理されたデータを処理するので、ショートセル処理部２１１ よりも高速に動作する。また、多重処理セル組立部４５は標準ＡＡＬ形式のセルを組み立てることもできる。ユーザ情報にヘッダ（又はトレイラ）を付与するという基本動作は、ＡＴＭ標準セル及びショートセルのいずれも同じである。
【００４９】
多重化部２８は、多重処理セル組立部４５からのデータとバッファメモリ３３ｍ＋１ 、３３ｍ からのＡＴＭセルとを多重化する。
【００５０】
以上の通り、多重化した状態でショートセル化及びＡＡＬ形式のセル化を行うことができる。
【００５１】
上記第１ないし第４の実施の形態で用いられている制御部２７及び３１はそれぞれ、又はこれらをまとめて、図１１に示す構成で実現できる。図１１に示す構成はＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、入力側インタフェース回路５３、出力側インタフェース回路５４及びバス５５を有する。ＲＯＭ５２には、前述した制御はＣＰＵ５０で行われる。このためのプログラムはＲＯＭ５２に格納されている。ＲＡＭ５１はＣＰＵ５０の作業領域であり、また前述したテーブルを格納する。なお、ＲＯＭ５２をプログラマブルにすることでセル組立や多重化の動作を容易に変更できる。図１１に示す構成を一部又は全部ＬＳＩ化することとしてもよい。
【００５２】
上記第１ないし第４の実施の形態のセレクタ２６、３０の制御は、所定の優先順位に従い行うこととしてもよい。例えば、ショートセルを標準ＡＴＭセルや標準ＡＡＬ処理されたものよりも優先させるため、ショートセル組立部内のバッファメモリ２５に情報が蓄積されている場合には、これを優先して出力する。別の優先順位として、出力の時刻（セル時刻）毎に、ショートセル用、標準セル用に固定的に割り付けることとしてもよい。
【００５３】
次に、ショートセルを分離する実施の形態について説明する。
【００５４】
図１２は、本発明の第６の実施の形態によるショートセル分離装置の構成を示すブロック図である。ショートセル分離装置はセル識別部６０及びショートセル抽出部６１とを有する。セル識別部６０は、前述の第１ないし第５の実施の形態のようにしてショートセルが多重化されたＡＴＭセルを伝送路を介して受信し、ＡＴＭセルとその中に多重化されたショートセルとを識別し、ショートセルが識別された場合にイネーブル信号をショートセル抽出部６１に出力する。ショートセル抽出部６１は、イネーブル信号を受けると、受信したＡＴＭセルを通過させる。イネーブル信号はショートセルを検出した際に生成されるので、ショートセル抽出部６１からショートセルのみが出力される。換言すれば、ショートセル以外のの部分はショートセル抽出部６１を通過できない。
【００５５】
セル識別部６０はＶＰＩ／ＶＣＩラッチ部６２、ショートセルヘッダラッチ部６３、マルチプレクサ（ＭＵＸ）６４、比較器６５及びＡＮＤゲート６６を有する。ＶＰＩ／ＶＣＩラッチ部６２はＡＴＭセルのＶＰＩ／ＶＣＩを検出し、ラッチする。ショートセルヘッダラッチ部６３はショートセルヘッダを検出し、ラッチする。ラッチされたヘッダは順次、マルチプレクサ６４を介して比較器６５に出力される。比較器は、受け取った各ヘッダと所定のコネクション識別子（ＶＰＩ、ＶＣＩ、ショートセルコネクション識別子）とを比較し、一致した場合のみ一致信号（ハイレベル）をＡＮＤゲート６６に出力する。ＡＮＤゲート６６は、ＡＴＭセルのタイミングを元に生成された出力タイミング信号がハイレベルの間、すなわちショートセルを受信している間、イネーブル信号を出力する。
【００５６】
ショートセル抽出部６１はＡＮＤゲート６７を具備し、イネーブル信号を受けている間、入力信号、すなわちショートセルを出力する。イネーブル信号を受けていない間は、ＡＮＤゲート６７から０が常に出力される。
【００５７】
このようにして、抽出したい（分離したい）ショートセルのみを得ることができる。
【００５８】
図１３は、本発明の第７の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１３中、図１２に示す構成要素と同一のものには同一の参照番号を付けてある。図１３に示す構成は、ショートセル抽出部６１として機能するショートセル格納メモリ６８を設け、ショートセルを一時格納するようにしたことを特徴とする。書込制御部６９はマルチプレクサ６４からのヘッダとコネクション設定値とを比較し、書込制御信号を生成する。ショートセルヘッダにはショートセル長ＬＩが格納されているので、検出されたショートセル長だけ受信信号を格納すればよい。書込まれたショートセルは、読出タイミングを受けた読出制御部７０からの読出制御信号に従い、ショートセル格納メモリ６８から読出される。
【００５９】
このように、ショートセルを一旦メモリに蓄えるため、ショートセルの出力パターンを読出タイミング信号によって制御できるという利点があり、例えば到着したＡＴＭセルの揺らぎを吸収することができる。
【００６０】
図１４は、本発明の第８の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１４中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１４に示す構成は、コネクション設定値を複数設定可能とし、複数の呼のショートセルを抽出できることを特徴とする。コネクション設定メモリ７２には、予め呼の設定情報（設定有り／無し、ＳＮ（シーケンス番号）期待値など）が格納してある。マルチプレクサ６４の出力であるＶＰＩ、ＶＣＩ、ショートセルヘッダを組み合わせた値をアドレスとして、コネクション設定メモリ７２にアクセスする。このアドレスでコネクション設定メモリ７２をアクセスして、対応格納領域に上記呼の設定情報があれば、対応するショートセルは抽出すべきもので、無ければ破棄又は抽出しない。設定有りの場合には、その情報が書込制御部６９に与えられ、書込制御部６９を動作させてショートセルをショートセル格納メモリ６８に格納する。また、ＳＮ期待値はＳＮチェック部７３に出力される。ＳＮラッチ部７１は、到着したＡＴＭセルのシーケンス番号ＳＮ（図１８参照）をラッチし、ＳＮチェック部７３に出力する。ＳＮチェック部７３は期待値と到着セルのＳＮとが一致した場合には何もせず（ショートセルがショートセル格納メモリ６８に格納される）、一致しなかった場合にはＡＴＭセルの連続性が欠け、セルが損失しているとしてＳＮエラー通知を上位装置に出力する。加算器７４はＳＮを＋１インクリメントしてコネクション設定メモリ７２に与え、次に受信するショートセルに対しての期待値とされる。すなわち、期待値は、前に受信したショートセルのＳＮ値を＋１インクリメントしたものである。なお、コネクション設定直後に入ってくるショートセルに対しては、ＳＮの期待値を定めることができないので、最初に入ってくるショートセルについてのみＳＮのチェックは行わない。そして、受信したＳＮ＋１が次のショートセルの期待値となり、コネクション設定メモリ７２に与えられる。なお、コネクション設定直後のショートセルかどうかは、コネクション設定メモリ７２にフラグを立てるか、又はＳＮ値に通常使用しない値を入れるなどして識別する。
【００６１】
このように、コネクション設定メモリ７２に複数の呼の状態を設定しておけば、１つの装置で複数の呼のショートセルの抽出を行うことができる。
【００６２】
図１５は、本発明の第９の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１５中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１５に示す構成は、図１４に示す構成にＡＴＭセル設定メモリ７５とＡＴＭセル組立部（セル化）７６とを設けたことを特徴とする。セル到着からショートセル格納メモリ６８への書込みまでの動作は、図１４の場合と同様である。読出したショートセルのヘッダに含まれるコネクション識別子を元に、予め設定されているＡＴＭセルのヘッダ情報（ＶＰＩ、ＶＣＩ、ＣＬＰ、ＳＮ等）をＡＴＭセル設定メモリ７５より読出し、ＡＴＭ組立部７６にてショートセルをＡＴＭセルのペイロードに載せて送出する。
【００６３】
このように、図１５の構成では、ＡＴＭセルのペイロードに１つのショートセルをマッピングして送出できるため、既存のＡＴＭスイッチを使用して転送を行うことが可能となる。
【００６４】
図１６は、本発明の第１０の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１６中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１６に示す構成は、図１５で用いられているＡＴＭセル設定メモリ７５に記憶されるＡＴＭセルのヘッダ情報（ＶＰＩ、ＶＣＩ、ＣＬＰ、ＳＮ等）を、コネクション設定メモリ７２に記憶するようにしたことを特徴とする。コネクション設定メモリ７２において、先に説明した呼の設定情報（設定有り／無し、ＳＮ（シーケンス番号）期待値など）に加え、これと同一の領域（１つのアドレスに対応する領域）に、ＡＴＭセル化時のヘッダ情報を格納する。これにより、ショートセル格納メモリ６８にショートセルを格納する際に、上記ＡＴＭセル化に必要なヘッダ情報も一緒に格納する。こうすることで、ショートセル読出し時に同時にＡＴＭセル化に必要なヘッダ情報も読出せるので、その情報を使用しそのままＡＴＭセルを組み立てることが可能になり、処理時間の短縮やハード量削減の効果がある。
【００６５】
図１７は、本発明の第１１の実施の形態によるショートセル分離装置の構成を示すブロック図である。なお、図１７中、前述した構成要素と同一のものには同一の参照番号を付けてある。図１７に示す構成は、ＡＴＭセルが入力される以前に低速の回線が多重化されており、オーバラップ（１つのショートセルが２つのＡＴＭセルにまたがってマッピングされて到着する）したセルが連続して到着せず、１つの呼のショートセル間に複数の別の呼のセルが含まれていても対応可能な構成である。
【００６６】
図１７に示す構成はデータ格納メモリ８７を具備しており、その読出しは読出制御部７０で制御される。読出し順序は、アドレス管理ＦＩＦＯ８８によって制御される。また、読出アドレスは空きアドレス管理ＦＩＦＯ８９に出力され、書込アドレスとなる。
【００６７】
セル長カウンタ７８はＡＴＭセルフレームを示す信号をカウントし、カウント値をオーバラップ検出部７９に出力する。他方、オーバラップ検出部７９は、ショートセルヘッダラッチ６３からショートセルに含まれるショートセル長表示ＬＩを受ける。これらの値から、オーバラップ検出部７９はショートセルが２つのＡＴＭセルにまたがってマッピングされているかどうかを判定する。オーバラップ有りと判定された場合には、オーバラップ管理メモリ書込制御８０が起動され、１セル目のショートセルをデータ格納メモリ８７に格納した書込アドレスが、そのバイト数（空きアドレス管理ＦＩＦＯ８９から読出されたもの）と共に一時的にオーバラップ管理メモリ８１（＃１〜＃６４のいずれか１つ）に保管される。その後到着する次の同一の呼のショートセルが到着した時にも、同様に、書込アドレスとそのバイト数がオーバラップ管理メモリ８１に保管される。どの管理メモリ８１に格納されたかは、オーバラップ管理メモリ読出制御部８３が管理している。
【００６８】
そして、オーバラップ管理メモリ読出制御部８３とセレクタ制御部９０の制御の下に、上記オーバラップしたショートセルが連続して読出せるように、２つのオーバラップ管理メモリ８１から書込アドレスと書込バイト数を読出し、読出アドレス管理ＦＩＦＯ８８に連続して格納する。読出制御部７０はアドレス管理ＦＩＦＯ８８から読出アドレスとバイト数を読出し、データ格納メモリ８７にアクセスして対応するＡＴＭセル（オーバラップしていたショートセルが１つのＡＴＭセルにまとめてマッピングされている）が出力される。
【００６９】
以上のように、本発明の第５ないし第１１の実施の形態によれば、ＡＴＭセルにマッピングされたショートセルを抽出できる。また、出力形式として、ＡＴＭセルのペイロード中にショートセルをマッピングして出力することによって、従来のＡＴＭスイッチをそのまま流用できる。更に、ショートセルが複数のＡＴＭＴＭセルにオーバラップして到着した場合にも、１つのショートセルにまとめて出力できる。
【００７０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、標準セルからショートセルを分離することができる。
【００７１】
請求項２に記載の発明によれば、分離したショートセルを一旦格納するので、ショートセルの出力パターンを読出タイミング信号によって制御できる。
【００７２】
請求項３に記載の発明によれば、標準セルからショートセルを分離することができ、分離したショートセルを一旦格納するので、ショートセルの出力パターンを読出タイミング信号によって制御できる。
【００７３】
請求項４に記載の発明によれば、複数のコネクション設定情報を設定することで、複数の呼のショートセルを抽出できる。
【００７４】
請求項５に記載の発明によれば、異常を通知できる。
【００７５】
請求項６に記載の発明によれば、既存のＡＴＭスイッチ等を使用して転送を行うことができる。
【００７６】
請求項７に記載の発明によれば、セル化に必要な制御情報をコネクション設定メモリに格納するので、ハード量や処理時間の短縮ができる。
【００７７】
請求項８に記載の発明によれば、２つの標準セルにオーバラップして配置されたショートセルを連続して出力できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるショートセル組立多重化装置のブロック図である。
【図２】図１に示す装置の動作を示すタイミング図である。
【図３】本発明の第２の実施の形態によるショートセル組立多重化装置のブロック図である。
【図４】図３に示す装置の動作を示すタイミング図である。
【図５】本発明の第３の実施の形態によるショートセル組立多重化装置のブロック図である。
【図６】図５に示す装置の動作を示すタイミング図である。
【図７】ショートセル組立部の詳細を示すブロック図である。
【図８】図７に示す装置の動作を示すタイミング図である。
【図９】本発明の第４の実施の形態によるショートセル組立多重化装置のブロック図である。
【図１０】本発明の第５の実施の形態によるショートセル組立多重化装置のブロック図である。
【図１１】本発明の第１ないし第５の実施の形態を実現する際に利用できるハードウェア構成の一例を示す図である。
【図１２】本発明の第６の実施の形態によるショートセル分離装置のブロック図である。
【図１３】本発明の第７の実施の形態によるショートセル分離装置のブロック図である。
【図１４】本発明の第８の実施の形態によるショートセル分離装置のブロック図である。
【図１５】本発明の第９の実施の形態によるショートセル分離装置のブロック図である。
【図１６】本発明の第１０の実施の形態によるショートセル分離装置のブロック図である。
【図１７】本発明の第１１の実施の形態によるショートセル分離装置のブロック図である。
【図１８】ＡＴＭセル及びショートセルのフォーマットを示す図である。
【図１９】ショートセルで伝送されるユーザデータ（ショートセルペイロードに埋め込まれるデータ）が２つのＡＴＭセルにまたがっている場合（オーバラップ）を示す図である。
【図２０】ショートセル組立機能を有する従来のセル組立多重化回路の構成を示すブロック図である。
【符号の説明】
２１１ 、２１２ 、２１３ ショートセル組立部
２４ ショートセルヘッダ生成部
２５ バッファメモリ
２６ セレクタ
２７ 制御部
２８ 多重化部
２９ ＡＴＭセルヘッダ生成部
３０ セレクタ
３１ 制御部
Claims (8)
- 可変長のショートセルを標準セル内の固定されない位置に多重して伝送する通信方法に用いられ前記標準セルに多重されたショートセルを分離するショートセル分離装置であって、
伝送路を介して受信した標準セル内に配置されたショートセルの制御情報を参照してショートセルを識別するショートセル識別部と、
識別されたショートセルについて検出されたショートセル長に応じて前記標準セルからショートセルを抽出するショートセル抽出部と
を有することを特徴とするショートセル分離装置。 - 前記ショートセル抽出部は、識別結果に応じて前記標準セル内に配置されたショートセルを格納するためのショートセル格納部と、該ショートセル格納部の書込制御を行う書込制御部と、読出制御を行う読出制御部とを有することを特徴とする請求項１記載のショートセル分離装置。
- 可変長のショートセルを標準セル内の固定されない位置に多重して伝送する通信方法に用いられ前記標準セルに多重されたショートセルを分離するショートセル分離装置であって、
伝送路を介して受信した標準セル内に配置されたショートセルの制御情報を参照してショートセルを識別するショートセル識別部と、
識別結果に応じて前記標準セル内に配置された前記ショートセルを格納するためのショートセル格納部と、
前記ショートセル格納部への前記ショートセルの書込制御を行う書込制御部と、
前記ショートセル格納部から前記ショートセルの読出制御を行う読出制御部と
を有することを特徴とするショートセル分離装置。 - 呼毎に設定されるコネクション設定情報を格納するコネクション設定メモリを有し、受信した標準セルのコネクション設定情報が設定されたコネクション設定情報と一致した場合に出力される信号に応じて前記書込制御部はショートセル格納部の書込を制御する請求項２または３記載のショートセル分離装置。
- 受信した標準セルのコネクション設定情報が設定されたコネクション設定情報と一致した場合に、所定の連続性を満足しているかどうかを判断して、満足していない場合にはエラーとするチェック部を有することを特徴とする請求項４記載のショートセル分離装置。
- 前記ショートセル格納部から出力される１つのショートセルを標準セルの所定領域内に配置して出力するセル化部を有することを特徴とする請求項２または３記載のショートセル分離装置。
- 前記ショートセル格納部から出力されるショートセルを標準セルの所定領域内に配置して出力するセル化部を有し、このセル化に必要な制御情報は前記コネクション設定メモリに格納されている呼毎に設定されるコネクション設定情報と関連付けて格納されることを特徴とする請求項２または３記載のショートセル分離装置。
- ２つの標準セルにオーバラップして配置されたショートセルを検出するオーバラップ検出部と、
オーバラップが検出されると、オーバラップして配置されたショートセルが連続してショートセル格納部に書き込まれ、読出されるように前記書込制御部及び読出制御部を制御する制御手段と
を有することを特徴とする請求項２または３記載のショートセル分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132940A JP3618095B2 (ja) | 2002-05-08 | 2002-05-08 | ショートセル分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132940A JP3618095B2 (ja) | 2002-05-08 | 2002-05-08 | ショートセル分離装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33231996A Division JP3434994B2 (ja) | 1996-12-12 | 1996-12-12 | セル組立多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002335284A JP2002335284A (ja) | 2002-11-22 |
| JP3618095B2 true JP3618095B2 (ja) | 2005-02-09 |
Family
ID=19194401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002132940A Expired - Fee Related JP3618095B2 (ja) | 2002-05-08 | 2002-05-08 | ショートセル分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3618095B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE545990T1 (de) * | 2003-09-09 | 2012-03-15 | Sonus Networks Inc | Verfahren und vorrichtung zum synchronisierten transport von daten durch ein asynchrones medium |
-
2002
- 2002-05-08 JP JP2002132940A patent/JP3618095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002335284A (ja) | 2002-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3434994B2 (ja) | セル組立多重化装置 | |
| US5101404A (en) | Signalling apparatus for use in an ATM switching system | |
| EP1045557B1 (en) | ATM switching system | |
| US7724672B2 (en) | ATM cell transfer apparatus with hardware structure for OAM cell generation | |
| CA2108863C (en) | Packet disassembler | |
| US5303236A (en) | Signalling apparatus for use in an ATM switching system | |
| JP3782283B2 (ja) | インタフェース装置 | |
| US6198726B1 (en) | Plural-line terminating apparatus and OAM processing method thereof | |
| JP4043125B2 (ja) | セル処理装置及びａｔｍ交換機及びセル廃棄方法 | |
| EP0355797B1 (en) | Signalling apparatus for use in an ATM switching system | |
| US7050461B2 (en) | Packet buffer equipment | |
| US20010030966A1 (en) | ATM cell transmitting/receiving device of ATM switching system | |
| US6175567B1 (en) | Method and system for multiplexing/demultiplexing asynchronous transfer mode interprocessor communication (ATM IPC) cell in exchange | |
| JP3881102B2 (ja) | 混在網における変換回路 | |
| JP3618095B2 (ja) | ショートセル分離装置 | |
| JPH07221762A (ja) | パケット処理方法および通信インターフェイス装置 | |
| KR100497866B1 (ko) | 에이티엠 셀 라우팅 방법 | |
| JP3608528B2 (ja) | Ａｔｍセルとｓｔｍデータの変換装置 | |
| KR100414656B1 (ko) | 이동통신 시스템 제어국에서의 비동기전송모드 적응 계층타입 변환 장치 및 그 방법 | |
| JPH1132016A (ja) | パケット通信装置 | |
| KR100411886B1 (ko) | 무선통신 기지국에서의 에이에이엘 타입 변환 장치 | |
| JP3139470B2 (ja) | インタフェース変換装置 | |
| JPH09205434A (ja) | Ａｔｍセル組立分解方法及び装置 | |
| AU4018599A (en) | ATM switching system | |
| JP2003134162A (ja) | Ａａｌ２ショートセル帯域制御回路及びａｔｍセル帯域制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |