JPH1132016A - パケット通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 パケット通信装置に関し、特に固定長パケッ
ト通信装置の運用／非運用時において、特定パスの疎通
試験を行う試験パケットデータの送受信及びその折り返
し試験を行うパケット通信装置を提供することを目的と
する。 【解決手段】 加入者側装置と局側装置はそれぞれ、前
記端末側又は上位網からのデータを固定長パケットデー
タに変換し、その多重・分離を行って前記パケット伝送
路へ送出する上り／下り入力処理部と、前記パケット伝
送路を介して対向する装置から受信した固定長パケット
データを前記端末側又は上位網のデータに変換し、その
多重・分離を行う上り／下り出力処理部とを備える。そ
して、さらにＣＰＵ設定値による試験パケットデータを
蓄積する送信メモリと、前記送信メモリから読み出した
試験パケットを前記上り／下り入力処理部の空きパケッ
ト領域にのみ送出する試験パケット送信処理部と、を有
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパケット通信装置に
関し、特に固定長パケット通信装置の運用／非運用時に
おいて特定パスの疎通試験を行うため試験パケットデー
タの送受信及びその折り返し試験を行うパケット通信装
置に関するものである。

【０００２】

【従来の技術】固定長パケット通信装置において通信パ
スの増設を行ったりその装置内部に部分的な故障が発生
したような場合には、システム稼働中であっても自通信
パスや他の通信パスに影響を与えること無く特定パスの
疎通試験を行う必要がある。そのため、一般に試験パケ
ットデータを送信し、それを折り返し、その受信したパ
ケットデータをモニタする等のパス疎通試験が行われ
る。

【０００３】図１は、従来の固定長パケット通信システ
ムの一構成例を示している。図１では、パケット伝送路
３を介して加入者側装置１と局側装置４とが接続されて
いる。従来技術によれば、ＣＰＵ９が設定した試験パケ
ットデータの値は送信メモリ７に一時記憶され、それを
同じＣＰＵ９からの試験パケット送信命令によって一斉
に上り入力処理部５に挿入していた。また、受信したパ
ケットデータの折り返し処理についても同様に、下り出
力処理部６で受信したパケットデータをそのまま一斉に
上り入力処理回路５に挿入していた。

【０００４】

【発明が解決しようとする課題】従って、従来システム
によればパス疎通試験の対象となる加入者側装置１，２
等はその試験の際に動作停止状態（非運用状態）に設定
しなければならないという問題があった。また、局側装
置４のパス疎通試験の場合には、試験パケットの送信や
折り返しの際にさらに他の通信パスも停止状態に設定す
る必要が生じ、その結果多数の回線の運用に支障をきた
すという問題があった。

【０００５】そこで本発明の目的は、上記問題点に鑑
み、運用中の通信パスを維持しながら試験パケットの送
信を可能としたパケット通信装置を提供することを目的
とする。そのため、伝送路に試験パケットを送信する際
に試験パケットの送信数を設定し、パケットの空き領域
を完全に専有すること無く前記試験パケット設定数だけ
の試験パケットを送出する。

【０００６】また、本発明の目的は、上記と同様空きパ
ケット領域を利用して試験パケット設定数のみの試験パ
ケットの折り返し及び試験パケットの受信モニタを行う
ことによって、通信パスに影響を与えることなく試験パ
ケットの折り返し及び受信モニタが実行可能なパケット
通信装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、端末側
からのデータを、固定長パケットデータへ変換し、その
多重・分離を行う加入者側装置と、複数の前記加入者側
装置からの固定長パケットデータを多重・分離し、上位
網へのデータ変換を行う局側装置と、前記加入者側装置
と局側装置とを結ぶパケット伝送路とで構成され、前記
加入者側装置と局側装置はそれぞれ、前記端末側又は上
位網からのデータを固定長パケットデータに変換し、そ
の多重・分離を行って前記パケット伝送路へ送出する上
り／下り入力処理部と、前記パケット伝送路を介して対
向する装置から受信した固定長パケットデータを前記端
末側又は上位網のデータに変換し、その多重・分離を行
う上り／下り出力処理部とを備え、さらにＣＰＵ設定値
による試験パケットデータを蓄積する送信メモリと、前
記送信メモリから読み出した試験パケットを前記上り／
下り入力処理部の空きパケット領域にのみ送出する試験
パケット送信処理部と、を有するパケット通信装置が提
供される。

【０００８】前記試験パケット送信処理部では、前記Ｃ
ＰＵから試験パケット数を設定することで、その設定値
分だけの試験パケットデータを前記空きパケット領域に
のみ送出する。また、前記送信メモリは２面のメモリ構
成を有し、前記ＣＰＵからの面切り替え指示に従って前
記ＣＰＵによる試験パケットデータの書き込みと前記試
験パケット送信処理部によるそのデータの読み出しが行
われる。

【０００９】また本発明によれば、前記加入者側装置と
局側装置は、さらにＣＰＵ設定による試験パケットヘッ
ダ領域値と前記上り／下り出力処理部で受信したパケッ
トのパケットヘッダ領域値とをビット比較し、それによ
って試験パケットを識別して受信する試験パケット受信
処理部と、前記試験パケット受信処理部で受信した試験
パケットを保持する受信メモリとを有する。

【００１０】前記試験パケット受信部は受信した試験パ
ケット数を前記ＣＰＵに通知し、前記ＣＰＵはその通知
された受信パケット数に従って前記受信メモリから受信
した試験パケットデータを読み出すことで試験パケット
データの内容をモニタする。

【００１１】さらに本発明によれば、前記加入者側装置
と局側装置は、さらにＣＰＵ設定値による折り返しパケ
ットヘッダ領域値と前記上り／下り出力処理部で受信し
たパケットのパケットヘッダ領域値をビット比較し、一
致した受信パケットを折り返しメモリに蓄積し、前記上
り／下り入力処理部の空きパケット領域にのみ前記折り
返しメモリから読み出したパケットデータを送出する折
り返し処理部を有する。

【００１２】また、パケットデータフォーマットのパケ
ットヘッダ領域にループ指定ビットを設けることによ
り、前記折り返し処理部は送信側の装置で設定されたル
ープ指定ビットに従って無条件に試験パケットの折り返
しを行う。

【００１３】

【発明の実施の形態】図２は、本発明によるパケット通
信装置の基本構成を示したものである。なお、図２にお
いて図１と同じものには同一の引用符号を付している。
また、図３は、図２のパケット通信装置による試験パケ
ットの送受信タイムチャートの一例を示したものであ
る。

【００１４】図２において、固定長パケット通信システ
ムは、図１と同様に端末側データとのインタフェース機
能をもつ加入者側装置１と、前記複数（ｎ個）の加入者
側装置１，２がｎ：１接続されるパケット伝送路３と、
上位網とのインタフェース機能及び加入者側装置１，２
との通信機能を持つ局側装置４からなる。

【００１５】端末側からのデータは加入者側装置１に入
力され、そこで固定長パケット通信装置のタイミングで
多重して局側装置４に対し固定長パケットデータを送信
する上り入力処理部５に与えられる。その出力は、パケ
ット伝送路３を介し、さらに各加入者側装置１，２から
のパケットデータを多重して上位網にデータを送信する
局側装置４の上り出力処理部１０に与えられる。

【００１６】一方、上位網からのデータは局側装置４へ
入力され、固定長パケット通信装置のタイミングに多重
して各加入者側装置１，２へ出力する下り入力処理部１
１へ与えられる。その出力は、パケット伝送路３を介
し、さらに自装置宛のパケットデータを分離し、端末側
へデータを出力する各加入者側装置１，２の下り出力処
理部６に与えられる。

【００１７】上述した固定長パケット通信装置の主要機
能ブロックに対し、本発明によるパケット通信装置は、
以下に示す通信パスの疎通試験を実行する。各加入者側
装置１，２において、ＣＰＵ９は、送信メモリ７に所定
の送信試験パケットを書き込み、試験パケット送信処理
部２２には送信試験パケット数を設定する。試験パケッ
ト送信処理部２２は、送信側の空きパケット領域を示す
信号をモニタし、上りデータの空き領域を検出すると前
記設定された送信試験パケット数分だけの送信試験パケ
ットを前記送信メモリ７から読み出してその検出された
空きパケット領域に挿入する。

【００１８】一方、下りデータ側においては、試験パケ
ット受信処理部２３が、ＣＰＵ９によって設定された受
信ヘッダ値と下り出力処理部６で受信したパケットデー
タのパケットヘッダとを比較し、それらが一致したパケ
ットデータを受信メモリ８に順次書き込み、同時にその
一致した受信パケット数をカウントする。ＣＰＵ９は、
前記受信パケット数と受信メモリ８に書き込まれた受信
パケットデータから試験対象パスの疎通を判定する。

【００１９】また、折り返し処理部２１では、前記試験
パケット受信処理部２３と同様にＣＰＵ９によって設定
された受信ヘッダ値と下り出力処理部６で受信したパケ
ットデータのパケットヘッダとを比較し、それらが一致
したパケットデータを一時保持するか、又は下り出力処
理部６で受信したパケットデータのヘッダ領域における
所定のループビットを検出し、ループ設定がなされた受
信パケットデータを一時保持する。次に、前記折り返し
処理部２１は、上述した試験パケット送信処理部２２と
同様に送信側の空きパケット領域を示す信号モニタによ
って上りデータの空き領域を検出すると前記受信パケッ
トをその検出された空きパケット領域に順次挿入してい
く。

【００２０】以上は全て加入者側装置１，２におけるパ
ス疎通試験の各部の動作説明であるが、図２に示す構成
からも明らかなように上述した動作が局側の各対応部で
同様に実行される。従って、本発明による試験パケット
の送信、折り返し、受信モニタ等のパス疎通試験は各加
入者側装置１，２からも、また局側装置４からも同様に
実行される。

【００２１】図３は、図２のパケット通信装置における
試験パケット送受信タイムチャートの一例を示したもの
である。図３の（ａ）は、各加入者側装置１，２の試験
パケット送信処理部２２が送信側の空きパケット領域を
示す信号（低レベル信号）をモニタし、検出した上りデ
ータの空き領域（空き）に送信試験パケット（試験）を
挿入する場合を示している。その結果、点線で示すその
挿入部分については前記モニタ信号は低レベルから高レ
ベルとなる。

【００２２】図３の（ｂ）は、局側装置４で受信した前
記試験パケットの折り返し動作の一例を示しており、局
側装置４の折り返し処理部２４では、設定された受信ヘ
ッダ値と一致する試験パケット（又はループビットが設
定された試験パケット）を検出すると、図３の（ａ）と
同様にそれを下りデータ中の空きパケット領域（空き）
中に順次挿入していく。

【００２３】図３の（ｃ）は、各加入者側装置１，２の
試験パケット受信処理部２３が図３の（ｂ）で折り返さ
れた試験パケットをＣＰＵ９によって設定された受信ヘ
ッダ値と比較することによって検出し、それを抜粋して
受信メモリ８に書き込み、それと同時にその受信パケッ
ト数をカウントする（本例ではカウント数は２）。その
結果、試験パケットが挿入されていた各パケット領域は
空きパケット領域（空き）となり、それと対応するモニ
タ信号は低レベルとなる。

【００２４】図４には、ｍオクテットの固定長パケット
データフォーマットの一例（試験パケットを含む）を示
している。図４に示すように、ｍオクテットのパケット
データはパケットヘッダ領域、データ領域、そしてエラ
ーチェック領域からなり、前記パケットヘッダ領域には
宛先アドレス（ＤＡ）、送信元アドレス（ＳＡ）、予備
領域、そして前述したループ指定領域（ビット又はバイ
ト）が含まれる。上述した受信ヘッダの一致検出には前
記宛先アドレス及び送信元アドレスが使われる。なお、
前記予備領域には試験パケット表示等を含めてもよく、
またそのペイロード部分には試験パターンを含めること
ができる。

【００２５】図５は、図２の加入者側装置１，２及び局
側装置４における送信ブロックの一回路構成例を示した
ものである。また、図６は、図５の動作タイムチャート
の一例を示したものである。図５に示すように、送信ブ
ロックは送信メモリ７，１３、試験パケット送信処理部
２２，２６、そして上り／下り入力処理部５，１１から
成る。

【００２６】図５において、ＣＰＵ９，１４から送信し
たい試験パケット数を試験パケット送信処理部２２，２
６の送信パケット数保持部３１に設定する（図６の
（ｃ））。さらにＣＰＵ９，１４から前記試験パケット
数分だけの送信パケットデータをデュアルポートＲＡＭ
で構成した送信メモリ７，１３のポート１データ端子
（ＤＴ）から書き込む。この場合、書き込みアドレスや
書き込みパルス等はＣＰＵのデコード信号が使われる。

【００２７】送信パケットデータのＣＰＵ設定が終わる
と、ＣＰＵ９，１４は面切り替え指示信号を出力してメ
モリの面（ポート）を切り替える（図６の（ｄ））。こ
れによって、ポート１に書き込まれた試験パケットデー
タはポート２から伝送路に出力可能状態となる。また、
前記メモリの面切り替えによってパケット数カウンタ３
３が初期化される（図６の（ｇ））。

【００２８】次に、面切り替え後の空きパケット情報
（図６の（ｂ））を元に、送信メモリ７，１４のポート
２のリードタイミング信号が作成される（図６の
（ｆ））。前記リードタイミングが有効の時に、読み出
しアドレスカウンタ３４は入力クロックのカウントによ
り、送信メモリ７，１３から前述した空きパケット領域
に書き込まれた試験パケットを読み出す（図６の
（ｉ））。読み出しアドレスカウンタ３４がフルカウン
トする毎に（ｍバイト／試験パケット）、パケット数カ
ウンタ３３を１インクリメントして読み出した（送信し
た）パケット数をカウントする（図６の（ｇ））。

【００２９】読み出された試験パケットは、上り／下り
入力処理部５，１１のセレクタ３５によって送信データ
（図６の（ａ））の空きパケット領域に順次挿入され、
選択された送信データは伝送路に送出される（図６の
（ｋ））。これにより、試験パケットが挿入された空き
パケット情報は有効となる（図６の（ｌ））。

【００３０】送信パケット数保持部３１の値とパケット
数カウンタ３３の値は比較器３２によって比較される。
設定数分の試験パケットが読み出されると、すなわちパ
ケット数カウンタ３３の値が送信パケット数保持部３１
の値と一致すると、比較器３２はそれらの一致を出力
し、その結果パケット数カウンタ３３のカウントが停止
され、試験パケット送信完了通知がＣＰＵ与えられる
（図６の（ｈ））。これによって、試験パケットの送信
手順は終了する。以降、同様な手順を繰り返すことにな
る。

【００３１】図７は、図２の加入者側装置１，２及び局
側装置４における受信ブロックの一回路構成例を示した
ものである。また、図８は、図７の動作タイムチャート
の一例を示したものである。図７に示すように、受信ブ
ロックは受信メモリ８，１２、試験パケット受信処理部
２３，２５、そして上り／下り出力処理部６，１０から
成る。

【００３２】図７において、ＣＰＵ９，１４から受信し
たいパケットヘッダ値（ＤＡ，ＳＡ）を受信ヘッダ値保
持部４１に設定する（図８の（ｃ））。比較器４２は、
前記受信ヘッダ値保持部４１のパケットヘッダ値と、上
り／下り出力処理部６，１０からの受信パケットデータ
（図８の（ａ））のパケットヘッダとをビット比較し、
それらが一致した時に、デュアルポートＲＡＭで構成し
た受信メモリ８，１２のポート２書き込みタイミング信
号を作成する（図８の（ｄ））。

【００３３】前記書き込みタイミングの有効時に、外部
クロック信号によって書き込みアドレスカウンタ５５を
順次カウントアップし、試験パケット受信データ（ｍバ
イト）をポート２のデータ端子（ＤＴ）から順次記憶す
る（図８の（ｆ））。また、書き込みアドレスカウンタ
４４がフルカウントする毎に、パケット数カウンタ４３
を１インクリメントすることで書き込んだ（受信した）
パケット数をカウントする（図８の（ｇ））。

【００３４】さらに、前記書き込みタイミングの有効時
に、上り／下り出力処理部６，１０のセレクタ４５は空
きパケットパターンの側を選択し、その結果受信した試
験パケット領域は空きパケット領域として端末側又は上
位網側に出力される（図８の（ｉ）。従って、パケット
通信システム内でのみ試験パケットが使用される。

【００３５】ＣＰＵ９，１４は、受信パケット数モニタ
信号（図８の（ｇ））から受信したパケットの数をモニ
タし、それが所定数（本例では４）になった時に面切り
替え指示を出して受信メモリ８，１２のポートを２から
１へ切り替える（図８の（ｈ））。その結果、ポート２
に書き込まれた試験パケットデータが、ポート１からＣ
ＰＵデータとして出力可能状態となる。ＣＰＵ９，１４
からの、アドレス、読み出しパルスはＣＰＵからの制御
信号出力のデコード信号となる。なお、前記メモリの面
切り替えによってパケット数カウンタ４３は初期化され
る。以降、同様な手順を繰り返すことになる。

【００３６】図９は、図２の加入者側装置１，２及び局
側装置４におけるデータ折り返しブロックの一回路構成
例を示したものである。また、図１０は、図９の動作タ
イムチャートの一例を示したものである。図１０に示す
ように、データ折り返しブロックは、上り／下り出力処
理部６，１０、ＦＩＦＯメモリ等からなる折り返し処理
部２１，２４、そして上り／下り入力処理部５，１１か
ら成る。なお、折り返しの処理は、基本的には上述した
データ受信ブロック及び送信ブロックの各処理の組み合
わせとなる。

【００３７】図９において、ＣＰＵ９，１４から受信し
たいパケットヘッダ値（ＤＡ，ＳＡ）を受信ヘッダ値保
持部５２に設定する（図１０の（ｃ））。比較器５３
は、前記パケットヘッダ値と受信パケットデータ（図１
０の（ａ））のパケットヘッダとをビット比較する。な
お、ここではループビット（ＬＯＯＰ）を有効設定する
ことにより、図４に示したＬＯＯＰ領域の所定のビット
を有する受信パケットデータだけを一致検出することも
可能である。また、前記パケットヘッダ値とループビッ
トの両者を同時に一致検出させることも可能である。

【００３８】前記比較器５３からの一致情報（図１０の
（ｄ））により、ＦＩＦＯメモリ５１のオーバフロー検
出部５５がオーバフロー状態指示していなければ書き込
みクロック作成部５４でメモリの書き込みクロックが作
成され（図１０の（ｅ））、メモリのデータ入力端子
（ＤＩＮ）から受信パケットデータが書き込まれる。メ
モリ書き込みが開始されると、アンダフロー検出部５６
によるアンダフローが解除される（図１０の（ｆ））。

【００３９】その結果、メモリに書き込まれた試験パケ
ットデータがデータ出力端子（ＤＯＵＴ）から折り返し
パケット送信データとして出力可能状態となる。上り／
下り出力処理部６，１０ではセレクタ５８によってパケ
ット受信データの試験パケット領域に空きパケットパタ
ーンが挿入され、セレクタ５８からの選択信号は端末側
又は上位網に出力される（図１０の（ｇ））。

【００４０】一方のデータの読み出し側では、前記アン
ダフロー検出部５６でアンダフロー状態が解除されたこ
とにより、読み出しクロック作成部５７で上り／下り入
力処理部５，１１からの空きパケット情報及びクロック
信号等を使ってメモリの読み出しクロックが作成される
（図１０の（ｊ、ｋ））。前記読み出しクロックにより
メモリのデータ出力端子（ＤＯＵＴ）から受信パケット
データが出力される（図１０の（ｌ））。そして、全て
のパケットデータを読み出した時にアンダフロー検出部
５６からの信号は再びアンダーフロー状態を指示する。

【００４１】その読み出された試験パケットは、上り／
下り入力処理部５，１１に入力され、送信パケットデー
タ（図１０の（ｉ））の空きパケット領域に挿入され伝
送路に送出される（図１０の（ｍ））。この時、空きパ
ケット情報は有効となる（図１０の（ｎ））。

【００４２】

【発明の効果】以上述べたように、本発明によれば空き
パケット領域の利用によってパケット通信パスの運用中
においても送信した試験パケットデータを対向装置側で
受信モニタしたパス疎通試験が可能となる。また本発明
によれば、空きパケット領域を利用した対向装置側での
折り返しによって、パケット通信パスの運用中において
も戻って来たパケットデータを自装置側で受信モニタチ
ェックすることができ、伝送路を含めたループパスの疎
通試験が可能となる。

【００４３】さらに本発明によれば、前記折り返し処理
においてパケットヘッダ領域にループ折り返しを指示す
る１ビットの情報を付加することでヘッダ情報を詳細に
設定することなく簡易な折り返し処理が可能となる。本
発明によれば、空きパケット領域を利用することにより
パケットデータ通信装置の運用中にもパス試験を行うこ
とができるため、システムの正常性を常時監視すること
が可能となる。

【図面の簡単な説明】

【図１】従来の固定長パケット通信システムの一構成例
を示した図である。

【図２】本発明によるパケット通信装置の基本構成を示
した図である。

【図３】図２のパケット通信装置による試験パケットの
送受信タイムチャートの一例を示した図である。

【図４】ｍオクテットの固定長パケットデータフォーマ
ットの一例（試験パケットを含む）を示した図である。

【図５】図２の加入者側装置１，２及び局側装置４にお
ける送信ブロックの一回路構成例を示した図である。

【図６】図５の動作タイムチャートの一例を示した図で
ある。

【図７】図２の加入者側装置１，２及び局側装置４にお
ける受信ブロックの一回路構成例を示した図である。

【図８】図７の動作タイムチャートの一例を示した図で
ある。

【図９】図２の加入者側装置１，２及び局側装置４にお
けるデータ折り返しブロックの一回路構成例を示した図
である。

【図１０】図９の動作タイムチャートの一例を示した図
である。

【符号の説明】

１，２…加入者側装置 ３…パケット伝送路 ４…局側装置 ５，１１…上り／下り入力処理部 ６，１０…上り／下り出力処理部 ７，１３…送信メモリ ８，１２…受信メモリ ２１，２４…折り返し処理部 ２２，２６…試験パケット送信処理部 ２３，２５…試験パケット受信処理部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 端末側からのデータを、固定長パケット
   データへ変換し、その多重・分離を行う加入者側装置
   と、複数の前記加入者側装置からの固定長パケットデー
   タを多重・分離し、上位網へのデータ変換を行う局側装
   置と、前記加入者側装置と局側装置とを結ぶパケット伝
   送路とで構成され、 前記加入者側装置と局側装置はそれぞれ、 前記端末側又は上位網からのデータを固定長パケットデ
   ータに変換し、その多重・分離を行って前記パケット伝
   送路へ送出する上り／下り入力処理部と、 前記パケット伝送路を介して対向する装置から受信した
   固定長パケットデータを前記端末側又は上位網のデータ
   に変換し、その多重・分離を行う上り／下り出力処理部
   とを備え、さらにＣＰＵ設定値による試験パケットデー
   タを蓄積する送信メモリと、 前記送信メモリから読み出した試験パケットを前記上り
   ／下り入力処理部の空きパケット領域にのみ送出する試
   験パケット送信処理部と、を有することを特徴とするパ
   ケット通信装置。
2. 【請求項２】 前記試験パケット送信処理部において、
   前記ＣＰＵから試験パケット数を設定することで、その
   設定値分だけの試験パケットデータを前記空きパケット
   領域にのみ送出する請求項１記載のパケット通信装置。
3. 【請求項３】 前記送信メモリは２面のメモリ構成を有
   し、前記ＣＰＵからの面切り替え指示に従って前記ＣＰ
   Ｕによる試験パケットデータの書き込みと前記試験パケ
   ット送信処理部によるそのデータの読み出しが行われる
   請求項１記載のパケット通信装置。
4. 【請求項４】 前記加入者側装置と局側装置は、さらに
   ＣＰＵ設定による試験パケットヘッダ領域値と前記上り
   ／下り出力処理部で受信したパケットのパケットヘッダ
   領域値とをビット比較し、それによって試験パケットを
   識別して受信する試験パケット受信処理部と、 前記試験パケット受信処理部で受信した試験パケットを
   保持する受信メモリとを有する請求項１記載のパケット
   通信装置。
5. 【請求項５】 前記試験パケット受信部は受信した試験
   パケット数を前記ＣＰＵに通知し、前記ＣＰＵはその通
   知された受信パケット数に従って前記受信メモリから受
   信した試験パケットデータを読み出すことで試験パケッ
   トデータの内容をモニタする請求項４記載のパケット通
   信装置。
6. 【請求項６】 前記加入者側装置と局側装置は、さらに
   ＣＰＵ設定値による折り返しパケットヘッダ領域値と前
   記上り／下り出力処理部で受信したパケットのパケット
   ヘッダ領域値をビット比較し、一致した受信パケットを
   折り返しメモリに蓄積し、前記上り／下り入力処理部の
   空きパケット領域にのみ前記折り返しメモリから読み出
   したパケットデータを送出する折り返し処理部を有する
   請求項４記載のパケット通信装置。
7. 【請求項７】 パケットデータフォーマットのパケット
   ヘッダ領域にループ指定ビットを設けることにより、前
   記折り返し処理部は送信側の装置で設定されたループ指
   定ビットに従って無条件に試験パケットの折り返しを行
   う請求項６記載のパケット通信装置。
8. 【請求項８】 入力された所定フォーマットのデータを
   パケットデータに変換し、それを対向するパケット通信
   装置に出力するデータ入力処理部、 前記対向するパケット通信装置からのパケットデータを
   受信し、それを前記所定フォーマットのデータとして出
   力するデータ出力処理部、 前記データ出力処理部において受信した試験パケットデ
   ータをループバック処理のために前記データ入力処理部
   に折り返す折り返し処理部、そして前記データ入力処理
   部へ前記対向するパケット通信装置に送出する試験パケ
   ットデータを与え、前記データ出力処理部で受信したパ
   ケットデータの中から試験パケットを抽出して判定し、
   そして前記折り返し処理部に受信した試験パケットデー
   タの折り返しを指示するパス疎通試験制御部から成り、 前記試験パケットの送受信は、前記対向するパケット通
   信装置との間の空きパケット時間領域を使って行うこと
   を特徴とするパケット通信装置。