JP3139470B2 - インタフェース変換装置 - Google Patents
インタフェース変換装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode）網を介してインターネット等のコ
ネクションレス通信を行う際に使用するインタフェース
変換装置に関する。
nous Transfer Mode）網を介してインターネット等のコ
ネクションレス通信を行う際に使用するインタフェース
変換装置に関する。
【０００２】
【従来の技術】従来から、ＡＴＭ網を介してインターネ
ット等のコネクションレス通信を行う方式等が種々提案
されている。
ット等のコネクションレス通信を行う方式等が種々提案
されている。
【０００３】例えば、ユーザＬＡＮとＡＴＭ網とを相互
接続する装置における既存ＬＡＮプロトコルからＡＴＭ
プロトコルへの変換処理の従来の例を説明すると、先
ず、ＡＡＬ（ATM Adaptation Layer）で、ＳＳＣＳ（Se
rvice Specific Convergence Sublayer）で転送すべき
ユーザフレームからデータの誤り検出に用いられるＦＣ
Ｓ（Frame Check Sequence）のフィールドを除去する。
その後、ＳＳＣＳからのデータ長やそのデータ誤り検出
を行うためのＦＣＳを含むＡＡＬｔｙｐｅ５のトレイラ
をＣＰＣＳ（Common Part Convergence Sublayer）にて
付与し、ＣＰＣＳ−ＰＤＵを構築する。ＳＡＲ（Segreg
ation And Reassembly）層でＣＰＣＳ−ＰＤＵを４８バ
イトごとのセグメントに区切る。ＡＴＭレイヤでは、転
送すべきＶＰＩ／ＶＣＩ及び、コネクション識別子を含
むヘッダ５バイトを各セグメントに付与することによ
り、５３バイトセルを構成する。尚、ＡＴＭプロトコル
から既存ＬＡＮプロトコルに変換する場合は、前記手順
の逆の過程が実行される。
接続する装置における既存ＬＡＮプロトコルからＡＴＭ
プロトコルへの変換処理の従来の例を説明すると、先
ず、ＡＡＬ（ATM Adaptation Layer）で、ＳＳＣＳ（Se
rvice Specific Convergence Sublayer）で転送すべき
ユーザフレームからデータの誤り検出に用いられるＦＣ
Ｓ（Frame Check Sequence）のフィールドを除去する。
その後、ＳＳＣＳからのデータ長やそのデータ誤り検出
を行うためのＦＣＳを含むＡＡＬｔｙｐｅ５のトレイラ
をＣＰＣＳ（Common Part Convergence Sublayer）にて
付与し、ＣＰＣＳ−ＰＤＵを構築する。ＳＡＲ（Segreg
ation And Reassembly）層でＣＰＣＳ−ＰＤＵを４８バ
イトごとのセグメントに区切る。ＡＴＭレイヤでは、転
送すべきＶＰＩ／ＶＣＩ及び、コネクション識別子を含
むヘッダ５バイトを各セグメントに付与することによ
り、５３バイトセルを構成する。尚、ＡＴＭプロトコル
から既存ＬＡＮプロトコルに変換する場合は、前記手順
の逆の過程が実行される。
【０００４】また、特開平４−１３８７３９号公報に
は、ユーザ機器から送出されるデータパケットをユーザ
インタフェースでＡＴＭセルに変換し、バーチャルコネ
クションを介してコネクションレス処理部に送り、コネ
クションレス処理部においてＡＴＭセルを宛先ユーザイ
ンタフェースの方向のバーチャルコネクションに載せ変
えていくことによりＡＴＭセルをルーティングするよう
にして、少数のバーチャルコネクションでシステムを構
築できるようにしたＡＴＭ網を用いた通信方式が開示さ
れている。特開平４−２９７１６５号公報には、コネク
ションオリエンテッドサービスとコネクションレスサー
ビスの通信を混在して効率よく伝送するローカルエリア
ネットワークが開示されている。特開平５−１６７６０
３号公報には、既存端末インタフェース部に、ＡＴＭセ
ル多重・分離部、ＡＴＭセル組立・分解部、既存端末終
端部の他に拡張インタフェース部を備えることにより、
既存端末インタフェース部を拡張できるようにしたアダ
プタ装置が開示されている。特開平８−２７４８１５号
公報には、比較的小規模なＡＴＭ−ＬＡＮ環境下での使
用を想定して、ＬＡＮエミュレーションプロトコル仕様
の第１のＡＴＭ端末及びＩＰオーバＡＴＭプロトコル仕
様の端末間での通信を行うＡＴＭ−ＬＡＮが開示されて
いる。また、特開平９−２８４３１０号公報には、多重
化信号を信号処理速度まで一旦多重分離することなく、
直接多重化信号上に存在する各信号ＡＴＭセルとデセル
化を行うＡＴＭ多重分離装置が開示されている。
は、ユーザ機器から送出されるデータパケットをユーザ
インタフェースでＡＴＭセルに変換し、バーチャルコネ
クションを介してコネクションレス処理部に送り、コネ
クションレス処理部においてＡＴＭセルを宛先ユーザイ
ンタフェースの方向のバーチャルコネクションに載せ変
えていくことによりＡＴＭセルをルーティングするよう
にして、少数のバーチャルコネクションでシステムを構
築できるようにしたＡＴＭ網を用いた通信方式が開示さ
れている。特開平４−２９７１６５号公報には、コネク
ションオリエンテッドサービスとコネクションレスサー
ビスの通信を混在して効率よく伝送するローカルエリア
ネットワークが開示されている。特開平５−１６７６０
３号公報には、既存端末インタフェース部に、ＡＴＭセ
ル多重・分離部、ＡＴＭセル組立・分解部、既存端末終
端部の他に拡張インタフェース部を備えることにより、
既存端末インタフェース部を拡張できるようにしたアダ
プタ装置が開示されている。特開平８−２７４８１５号
公報には、比較的小規模なＡＴＭ−ＬＡＮ環境下での使
用を想定して、ＬＡＮエミュレーションプロトコル仕様
の第１のＡＴＭ端末及びＩＰオーバＡＴＭプロトコル仕
様の端末間での通信を行うＡＴＭ−ＬＡＮが開示されて
いる。また、特開平９−２８４３１０号公報には、多重
化信号を信号処理速度まで一旦多重分離することなく、
直接多重化信号上に存在する各信号ＡＴＭセルとデセル
化を行うＡＴＭ多重分離装置が開示されている。
【０００５】
【発明が解決しようとする課題】ところで、インターネ
ット等のコネクションレス通信のトラヒックの急激な拡
大に伴い、前記トラヒックの大規模基幹網への効率的な
収容が要請されるようになってきており、高信頼性且つ
低コストでＡＴＭ網とコネクションレス通信可能なシス
テムを構築する必要がある。前記前掲の各従来技術にお
いては、ＡＴＭ通信網とＬＡＮ等との間のインタフェー
ス部分に障害が生じたか否か等の確認が困難であり又、
前記要請に応えることができないという問題があった。
ット等のコネクションレス通信のトラヒックの急激な拡
大に伴い、前記トラヒックの大規模基幹網への効率的な
収容が要請されるようになってきており、高信頼性且つ
低コストでＡＴＭ網とコネクションレス通信可能なシス
テムを構築する必要がある。前記前掲の各従来技術にお
いては、ＡＴＭ通信網とＬＡＮ等との間のインタフェー
ス部分に障害が生じたか否か等の確認が困難であり又、
前記要請に応えることができないという問題があった。
【０００６】本発明は、ＡＴＭ網を介してインターネッ
ト等のコネクションレス通信を行う形態において、網内
装置のインタフェースの変更のみで、コネクションレス
データ通信を可能にすると共にシステム全体の信頼性を
向上することを課題としている。
ト等のコネクションレス通信を行う形態において、網内
装置のインタフェースの変更のみで、コネクションレス
データ通信を可能にすると共にシステム全体の信頼性を
向上することを課題としている。
【０００７】
【課題を解決するための手段】本発明のインタフェース
変換装置は、セル化処理過程でセル組立分解回路から受
信したＡＴＭセルを所定の装置内セルフォーマットに変
換すると共に装置内セル長の監視セルを周期的に発生さ
せてセル多重分離回路に出力する第１の変換回路と、デ
セル化処理過程で前記セル多重分離回路から受信した装
置内セルを元のＡＴＭセルフォーマットに変換すると共
に前記監視セルを廃棄して前記セル組立分解回路に出力
する第２の変換回路とを備えて成ることを特徴としてい
る。第１の変換回路は、セル化処理過程でセル組立分解
回路から受信したＡＴＭセルを所定の装置内セルフォー
マットに変換すると共に装置内セル長の監視セルを周期
的に発生させる。第２の変換回路は、デセル化処理過程
で前記セル多重分離回路から受信した装置内セルを元の
ＡＴＭセルフォーマットに変換すると共に前記監視セル
を廃棄する。
変換装置は、セル化処理過程でセル組立分解回路から受
信したＡＴＭセルを所定の装置内セルフォーマットに変
換すると共に装置内セル長の監視セルを周期的に発生さ
せてセル多重分離回路に出力する第１の変換回路と、デ
セル化処理過程で前記セル多重分離回路から受信した装
置内セルを元のＡＴＭセルフォーマットに変換すると共
に前記監視セルを廃棄して前記セル組立分解回路に出力
する第２の変換回路とを備えて成ることを特徴としてい
る。第１の変換回路は、セル化処理過程でセル組立分解
回路から受信したＡＴＭセルを所定の装置内セルフォー
マットに変換すると共に装置内セル長の監視セルを周期
的に発生させる。第２の変換回路は、デセル化処理過程
で前記セル多重分離回路から受信した装置内セルを元の
ＡＴＭセルフォーマットに変換すると共に前記監視セル
を廃棄する。
【０００８】
【発明の実施の形態】図１は、本発明の実施の形態に係
るブロック図である。図１に示すように、本実施の形態
に係るインタフェース変換装置は、セル組立分解（ＳＡ
Ｒ：Segmentation And Reassembly）回路１Ｐとセル多
重分離（ＭＬＤＸ：Multiplex and Demultiplex）回路
１Ｑ間に、第１の変換回路としてのセル化処理（ＣＬ
Ａ：CellAssembly）側変換回路１Ｌ及び第２の変換回路
としてのデセル化処理（ＣＬＤ：Cell Deassembly）側
変換回路１Ｍを備える構成となっている。
るブロック図である。図１に示すように、本実施の形態
に係るインタフェース変換装置は、セル組立分解（ＳＡ
Ｒ：Segmentation And Reassembly）回路１Ｐとセル多
重分離（ＭＬＤＸ：Multiplex and Demultiplex）回路
１Ｑ間に、第１の変換回路としてのセル化処理（ＣＬ
Ａ：CellAssembly）側変換回路１Ｌ及び第２の変換回路
としてのデセル化処理（ＣＬＤ：Cell Deassembly）側
変換回路１Ｍを備える構成となっている。
【０００９】ＳＡＲ回路１Ｐは、ユーザＬＡＮからのパ
ケットをコネクションレス通信に必要となる諸情報を付
与した中間フレームを介して５３バイト長のＡＴＭセル
に収容する機能を有している。本実施の形態に係るイン
タフェース変換装置とＳＡＲ回路１Ｐは、ＵＴＯＰＩＡ
（Universal Test & Operations Physical Interfacefo
r ATM）インタフェースにより接続され、ＣＬＡ方向
（ＳＡＲ回路１Ｐ→ＭＬＤＸ回路１Ｑ）の処理を行うＣ
ＬＡ側変換回路１Ｌは、第１の記憶装置としてのＣＬＡ
側メモリ装置１Ａ、第１の書込制御回路としての書込制
御回路１Ｂ、第１の読出制御回路としての読出制御回路
１Ｃ、第１の読出位相ズレ検出回路としての読出位相ズ
レ検出回路１Ｆ、フレームパルス生成回路１Ｅ及びセル
多重回路１Ｄを備えている。
ケットをコネクションレス通信に必要となる諸情報を付
与した中間フレームを介して５３バイト長のＡＴＭセル
に収容する機能を有している。本実施の形態に係るイン
タフェース変換装置とＳＡＲ回路１Ｐは、ＵＴＯＰＩＡ
（Universal Test & Operations Physical Interfacefo
r ATM）インタフェースにより接続され、ＣＬＡ方向
（ＳＡＲ回路１Ｐ→ＭＬＤＸ回路１Ｑ）の処理を行うＣ
ＬＡ側変換回路１Ｌは、第１の記憶装置としてのＣＬＡ
側メモリ装置１Ａ、第１の書込制御回路としての書込制
御回路１Ｂ、第１の読出制御回路としての読出制御回路
１Ｃ、第１の読出位相ズレ検出回路としての読出位相ズ
レ検出回路１Ｆ、フレームパルス生成回路１Ｅ及びセル
多重回路１Ｄを備えている。
【００１０】一方、ＣＬＤ方向（ＭＬＤＸ回路１Ｑ→Ｓ
ＡＲ回路１Ｐ）の処理を行うＣＬＤ側変換回路１Ｍは、
第２の記憶装置としてのＣＬＤ側メモリ装置１Ｇ、第２
の書込制御回路としての書込制御回路１Ｋ、第２の読出
制御回路としての読出制御回路１Ｊ、第２の読出位相ズ
レ検出回としての路読出位相ズレ検出回路１Ｆ、ＨＥＣ
（Header Error Control）演算付与回路１Ｈを備えてい
る。
ＡＲ回路１Ｐ）の処理を行うＣＬＤ側変換回路１Ｍは、
第２の記憶装置としてのＣＬＤ側メモリ装置１Ｇ、第２
の書込制御回路としての書込制御回路１Ｋ、第２の読出
制御回路としての読出制御回路１Ｊ、第２の読出位相ズ
レ検出回としての路読出位相ズレ検出回路１Ｆ、ＨＥＣ
（Header Error Control）演算付与回路１Ｈを備えてい
る。
【００１１】先ず、ＣＬＡ方向の処理に関して概略説明
する。ＣＬＡ処理は、ＳＡＲ回路１Ｐからの装置内クロ
ック（ＴＣＬＫ）でデータを受信し、ＣＬＡ側メモリ書
込制御により有効となる５３バイト長のＡＴＭセルデー
タをＣＬＡ側メモリ装置１Ａに書き込む。書込制御回路
１Ｂは、ＣＬＡ側メモリ装置１Ａ内のオーバーフローを
検出し、定められた閾値(THREShold)を越えると、ＳＡ
Ｒ回路１Ｐに対して読出を一時的に停止させるための読
出し一時停止(back pressure)信号ＴＣＬＡＶを送出す
る。ＣＬＡ側メモリ装置１Ａ読出時において、ＣＯＨ
（Cell Over Head）として１バイトの付加情報を付与し
た５４バイトの装置内セルフォーマットに変換する。前
記フォーマット変換処理は、読出制御回路１Ｃ、フレー
ムパルス生成回路１Ｅ、セル多重回路１Ｄによる連携動
作により行われる。
する。ＣＬＡ処理は、ＳＡＲ回路１Ｐからの装置内クロ
ック（ＴＣＬＫ）でデータを受信し、ＣＬＡ側メモリ書
込制御により有効となる５３バイト長のＡＴＭセルデー
タをＣＬＡ側メモリ装置１Ａに書き込む。書込制御回路
１Ｂは、ＣＬＡ側メモリ装置１Ａ内のオーバーフローを
検出し、定められた閾値(THREShold)を越えると、ＳＡ
Ｒ回路１Ｐに対して読出を一時的に停止させるための読
出し一時停止(back pressure)信号ＴＣＬＡＶを送出す
る。ＣＬＡ側メモリ装置１Ａ読出時において、ＣＯＨ
（Cell Over Head）として１バイトの付加情報を付与し
た５４バイトの装置内セルフォーマットに変換する。前
記フォーマット変換処理は、読出制御回路１Ｃ、フレー
ムパルス生成回路１Ｅ、セル多重回路１Ｄによる連携動
作により行われる。
【００１２】フレームパルス生成回路１Ｅでは、装置内
フレーム位相に同期した基準クロックよりフレームパル
スを一定の周期で生成し、セル多重回路１Ｄでは、装置
内でのみ有効な空きセル（以下、周期監視セルと呼ぶ）
と位相を合わせてＭＬＤＸ回路１Ｑに出力する。また、
セル多重回路１Ｄは、周期監視セルを所定周期毎に挿入
する機能を有しており、周期監視セル挿入タイミングで
は、ＣＬＡ側メモリ装置１Ａ内の有効セルの読出を中断
する。前記周期監視セルは、ＭＬＤＸ回路１Ｑ側に設け
られた監視装置（図示せず）により、主信号導通の監視
や障害箇所の特定等、システムの監視に使用される。
フレーム位相に同期した基準クロックよりフレームパル
スを一定の周期で生成し、セル多重回路１Ｄでは、装置
内でのみ有効な空きセル（以下、周期監視セルと呼ぶ）
と位相を合わせてＭＬＤＸ回路１Ｑに出力する。また、
セル多重回路１Ｄは、周期監視セルを所定周期毎に挿入
する機能を有しており、周期監視セル挿入タイミングで
は、ＣＬＡ側メモリ装置１Ａ内の有効セルの読出を中断
する。前記周期監視セルは、ＭＬＤＸ回路１Ｑ側に設け
られた監視装置（図示せず）により、主信号導通の監視
や障害箇所の特定等、システムの監視に使用される。
【００１３】尚、ＣＬＡ側メモリ装置１Ａ内に転送すべ
きセルがない場合は、空きセルを挿入する。
きセルがない場合は、空きセルを挿入する。
【００１４】読出位相ズレ検出回路１Ｆは、読み出し先
頭位置におけるＣＰ（セルパルス）の位相ズレをチェッ
クし、ズレを検出した場合はリセット信号ＲＥＳＥＴを
出力して、ＣＬＡ側メモリ装置１Ａに対してリセット処
理を行う。
頭位置におけるＣＰ（セルパルス）の位相ズレをチェッ
クし、ズレを検出した場合はリセット信号ＲＥＳＥＴを
出力して、ＣＬＡ側メモリ装置１Ａに対してリセット処
理を行う。
【００１５】次に、ＣＬＤ方向の処理に関して概略説明
する。ＣＬＤ処理は、基本的にはＣＬＡ処理と逆の手順
で実行される。書込制御回路１Ｋにおいて、ＭＬＤＸ回
路１Ｑから受信した５４バイト長セルのＣＯＨの上位２
ビットを参照することにより有効セルのみを抽出し、Ｃ
ＯＨを削除した５３バイトのＡＴＭセルに復元する。
する。ＣＬＤ処理は、基本的にはＣＬＡ処理と逆の手順
で実行される。書込制御回路１Ｋにおいて、ＭＬＤＸ回
路１Ｑから受信した５４バイト長セルのＣＯＨの上位２
ビットを参照することにより有効セルのみを抽出し、Ｃ
ＯＨを削除した５３バイトのＡＴＭセルに復元する。
【００１６】書込制御回路１Ｋは有効セル以外のセル
（周期監視セル及び空きセル）を廃棄し、ＨＥＣ演算付
与回路１Ｈにおいて有効セルのみＨＥＣ演算及びＨＥＣ
フィールドの付与を行った後、ＣＬＤ側メモリ装置１Ｇ
に格納する。読出制御回路１Ｊは、ＳＡＲ回路１Ｐ側の
フレームタイミングで、ＲＳＯＣ（セルパルス）を出力
するように制御し又、ＳＡＲ回路１Ｐに対して読出を許
可するための制御信号ＲＣＬＡＶをＳＡＲ回路１Ｐから
の受信クロック（ＲＣＬＫ）に応じて送出する。また、
ＳＡＲ回路１Ｐからの読み出し停止（back pressure）
に応じてセルデータの送出を停止する。尚、読出位相ズ
レ検出回路１Ｆは、ＣＬＡ側変換回路１Ｌと同等の構成
である。
（周期監視セル及び空きセル）を廃棄し、ＨＥＣ演算付
与回路１Ｈにおいて有効セルのみＨＥＣ演算及びＨＥＣ
フィールドの付与を行った後、ＣＬＤ側メモリ装置１Ｇ
に格納する。読出制御回路１Ｊは、ＳＡＲ回路１Ｐ側の
フレームタイミングで、ＲＳＯＣ（セルパルス）を出力
するように制御し又、ＳＡＲ回路１Ｐに対して読出を許
可するための制御信号ＲＣＬＡＶをＳＡＲ回路１Ｐから
の受信クロック（ＲＣＬＫ）に応じて送出する。また、
ＳＡＲ回路１Ｐからの読み出し停止（back pressure）
に応じてセルデータの送出を停止する。尚、読出位相ズ
レ検出回路１Ｆは、ＣＬＡ側変換回路１Ｌと同等の構成
である。
【００１７】図２〜図５は、図１に示すインタフェース
変換装置の動作を説明するためのタイミング図で、図２
及び図３はＣＬＡ方向の処理を行う場合のタイミング図
を示し、図４及び図５はＣＬＤ方向の処理を行う場合の
タイミング図を示している。
変換装置の動作を説明するためのタイミング図で、図２
及び図３はＣＬＡ方向の処理を行う場合のタイミング図
を示し、図４及び図５はＣＬＤ方向の処理を行う場合の
タイミング図を示している。
【００１８】以下、図１〜図５を参照して、その動作を
説明する。先ず、ＣＬＡ処理動作を説明し、次に、ＣＬ
Ｄ処理動作を説明する。
説明する。先ず、ＣＬＡ処理動作を説明し、次に、ＣＬ
Ｄ処理動作を説明する。
【００１９】ＣＬＡ処理過程において、本インタフェー
ス変換装置は、ＳＡＲ回路１ＰのＵＴＯＰＩＡインタフ
ェースにより、装置内クロックＴＣＬＫの立ち上がりに
同期して、ＳＡＲ回路からの８ビットパラレル送信デー
タであるセルデータＴｘ［７．．０］を受信する。８ビ
ット幅のデータバスＴｘ［７．．０］上に有効なセルデ
ータが送出されている時は、イネーブル信号であるＴＥ
ＮＢＬ＿Ｂ信号がローレベルであり、ＡＴＭセルヘッダ
の先頭位置Ｈ１に同期したセルパルスＴＳＯＣ信号がハ
イレベルで入力される。
ス変換装置は、ＳＡＲ回路１ＰのＵＴＯＰＩＡインタフ
ェースにより、装置内クロックＴＣＬＫの立ち上がりに
同期して、ＳＡＲ回路からの８ビットパラレル送信デー
タであるセルデータＴｘ［７．．０］を受信する。８ビ
ット幅のデータバスＴｘ［７．．０］上に有効なセルデ
ータが送出されている時は、イネーブル信号であるＴＥ
ＮＢＬ＿Ｂ信号がローレベルであり、ＡＴＭセルヘッダ
の先頭位置Ｈ１に同期したセルパルスＴＳＯＣ信号がハ
イレベルで入力される。
【００２０】本インタフェース変換装置は、ＴＥＮＢＬ
＿Ｂ信号のローレベルを検出すると、データバスＴｘ
［７．．０］よりデータを読み出し、ＴＳＯＣ信号によ
り示されたセルの先頭位置より５３バイトクロックサイ
クルでＡＴＭセルデータをＣＬＡ側メモリ装置１Ａに書
き込む。書込制御回路１Ｂは、後述するＦＩＦＯメモリ
内部に次のセルデータを受け付けるだけの空き領域があ
る場合は、ＴＣＬＡＶ信号をハイレベルに保持している
が、予め前記ＦＩＦＯメモリ内部に設定された閾値を越
え、これ以上のデータを受信できなくなると、現在転送
中のセル転送を終える数クロック前までにＴＣＬＡＶ信
号をローレベルにし、ＳＡＲ回路１Ｐに対してＣＬＡ側
メモリ装置１Ａへの書き込み停止を通知する。
＿Ｂ信号のローレベルを検出すると、データバスＴｘ
［７．．０］よりデータを読み出し、ＴＳＯＣ信号によ
り示されたセルの先頭位置より５３バイトクロックサイ
クルでＡＴＭセルデータをＣＬＡ側メモリ装置１Ａに書
き込む。書込制御回路１Ｂは、後述するＦＩＦＯメモリ
内部に次のセルデータを受け付けるだけの空き領域があ
る場合は、ＴＣＬＡＶ信号をハイレベルに保持している
が、予め前記ＦＩＦＯメモリ内部に設定された閾値を越
え、これ以上のデータを受信できなくなると、現在転送
中のセル転送を終える数クロック前までにＴＣＬＡＶ信
号をローレベルにし、ＳＡＲ回路１Ｐに対してＣＬＡ側
メモリ装置１Ａへの書き込み停止を通知する。
【００２１】装置内セルフォーマットへの変換処理は、
ＣＬＡ側メモリ装置１Ａの読出時に行われる。フレーム
パルス生成回路１Ｅで、装置内基準クロックより一定の
周期でフレームパルスＭｘＳＦＰを生成し、セル多重回
路１Ｄで周期監視セルを所定周期毎に挿入する。ＭＬＤ
Ｘ回路１Ｑへの出力は、８ビットパラレルの５４バイト
長の装置内セルデータＭｘＳ［７．．０］と、装置内セ
ル先頭位置Ｃ１を示すセルパルスＭｘＳＣＰ信号と、周
期監視セル挿入位置を示すＭｘＳＦＰ信号である。
ＣＬＡ側メモリ装置１Ａの読出時に行われる。フレーム
パルス生成回路１Ｅで、装置内基準クロックより一定の
周期でフレームパルスＭｘＳＦＰを生成し、セル多重回
路１Ｄで周期監視セルを所定周期毎に挿入する。ＭＬＤ
Ｘ回路１Ｑへの出力は、８ビットパラレルの５４バイト
長の装置内セルデータＭｘＳ［７．．０］と、装置内セ
ル先頭位置Ｃ１を示すセルパルスＭｘＳＣＰ信号と、周
期監視セル挿入位置を示すＭｘＳＦＰ信号である。
【００２２】一方、ＣＬＤ処理では、ＭＬＤＸ回路から
８ビットパラレルのデータＭｘＲ［７．．０］、セルパ
ルスＭｘＲＣＰ及びフレームパルスＭｘＲＦＰを受信
し、５４バイト装置内セルのＣＯＨの所定ビット（Ｍｘ
Ｒ［７，６］）の参照により有効セルのみを抽出し、Ｃ
ＯＨを削除した５３バイト長のＡＴＭセルフォーマット
に復元する。ＣＬＤ側メモリ書込制御回路１Ｋ側では有
効セル以外のセル（周期監視セル及び空きセル）を廃棄
し、ＨＥＣ演算付与回路１Ｈにおいて有効セルのみＨＥ
Ｃ演算及びＨＥＣフィールドの付与を行った後、ＣＬＤ
側メモリ装置１Ｇに格納する。
８ビットパラレルのデータＭｘＲ［７．．０］、セルパ
ルスＭｘＲＣＰ及びフレームパルスＭｘＲＦＰを受信
し、５４バイト装置内セルのＣＯＨの所定ビット（Ｍｘ
Ｒ［７，６］）の参照により有効セルのみを抽出し、Ｃ
ＯＨを削除した５３バイト長のＡＴＭセルフォーマット
に復元する。ＣＬＤ側メモリ書込制御回路１Ｋ側では有
効セル以外のセル（周期監視セル及び空きセル）を廃棄
し、ＨＥＣ演算付与回路１Ｈにおいて有効セルのみＨＥ
Ｃ演算及びＨＥＣフィールドの付与を行った後、ＣＬＤ
側メモリ装置１Ｇに格納する。
【００２３】ＣＬＤ側メモリ装置１Ｇの読出制御によ
り、ＳＡＲ回路１Ｐからの受信クロックＲＣＬＫの立ち
上がりに同期して、８ビットパラレルの５３バイトセル
データＲｘ［７．．０］を出力する。データバスＲｘ
［７．．０］上に有効なセルデータが送出されている時
は、イネーブル信号であるＲＥＮＢＬ＿Ｂ信号がローレ
ベルであり、セルヘッダの先頭位置Ｈ１に同期したＲＳ
ＯＣ信号がハイレベルで出力される。また、ＣＬＤ側メ
モリ装置１Ｇ内にＳＡＲ回路１Ｐへ出力すべき有効なセ
ルデータがなくなると、ＲＣＬＡＶ信号をローレベルに
し、データ出力を停止する。
り、ＳＡＲ回路１Ｐからの受信クロックＲＣＬＫの立ち
上がりに同期して、８ビットパラレルの５３バイトセル
データＲｘ［７．．０］を出力する。データバスＲｘ
［７．．０］上に有効なセルデータが送出されている時
は、イネーブル信号であるＲＥＮＢＬ＿Ｂ信号がローレ
ベルであり、セルヘッダの先頭位置Ｈ１に同期したＲＳ
ＯＣ信号がハイレベルで出力される。また、ＣＬＤ側メ
モリ装置１Ｇ内にＳＡＲ回路１Ｐへ出力すべき有効なセ
ルデータがなくなると、ＲＣＬＡＶ信号をローレベルに
し、データ出力を停止する。
【００２４】図６は、図１におけるＣＬＡ側変換回路１
Ｌの詳細ブロック図である。図６において、バッファ長
監視回路３Ａ、リタイミング回路３Ｂ及び先入先出（Ｆ
ＩＦＯ）メモリ３Ｃは、図１のＣＬＡ側メモリ装置１Ａ
を構成している。
Ｌの詳細ブロック図である。図６において、バッファ長
監視回路３Ａ、リタイミング回路３Ｂ及び先入先出（Ｆ
ＩＦＯ）メモリ３Ｃは、図１のＣＬＡ側メモリ装置１Ａ
を構成している。
【００２５】また、図７はバッファ長監視回路３Ａの詳
細ブロック図、図８は読出制御回路１Ｃとフレームパル
ス生成回路１Ｅの協働関係を示す詳細ブロック図、図９
はセル多重回路１Ｄの詳細ブロック図である。
細ブロック図、図８は読出制御回路１Ｃとフレームパル
ス生成回路１Ｅの協働関係を示す詳細ブロック図、図９
はセル多重回路１Ｄの詳細ブロック図である。
【００２６】以下、図６〜図９を参照してＣＬＡ処理を
説明する。ＦＩＦＯメモリ３Ｃへの書込処理及び読出処
理は、書込制御回路１Ｂ及び読出制御回路１Ｃで行われ
る。ＦＩＦＯメモリ３Ｃへの書き込みは、ＳＡＲ回路１
Ｐからの受信信号であるＴＥＮＢＬ＿Ｂ信号がローレベ
ルの時（データイネーブル時）に行われ、バッファ長監
視回路３Ａでは、ＦＩＦＯメモリ３Ｃ内の書込アドレス
カウンタ（ＷＡＤＲ）値及び読出しアドレスカウンタ
（ＲＡＤＲ）値を常時監視し、バッファ長を算出する。
ここで、バッファ長が０より大きい場合（バッファ内に
１バイト以上のデータが格納されている場合）は、ＥＭ
ＰＴＹフラグを非アクティブとし、読出制御回路１Ｃへ
読出し開始を通知する。また、バッファ長が定められた
閾値（ＴＨＲＥＳ）を越えた場合は、ＴＣＬＡＶ信号を
非アクティブとし、バッファ長が閾値以下になるまでＳ
ＡＲ回路１Ｐからの書込みを停止する機能を有する。
説明する。ＦＩＦＯメモリ３Ｃへの書込処理及び読出処
理は、書込制御回路１Ｂ及び読出制御回路１Ｃで行われ
る。ＦＩＦＯメモリ３Ｃへの書き込みは、ＳＡＲ回路１
Ｐからの受信信号であるＴＥＮＢＬ＿Ｂ信号がローレベ
ルの時（データイネーブル時）に行われ、バッファ長監
視回路３Ａでは、ＦＩＦＯメモリ３Ｃ内の書込アドレス
カウンタ（ＷＡＤＲ）値及び読出しアドレスカウンタ
（ＲＡＤＲ）値を常時監視し、バッファ長を算出する。
ここで、バッファ長が０より大きい場合（バッファ内に
１バイト以上のデータが格納されている場合）は、ＥＭ
ＰＴＹフラグを非アクティブとし、読出制御回路１Ｃへ
読出し開始を通知する。また、バッファ長が定められた
閾値（ＴＨＲＥＳ）を越えた場合は、ＴＣＬＡＶ信号を
非アクティブとし、バッファ長が閾値以下になるまでＳ
ＡＲ回路１Ｐからの書込みを停止する機能を有する。
【００２７】バッファ長監視回路３Ａは、図７に示すよ
うにアップダウンカウンタ４Ａと２つのコンパレータ回
路４Ｂ、４Ｃによって構成されている。ＦＩＦＯメモリ
３Ｃへの書込制御信号であるＴＥＮＢＬ＿Ｂ信号（Writ
e REQuest：ＷＲＥＱ）がアクティブな区間はアップダ
ウンカウンタ４Ａを装置内クロックＣＬＫによりカウン
トアップし、ＲＲＥＱ（Read REQuest）信号がアクテ
ィブな区間はアップダウンカウンタ４Ａをカウントダウ
ンする。ＴＥＮＢＬ＿Ｂ信号及びＲＲＥＱ信号が共にア
クティブとなる区間はカウントアップもカウントダウン
も行わず、現状のカウンタ値を保持する。
うにアップダウンカウンタ４Ａと２つのコンパレータ回
路４Ｂ、４Ｃによって構成されている。ＦＩＦＯメモリ
３Ｃへの書込制御信号であるＴＥＮＢＬ＿Ｂ信号（Writ
e REQuest：ＷＲＥＱ）がアクティブな区間はアップダ
ウンカウンタ４Ａを装置内クロックＣＬＫによりカウン
トアップし、ＲＲＥＱ（Read REQuest）信号がアクテ
ィブな区間はアップダウンカウンタ４Ａをカウントダウ
ンする。ＴＥＮＢＬ＿Ｂ信号及びＲＲＥＱ信号が共にア
クティブとなる区間はカウントアップもカウントダウン
も行わず、現状のカウンタ値を保持する。
【００２８】アップダウンカウンタ４Ａの出力は、２つ
のコンパレータ回路４Ｂ、４Ｃに接続されており、コン
パレータ回路４Ｂはバッファ長が装置内で規定した閾値
を越えたときにアクティブとなり、書込制御回路１Ｂに
対して、書込停止を通知するＴＨＲＥＳ信号を生成す
る。コンパレータ回路４Ｃは、ＦＩＦＯメモリ３Ｃ内に
データが格納されていない状態「０」を検出し、読出制
御回路１Ｃに対して、ＦＩＦＯメモリ３Ｃへの読出しを
停止するＥＭＰＴＹ信号を生成する。
のコンパレータ回路４Ｂ、４Ｃに接続されており、コン
パレータ回路４Ｂはバッファ長が装置内で規定した閾値
を越えたときにアクティブとなり、書込制御回路１Ｂに
対して、書込停止を通知するＴＨＲＥＳ信号を生成す
る。コンパレータ回路４Ｃは、ＦＩＦＯメモリ３Ｃ内に
データが格納されていない状態「０」を検出し、読出制
御回路１Ｃに対して、ＦＩＦＯメモリ３Ｃへの読出しを
停止するＥＭＰＴＹ信号を生成する。
【００２９】読出制御回路１Ｃは、装置内クロック及び
基準フレームパルスに基づいた読出し処理を行う。図８
を参照して読出制御回路１Ｃとフレームパルス生成回路
１Ｅの協働関係を説明する。読出制御回路１Ｃは、微分
回路５Ｃ、５４ＣＬＫカウンタ５Ｄ、デコーダ５Ｅ、論
理ゲート（Ｇａｔｅ）５Ｋ、フリップフロップ（ＦＦ）
５Ｊ、ＪＫフリップフロップ（ＪＫ−ＦＦ）５Ｌによっ
て構成されている。
基準フレームパルスに基づいた読出し処理を行う。図８
を参照して読出制御回路１Ｃとフレームパルス生成回路
１Ｅの協働関係を説明する。読出制御回路１Ｃは、微分
回路５Ｃ、５４ＣＬＫカウンタ５Ｄ、デコーダ５Ｅ、論
理ゲート（Ｇａｔｅ）５Ｋ、フリップフロップ（ＦＦ）
５Ｊ、ＪＫフリップフロップ（ＪＫ−ＦＦ）５Ｌによっ
て構成されている。
【００３０】微分回路５Ｃは、入力フレームパルス（Ｂ
ａｓｅ＿ＦＰ）の立ち上がりエッジを検出し、装置内に
おいて基準となる信号を生成する。５４ＣＬＫカウンタ
５Ｄ及び９０セルカウンタは前記信号をロード信号ＬＤ
Ｎとして使用する。５４ＣＬＫカウンタ５Ｄは、装置内
クロックＣＬＫを分周し５４ＣＬＫカウンタ５Ｄととも
に分周回路を構成するデコーダ５Ｅ及び波形整形用のフ
リップフロップ５Ｊを介して、ＣＬＡ側メモリ装置１Ａ
に対して読み出し先頭位相を決める５４バイトサイクル
のＣＰ（セルパルス）を出力する。更に、前記ＣＰ及び
ＥＭＰＴＹフラグの状態を加味した論理ゲート（Ｇａｔ
ｅ）５Ｋ及びＪＫフリップフロップ５Ｌを介して、ＣＬ
Ａ側メモリ装置１Ａへのリードイネーブル信号（ＲＲＥ
Ｑ）を生成する。
ａｓｅ＿ＦＰ）の立ち上がりエッジを検出し、装置内に
おいて基準となる信号を生成する。５４ＣＬＫカウンタ
５Ｄ及び９０セルカウンタは前記信号をロード信号ＬＤ
Ｎとして使用する。５４ＣＬＫカウンタ５Ｄは、装置内
クロックＣＬＫを分周し５４ＣＬＫカウンタ５Ｄととも
に分周回路を構成するデコーダ５Ｅ及び波形整形用のフ
リップフロップ５Ｊを介して、ＣＬＡ側メモリ装置１Ａ
に対して読み出し先頭位相を決める５４バイトサイクル
のＣＰ（セルパルス）を出力する。更に、前記ＣＰ及び
ＥＭＰＴＹフラグの状態を加味した論理ゲート（Ｇａｔ
ｅ）５Ｋ及びＪＫフリップフロップ５Ｌを介して、ＣＬ
Ａ側メモリ装置１Ａへのリードイネーブル信号（ＲＲＥ
Ｑ）を生成する。
【００３１】前記分周回路（５Ｄ、５Ｅ）で生成したＣ
Ｐは、フレームパルス生成回路１Ｅへ出力され、装置内
基準クロックに同期したフレームパルスＦＰを生成す
る。フレームパルス生成回路１Ｅは、９０セルカウンタ
５Ａ、デコーダ５Ｂ、論理ゲート（Ｇａｔｅ）５Ｇ、フ
リップフロップ（ＦＦ）５Ｆ、ＪＫフリップフロップ
（ＪＫ−ＦＦ）５Ｈにより構成され、読出制御回路１Ｃ
から受信したＣＰ（セルパルス）をカウントし、所定周
期毎（９０セル周期に１回）に挿入する周期監視セルの
位置を示すフレームパルスＦＰを生成する。前記分周
は、９０セルカウンタ５Ａ及びデコーダ５Ｂによって行
われ、論理ゲート５Ｇ及びＪＫフリップフロップ５Ｈを
介して出力される。生成したフレームパルスＦＰの立ち
上がり位置に同期して周期監視セルを挿入するために該
フレームパルスＦＰの立ち上がり位置を示す信号（ＲＲ
ＥＱ＿ｓｔｏｐ信号）を、フリップフロップ５Ｆを介し
て読出制御回路１Ｃへ返し、ＦＩＦＯメモリ３Ｃの読出
しを一旦停止する制御を行う。
Ｐは、フレームパルス生成回路１Ｅへ出力され、装置内
基準クロックに同期したフレームパルスＦＰを生成す
る。フレームパルス生成回路１Ｅは、９０セルカウンタ
５Ａ、デコーダ５Ｂ、論理ゲート（Ｇａｔｅ）５Ｇ、フ
リップフロップ（ＦＦ）５Ｆ、ＪＫフリップフロップ
（ＪＫ−ＦＦ）５Ｈにより構成され、読出制御回路１Ｃ
から受信したＣＰ（セルパルス）をカウントし、所定周
期毎（９０セル周期に１回）に挿入する周期監視セルの
位置を示すフレームパルスＦＰを生成する。前記分周
は、９０セルカウンタ５Ａ及びデコーダ５Ｂによって行
われ、論理ゲート５Ｇ及びＪＫフリップフロップ５Ｈを
介して出力される。生成したフレームパルスＦＰの立ち
上がり位置に同期して周期監視セルを挿入するために該
フレームパルスＦＰの立ち上がり位置を示す信号（ＲＲ
ＥＱ＿ｓｔｏｐ信号）を、フリップフロップ５Ｆを介し
て読出制御回路１Ｃへ返し、ＦＩＦＯメモリ３Ｃの読出
しを一旦停止する制御を行う。
【００３２】一方、図９に示すセル多重回路１Ｄは、Ｃ
ＯＨ（Cell Over Head）として１バイトの付加情報を付
与すると共に、前記フレームパルス生成処理において生
成されたフレームパルスＦＰの立ち上がり位置に同期し
て周期監視セルを挿入する機能を有している。通常は有
効セルが転送されるが、転送すべき有効セルがない場合
は空きセルを挿入する。
ＯＨ（Cell Over Head）として１バイトの付加情報を付
与すると共に、前記フレームパルス生成処理において生
成されたフレームパルスＦＰの立ち上がり位置に同期し
て周期監視セルを挿入する機能を有している。通常は有
効セルが転送されるが、転送すべき有効セルがない場合
は空きセルを挿入する。
【００３３】次に、図６及び図９を参照してセル多重回
路１Ｄの動作を説明する。図９に示すように、セル多重
回路１Ｄは、ＳＥＬ端子に入力される信号ＣＰ’（ＣＰ
の位相をシフトした信号）及びフレームパルスＦＰ４に
応じて、選択的に入力信号を出力する４：１セレクタ
（ＳＥＬ）６Ａ及びマルチプレクサ（ＭＵＸ）６Ｂの２
段階のセレクタによって構成されている。４：１ＳＥＬ
６Ａは、選択信号ＣＰ’、ＦＰにより送出するセル種別
（空きセル、周期監視セルあるいはユーザセル）に応じ
たビットパターンを選択し、次段セレクタであるＭＵＸ
６Ｂに送出する。ここで、送出対象セルが空きセルの場
合はＣＯＨの上位４ビットとして「００００」が選択さ
れ、周期監視セルの場合はＣＯＨの上位４ビットとして
「０１００」が選択され、ユーザセルの場合はＣＯＨの
上位４ビットとして「１１００」が選択され、ＣＯＨフ
ィールドの所定位置に付与される。
路１Ｄの動作を説明する。図９に示すように、セル多重
回路１Ｄは、ＳＥＬ端子に入力される信号ＣＰ’（ＣＰ
の位相をシフトした信号）及びフレームパルスＦＰ４に
応じて、選択的に入力信号を出力する４：１セレクタ
（ＳＥＬ）６Ａ及びマルチプレクサ（ＭＵＸ）６Ｂの２
段階のセレクタによって構成されている。４：１ＳＥＬ
６Ａは、選択信号ＣＰ’、ＦＰにより送出するセル種別
（空きセル、周期監視セルあるいはユーザセル）に応じ
たビットパターンを選択し、次段セレクタであるＭＵＸ
６Ｂに送出する。ここで、送出対象セルが空きセルの場
合はＣＯＨの上位４ビットとして「００００」が選択さ
れ、周期監視セルの場合はＣＯＨの上位４ビットとして
「０１００」が選択され、ユーザセルの場合はＣＯＨの
上位４ビットとして「１１００」が選択され、ＣＯＨフ
ィールドの所定位置に付与される。
【００３４】また、実装スロットの番号を表す２ビット
のスロット信号ＳＬＯＴ、及び、パッケージの中に複数
のインタフェースが存在する場合にいずれのインタフェ
ースを選択するかを示す２ビットのハイウェイ信号ＨＷ
がＭＵＸ６Ｂに入力されており、これらの信号によって
出力ポートが決定される。信号ＳＬＯＴ及び信号ＨＷは
ＣＯＨに付与される。
のスロット信号ＳＬＯＴ、及び、パッケージの中に複数
のインタフェースが存在する場合にいずれのインタフェ
ースを選択するかを示す２ビットのハイウェイ信号ＨＷ
がＭＵＸ６Ｂに入力されており、これらの信号によって
出力ポートが決定される。信号ＳＬＯＴ及び信号ＨＷは
ＣＯＨに付与される。
【００３５】以上により、４：１セレクタ６Ａの出力信
号、信号ＳＬＯＴ及び信号ＨＷの計１バイトがＣＯＨに
付与される。
号、信号ＳＬＯＴ及び信号ＨＷの計１バイトがＣＯＨに
付与される。
【００３６】ＭＵＸ６Ｂは、５３バイト長のＡＴＭセル
に前記１バイト長のＣＯＨを付与した装置内セルフォー
マットに変換するためのセレクタであり、選択信号Ｃ
Ｐ、ＰＹＬＤによりＣＯＨを付与した５４バイト長装置
内セルＭｘＳ［７．．０］を出力する。４つの選択信号
（ＣＰ’、ＦＰ、ＣＰ、ＰＹＬＤ）は、図６のリタイミ
ング回路３Ｂにより生成する。
に前記１バイト長のＣＯＨを付与した装置内セルフォー
マットに変換するためのセレクタであり、選択信号Ｃ
Ｐ、ＰＹＬＤによりＣＯＨを付与した５４バイト長装置
内セルＭｘＳ［７．．０］を出力する。４つの選択信号
（ＣＰ’、ＦＰ、ＣＰ、ＰＹＬＤ）は、図６のリタイミ
ング回路３Ｂにより生成する。
【００３７】次に、ＣＬＤ処理に関して図面を参照して
説明する。図１０は、図１におけるＣＬＤ側変換回路１
Ｍの詳細ブロック図である。図１０において、バッファ
長監視回路３Ａ及び先入先出（ＦＩＦＯ）メモリ３Ｃ
は、図１のＣＬＤ側メモリ装置１Ｇを構成している。ま
た、バッファ長監視回路３Ａは、図７で示した構成と同
等のものであり又、ＦＩＦＯメモリ３Ｃも図６のＦＩＦ
Ｏメモリ３Ｃと同等のもので構成することができる。図
１１は、読出制御回路１Ｊの詳細ブロック図である。
説明する。図１０は、図１におけるＣＬＤ側変換回路１
Ｍの詳細ブロック図である。図１０において、バッファ
長監視回路３Ａ及び先入先出（ＦＩＦＯ）メモリ３Ｃ
は、図１のＣＬＤ側メモリ装置１Ｇを構成している。ま
た、バッファ長監視回路３Ａは、図７で示した構成と同
等のものであり又、ＦＩＦＯメモリ３Ｃも図６のＦＩＦ
Ｏメモリ３Ｃと同等のもので構成することができる。図
１１は、読出制御回路１Ｊの詳細ブロック図である。
【００３８】以下、図７、図１０及び図１１を参照して
ＣＬＤ処理手順を説明する。図１０に示すように、ＦＩ
ＦＯメモリ３Ｃへの書き込み及び読み出し処理は、書込
制御回路１Ｋ及び読出制御回路１Ｊで行われる。ＦＩＦ
Ｏメモリ３Ｃへは、ＣＯＨフィールドを削除した５３バ
イト長のセルフォーマットで書き込む。
ＣＬＤ処理手順を説明する。図１０に示すように、ＦＩ
ＦＯメモリ３Ｃへの書き込み及び読み出し処理は、書込
制御回路１Ｋ及び読出制御回路１Ｊで行われる。ＦＩＦ
Ｏメモリ３Ｃへは、ＣＯＨフィールドを削除した５３バ
イト長のセルフォーマットで書き込む。
【００３９】書込制御回路１Ｋにおいて、ＭＬＤＸ回路
１Ｑから受信した５４バイト長のセルデータの所定ビッ
ト（上位２ビット）を参照することにより、有効セル
（ＣＯＨの上位２ビットが「１１」のセル）のみを抽出
し、有効セル以外のセル（周期監視セル及び空きセル）
は、ＦＩＦＯメモリ３Ｃの入力側で廃棄する。
１Ｑから受信した５４バイト長のセルデータの所定ビッ
ト（上位２ビット）を参照することにより、有効セル
（ＣＯＨの上位２ビットが「１１」のセル）のみを抽出
し、有効セル以外のセル（周期監視セル及び空きセル）
は、ＦＩＦＯメモリ３Ｃの入力側で廃棄する。
【００４０】バッファ長監視回路３Ａは、ＣＬＡ処理過
程と同様の動作を行う。ＦＩＦＯメモリ３Ｃ内の書込ア
ドレスカウンタ（ＷＡＤＲ）値及び読出アドレスカウン
タ（ＲＡＤＲ）値を常時監視し、バッファ長を算出す
る。ここで、バッファ長が０より大きい場合は、ＥＭＰ
ＴＹフラグを非アクティブとし、ＣＬＤ側読出制御回路
１Ｊへ読み出し開始を通知する。但し、ＣＬＤ処理で
は、ＦＩＦＯメモリ３Ｃの入力側で有効セル以外のセル
を廃棄しており、バッファ長が閾値を越えることはない
ため、ＭＬＤＸ回路１Ｑに対して書き込みを停止する
（back-pressure）制御は行わない。
程と同様の動作を行う。ＦＩＦＯメモリ３Ｃ内の書込ア
ドレスカウンタ（ＷＡＤＲ）値及び読出アドレスカウン
タ（ＲＡＤＲ）値を常時監視し、バッファ長を算出す
る。ここで、バッファ長が０より大きい場合は、ＥＭＰ
ＴＹフラグを非アクティブとし、ＣＬＤ側読出制御回路
１Ｊへ読み出し開始を通知する。但し、ＣＬＤ処理で
は、ＦＩＦＯメモリ３Ｃの入力側で有効セル以外のセル
を廃棄しており、バッファ長が閾値を越えることはない
ため、ＭＬＤＸ回路１Ｑに対して書き込みを停止する
（back-pressure）制御は行わない。
【００４１】ＣＬＤ処理の読出制御回路１Ｊは、ＣＬＡ
処理の読み出し制御に比べて極めて単純な制御で実現で
きる。図１１を参照して読出制御回路１Ｊの構成を説明
する。読出制御回路１Ｊは、５３ＣＬＫカウンタ８Ａ、
デコーダ８Ｂ、２個の論理ゲート（Ｇａｔｅ）８Ｃ、８
Ｄ、フリップフロップ（ＦＦ）８Ｅ、２個のＪＫフリッ
プフロップ（ＪＫ−ＦＦ）８Ｆ、８Ｇによって構成され
ている。５３ＣＬＫカウンタ８Ｄは装置内クロックを分
周し、デコーダ８Ｂ及びフリップフロップ８Ｅを介し
て、ＣＬＤ側メモリ装置１Ｇに対して読み出し先頭位相
を決める５３バイトサイクルのＣＰ（セルパルス）を生
成する。更に、前記ＣＰ及びＥＭＰＴＹフラグの状態を
加味した論理ゲート８Ｃを介してＣＬＤ側メモリ装置１
Ｇのリードイネーブル信号（Ｒｅａｄ ＲＥＱｕｅｓ
ｔ：ＲＲＥＱ）を生成すると共に、論理ゲート８Ｄ及び
ＪＫフリップフロップ８Ｇを介して、ＳＡＲ回路１Ｐに
対して、セル転送準備ができた旨を、ＲＣＬＡＶ信号を
アクティブにして通知する。前記分周回路（８Ａ、８
Ｂ）で生成したＣＰは、読み出し位相ズレ検出回路１Ｆ
へ渡され（図１参照）、読み出し先頭位置におけるＣＰ
（セルパルス）との位相ズレを比較するために使用す
る。位相ズレ検出回路１Ｆは、位相ズレを検出した場
合、ＣＬＤ側メモリ装置１Ｇにリセット信号ＲＥＳＥＴ
を出力してリセットする。
処理の読み出し制御に比べて極めて単純な制御で実現で
きる。図１１を参照して読出制御回路１Ｊの構成を説明
する。読出制御回路１Ｊは、５３ＣＬＫカウンタ８Ａ、
デコーダ８Ｂ、２個の論理ゲート（Ｇａｔｅ）８Ｃ、８
Ｄ、フリップフロップ（ＦＦ）８Ｅ、２個のＪＫフリッ
プフロップ（ＪＫ−ＦＦ）８Ｆ、８Ｇによって構成され
ている。５３ＣＬＫカウンタ８Ｄは装置内クロックを分
周し、デコーダ８Ｂ及びフリップフロップ８Ｅを介し
て、ＣＬＤ側メモリ装置１Ｇに対して読み出し先頭位相
を決める５３バイトサイクルのＣＰ（セルパルス）を生
成する。更に、前記ＣＰ及びＥＭＰＴＹフラグの状態を
加味した論理ゲート８Ｃを介してＣＬＤ側メモリ装置１
Ｇのリードイネーブル信号（Ｒｅａｄ ＲＥＱｕｅｓ
ｔ：ＲＲＥＱ）を生成すると共に、論理ゲート８Ｄ及び
ＪＫフリップフロップ８Ｇを介して、ＳＡＲ回路１Ｐに
対して、セル転送準備ができた旨を、ＲＣＬＡＶ信号を
アクティブにして通知する。前記分周回路（８Ａ、８
Ｂ）で生成したＣＰは、読み出し位相ズレ検出回路１Ｆ
へ渡され（図１参照）、読み出し先頭位置におけるＣＰ
（セルパルス）との位相ズレを比較するために使用す
る。位相ズレ検出回路１Ｆは、位相ズレを検出した場
合、ＣＬＤ側メモリ装置１Ｇにリセット信号ＲＥＳＥＴ
を出力してリセットする。
【００４２】図１２は、装置内で定義されるセルフォー
マットを示す説明図である。本セルフォーマットは、通
常５３バイト長のＡＴＭセルにＣＯＨ（Cell Over Hea
d）として１バイトの付加情報を付与した５４バイト長
フォーマットを使用する。ＣＯＨ内に設けられたセル種
別及び拡張フィールドで、有効セル（ユーザセル、ＯＡ
Ｍ（Operation Administration and Maintenance）セ
ル）、伝送路空きセル、周期監視セル等の区別を指定す
る。
マットを示す説明図である。本セルフォーマットは、通
常５３バイト長のＡＴＭセルにＣＯＨ（Cell Over Hea
d）として１バイトの付加情報を付与した５４バイト長
フォーマットを使用する。ＣＯＨ内に設けられたセル種
別及び拡張フィールドで、有効セル（ユーザセル、ＯＡ
Ｍ（Operation Administration and Maintenance）セ
ル）、伝送路空きセル、周期監視セル等の区別を指定す
る。
【００４３】以上述べたように本実施の形態によれば、
ＣＬＡ側変換回路において、セル化処理過程で、ＳＡＲ
回路１Ｐから送出されるＡＴＭセルを装置内セルフォー
マットに変換すると共に装置内セル長の監視セルを基準
クロックにより周期的に発生させて、これらをＭＬＤＸ
回路に出力し、ＣＬＤ側変換回路において、デセル化処
理過程で、ＭＬＤＸ回路１Ｑから送出される装置内セル
を元のＡＴＭセルフォーマットに変換すると同時に該領
域の監視セルを廃棄してＳＡＲ回路１Ｐ側に出力するよ
うにしている。
ＣＬＡ側変換回路において、セル化処理過程で、ＳＡＲ
回路１Ｐから送出されるＡＴＭセルを装置内セルフォー
マットに変換すると共に装置内セル長の監視セルを基準
クロックにより周期的に発生させて、これらをＭＬＤＸ
回路に出力し、ＣＬＤ側変換回路において、デセル化処
理過程で、ＭＬＤＸ回路１Ｑから送出される装置内セル
を元のＡＴＭセルフォーマットに変換すると同時に該領
域の監視セルを廃棄してＳＡＲ回路１Ｐ側に出力するよ
うにしている。
【００４４】また、ＣＬＡ側変換回路１Ｌは、ＣＬＡ側
メモリ装置１Ａ、書込制御回路１Ｂ、読出制御回路１
Ｃ、読出位相ズレ検出回路１Ｆ、フレームパルス生成回
路１Ｅ及びセル多重回路１Ｄにより構成され、フレーム
パルス生成回路１Ｅは装置内フレーム位相に同期した基
準クロックよりフレームパルスを一定の周期で生成し、
セル多重回路１Ｄは周期監視セルを所定周期毎に挿入す
ると共に周期監視セル挿入タイミングでは有効セルの転
送を中断するようにしている。
メモリ装置１Ａ、書込制御回路１Ｂ、読出制御回路１
Ｃ、読出位相ズレ検出回路１Ｆ、フレームパルス生成回
路１Ｅ及びセル多重回路１Ｄにより構成され、フレーム
パルス生成回路１Ｅは装置内フレーム位相に同期した基
準クロックよりフレームパルスを一定の周期で生成し、
セル多重回路１Ｄは周期監視セルを所定周期毎に挿入す
ると共に周期監視セル挿入タイミングでは有効セルの転
送を中断するようにしている。
【００４５】一方、ＣＬＤ側変換回路１Ｍは、ＣＬＤ側
メモリ装置１Ｇ、書込制御回路１Ｋ、読出制御回路１
Ｊ、読出位相ズレ検出回路１Ｆ及びＨＥＣ演算付与回路
１Ｈにより構成され、ＭＬＤＸ回路１Ｑから受信した５
４バイトの装置内セルのＣＯＨの所定ビットを参照する
ことにより有効セルのみを抽出すると共にＣＯＨを削除
した５３バイトのＡＴＭセルに復元し、書込制御部１Ｋ
において有効セル以外のセルを廃棄し、ＨＥＣ演算付与
回路１Ｈにおいて有効セルのみＨＥＣ演算及びＨＥＣフ
ィールドの付与を行った後、ＣＬＤ側メモリ装置１Ｇに
格納し、読出制御回路１Ｊは、ＳＡＲ回路１Ｐ側のフレ
ームタイミングで、ＲＳＯＣ（セルパルス）及びイネー
ブル信号をＳＡＲ回路１Ｐからの受信クロック（ＲＣＬ
Ｋ）に応じて送出する。また、ＳＡＲ回路１Ｐの読み出
し停止（back pressure）に応じて制御するようにして
いる。
メモリ装置１Ｇ、書込制御回路１Ｋ、読出制御回路１
Ｊ、読出位相ズレ検出回路１Ｆ及びＨＥＣ演算付与回路
１Ｈにより構成され、ＭＬＤＸ回路１Ｑから受信した５
４バイトの装置内セルのＣＯＨの所定ビットを参照する
ことにより有効セルのみを抽出すると共にＣＯＨを削除
した５３バイトのＡＴＭセルに復元し、書込制御部１Ｋ
において有効セル以外のセルを廃棄し、ＨＥＣ演算付与
回路１Ｈにおいて有効セルのみＨＥＣ演算及びＨＥＣフ
ィールドの付与を行った後、ＣＬＤ側メモリ装置１Ｇに
格納し、読出制御回路１Ｊは、ＳＡＲ回路１Ｐ側のフレ
ームタイミングで、ＲＳＯＣ（セルパルス）及びイネー
ブル信号をＳＡＲ回路１Ｐからの受信クロック（ＲＣＬ
Ｋ）に応じて送出する。また、ＳＡＲ回路１Ｐの読み出
し停止（back pressure）に応じて制御するようにして
いる。
【００４６】したがって、基幹装置のインタフェース盤
のみの変更でエッジ装置が構築できる。そのため、既存
ＬＡＮからのトラヒックを大規模基幹網でシームレスに
収容すると共に、低コストでのアドオンが可能になる。
のみの変更でエッジ装置が構築できる。そのため、既存
ＬＡＮからのトラヒックを大規模基幹網でシームレスに
収容すると共に、低コストでのアドオンが可能になる。
【００４７】また、ユーザＬＡＮ側からのフレームの終
端処理後の空き領域に装置内セル長の監視セルを周期的
に発生させ、装置内の制御及び監視情報をセル単位に持
ち、前記監視セルを利用した装置内監視を行うことによ
り、システム全体の動作の信頼度が向上するという効果
を奏する。
端処理後の空き領域に装置内セル長の監視セルを周期的
に発生させ、装置内の制御及び監視情報をセル単位に持
ち、前記監視セルを利用した装置内監視を行うことによ
り、システム全体の動作の信頼度が向上するという効果
を奏する。
【００４８】さらに、既存ＬＡＮプロトコルとＡＴＭプ
ロトコル間の変換処理がソフトウェアで行われる場合に
は、高速化・大容量化が制限されるという問題があった
が、本実施の形態のようにハードウェア構成とすること
により、高速化・大容量化が可能となる。
ロトコル間の変換処理がソフトウェアで行われる場合に
は、高速化・大容量化が制限されるという問題があった
が、本実施の形態のようにハードウェア構成とすること
により、高速化・大容量化が可能となる。
【００４９】
【発明の効果】本発明によれば、網内装置のインタフェ
ースの変更のみで、コネクションレスデータ通信を可能
にすると共に監視セルを用いることによりシステム全体
の信頼性を向上することができる。
ースの変更のみで、コネクションレスデータ通信を可能
にすると共に監視セルを用いることによりシステム全体
の信頼性を向上することができる。
【図１】本発明に係る実施の形態を示すブロック図であ
る。
る。
【図２】本発明に係る実施の形態の動作を示すフローチ
ャートである。
ャートである。
【図３】本発明に係る実施の形態の動作を示すフローチ
ャートである。
ャートである。
【図４】本発明に係る実施の形態の動作を示すフローチ
ャートである。
ャートである。
【図５】本発明に係る実施の形態の動作を示すフローチ
ャートである。
ャートである。
【図６】本発明に係る実施の形態の詳細を示すブロック
図である。
図である。
【図７】本発明に係る実施の形態の詳細を示すブロック
図である。
図である。
【図８】本発明に係る実施の形態の詳細を示すブロック
図である。
図である。
【図９】本発明に係る実施の形態の詳細を示すブロック
図である。
図である。
【図１０】本発明に係る実施の形態の詳細を示すブロッ
ク図である。
ク図である。
【図１１】本発明に係る実施の形態の詳細を示すブロッ
ク図である。
ク図である。
【図１２】本発明に係る実施の形態の動作を説明するた
めの説明図である。
めの説明図である。
１Ａ 第１の記憶装置としてのＣＬＡ側メモリ装置 １Ｂ 第１の書込制御回路としての書込制御回路 １Ｃ 第１の読出制御回路としての読出制御回路 １Ｄ セル多重回路 １Ｅ フレームパルス発生回路 １Ｆ 第１又は第２の読出位相ズレ検出回路としての
読出位相ズレ検出回路 １Ｇ 第２の記憶装置としてのＣＬＤ側メモリ装置 １Ｈ ＨＥＣ演算付与回路 １Ｊ 第２の読出制御回路としての読出制御回路 １Ｋ 第２の書込制御回路としての書込制御回路 １Ｌ 第１の変換回路としてのＣＬＡ側変換回路 １Ｍ 第２の変換回路としてのＣＬＤ側変換回路 １Ｐ ＳＡＲ回路 １Ｑ ＭＬＤＸ回路
読出位相ズレ検出回路 １Ｇ 第２の記憶装置としてのＣＬＤ側メモリ装置 １Ｈ ＨＥＣ演算付与回路 １Ｊ 第２の読出制御回路としての読出制御回路 １Ｋ 第２の書込制御回路としての書込制御回路 １Ｌ 第１の変換回路としてのＣＬＡ側変換回路 １Ｍ 第２の変換回路としてのＣＬＤ側変換回路 １Ｐ ＳＡＲ回路 １Ｑ ＭＬＤＸ回路
Claims (4)
- 【請求項１】 ＡＴＭ網を介してコネクションレス通信
を提供する通信装置に実装され、 コネクションレス網からのパケットを受信してセル化を
行ない後段に出力するセル組立分解回路（ＳＡＲ）と、
前記セル組立分解回路から受信した第１のＡＴＭセルを
受信して所定の第１の装置内セルへ変換を行い、セル多
重分離回路に出力するセル化処理側変換回路と、 前記セル多重分離回路から第２の装置内セルを受信して
所定の第２のＡＴＭセルに変換して前記セル組立分解回
路に出力するデセル化処理側変換回路とを 含むインター
フェース変換装置であって、 前記セル化処理側変換回路は、前記ＳＡＲから受信した
ＡＴＭセルを一時的に記憶する記憶装置と、前記記憶装
置に対するデータの書き込みと、読み出しを行ない装置
内フォーマットに変換してデータ出力する、読み出し書
き込み制御部と、前記記憶装置 から受信したセル種別に応じ選択的に入力
信号を出力するセル多重回路を有することを特徴とする
インタフェース変換装置。 - 【請求項２】ＡＴＭ網を介してコネクションレス通信を
提供する通信装置に実装され、 コネクションレス網からのパケットを受信してセル化を
行ない後段に出力するセル組立分解回路（ＳＡＲ）と、
前記セル組立分解回路から受信したＡＴＭセルを受信し
て所定の装置内セルへ変換を行い、セル多重分離回路に
出力するセル化処理側変換回路とを含むインターフェー
ス変換装置であって、 前記セル化処理側変換回路は、前記ＳＡＲから受信した
ＡＴＭセルを一時的に記憶する記憶装置と、前記記憶装
置に対するデータの書き込みと読み出しを行ない装置内
フォーマットに変換してデータ出力する、読み出し書き
込み制御部と、前記記憶装置 から受信したセル種別に応じ選択的に入力
信号を出力するセル多重回路を有し、 前記読み出し書き込み制御部は前記記憶装置の状態を監
視して前記セル分解組立て回路に対し読み出しを制御す
るためのバックプレッシャー信号を出力するとととも
に、装置内の状態の正常性を監視するための周期監視セ
ルの挿入タイミングに同期してデータの読み出しを行う
ことを特徴とするインタフェース変換装置。 - 【請求項３】 ＡＴＭ網を介してコネクションレス通信
を提供する通信装置に実装され、 コネクションレス網からのパケットを受信してセル化を
行ない後段に出力するセル組立分解回路（ＳＡＲ）と、
デセル化処理側変換回路と、セル多重分離回路とを含
み、 前記デセル化処理側変換回路は、前記ＡＴＭ網からセル
多重分離回路を介して入力された装置内フォーマットの
ＡＴＭセルを受信して有効なＡＴＭセルを抽出して後段
の第２の記憶部にデータの書き込み、読み出しを制御す
る第２の読み出し書き込み制御部と、 前記第２の読み出し書き込み制御部によって書き込まれ
るデータを記憶する第２の記憶装置と、 前記読み出したデータの位相のずれを検出する検出回路
を含むインターフェース変換装置であって、前記第２の 読み出し書き込み制御部は、後段のＳＡＲの
受信クロックに応じて前記ＡＴＭセルを送出し、ＳＡＲ
からの制御信号に応じてセルデータの送出を制御するこ
とを特徴とするインタフェース変換装置。 - 【請求項４】 ＡＴＭ網を介してコネクションレス通信
を提供する通信装置に実装され、 コネクションレス網からのパケットを受信してセル化を
行ない後段に出力するセル組立分解回路（ＳＡＲ）と、
セル化処理側変換回路と、デセル化処理側変換回路と、
セル多重分離回路とを含む請求項２または請求項３に記
載のインタフェース変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29240298A JP3139470B2 (ja) | 1998-10-14 | 1998-10-14 | インタフェース変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29240298A JP3139470B2 (ja) | 1998-10-14 | 1998-10-14 | インタフェース変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124908A JP2000124908A (ja) | 2000-04-28 |
| JP3139470B2 true JP3139470B2 (ja) | 2001-02-26 |
Family
ID=17781329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29240298A Expired - Fee Related JP3139470B2 (ja) | 1998-10-14 | 1998-10-14 | インタフェース変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139470B2 (ja) |
-
1998
- 1998-10-14 JP JP29240298A patent/JP3139470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000124908A (ja) | 2000-04-28 |
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