JPH09107365A - 時分割多重ハイウェイのａｔｍインタフェース装置 - Google Patents

時分割多重ハイウェイのａｔｍインタフェース装置

Info

Publication number
JPH09107365A
JPH09107365A JP26533895A JP26533895A JPH09107365A JP H09107365 A JPH09107365 A JP H09107365A JP 26533895 A JP26533895 A JP 26533895A JP 26533895 A JP26533895 A JP 26533895A JP H09107365 A JPH09107365 A JP H09107365A
Authority
JP
Japan
Prior art keywords
time slot
time
slot number
division multiplex
highway
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26533895A
Other languages
English (en)
Other versions
JP2959448B2 (ja
Inventor
Hisashi Inada
久 稲田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP26533895A priority Critical patent/JP2959448B2/ja
Priority to US08/731,275 priority patent/US5910953A/en
Publication of JPH09107365A publication Critical patent/JPH09107365A/ja
Application granted granted Critical
Publication of JP2959448B2 publication Critical patent/JP2959448B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
    • H04J3/247—ATM or packet multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】 【課題】 ＡＴＭセルを時分割多重ハイウェイによって
効率的に伝送することのできる時分割多重ハイウェイの
ＡＴＭインタフェース装置を提供する。 【解決手段】 ＦＩＦＯ制御回路２５は、バス３１を通
じて外部装置から指定されたセル伝送用のタイムスロッ
ト番号を記憶し、それらのタイムスロットのタイミング
で送信ゲート信号２６および受信ゲート信号２７を出力
する。送信ゲート信号２６が出力されている間下り時分
割多重ハイウェイ１１からのデータを送信ＦＩＦＯ１６
に書き込み、ＡＴＭ回線１２に送信ＦＩＦＯ１６から順
次セルを送出する。ＡＴＭ回線１３から到来するセルは
受信ＦＩＦＯ２２に蓄積され、受信ゲート信号２７が出
力されたときセルを受信ＦＩＦＯ２２から読み出し上り
時分割多重ハイウェイに送出する。トラヒックに応じて
使用するタイムスロットを変更でき、時分割多重ハイウ
ェイの回線利用効率を高くすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、非同期転送モード
（Asynchronous Transfer Mode、以下ＡＴＭと表わ
す。）の通信回線と既存の時分割多重ハイウェイとを相
互接続するための時分割多重ハイウェイのＡＴＭインタ
フェース装置に係わり、特に時分割多重ハイウェイの回
線利用効率の向上の図られた時分割多重ハイウェイのＡ
ＴＭインタフェース装置に関する。
【０００２】
【従来の技術】非同期転送モードの通信では、セルと呼
ばれる比較的小さいパケットを単位に情報の伝送が行わ
れる。ＡＴＭ通信は、低速度の通信や情報量の少ない通
信から高速広帯域の通信まで、通信中であっても帯域を
自由に変化させることができる。高速広帯域の通信を行
うときには、多数のセルを送出し、低速度の通信を行う
ときには、セルの送出間隔を長くして少数のセルを送出
するようになっている。このようにＡＴＭ通信では、通
信回線内のトラヒックが変化するようになっている。
【０００３】このようなＡＴＭ通信の回線と、従来から
の時分割多重ハイウェイとを相互接続する場合には、Ａ
ＴＭ回線の最大のトラヒックに対応可能なだけのタイム
スロットを固定的に割り当てるようになっている。
【０００４】特開平４−６８７３０号公報には、セルに
よって伝送される情報の種別に応じて帯域圧縮を行い、
圧縮後の必要な帯域に応じて時分割多重回線で使用する
タイムスロットを割り当てるＡＴＭインタフェース装置
が開示されている。たとえば、情報の種別が「音声」の
場合と、「ディジタルデータ」の場合とで帯域圧縮の方
式を変えている。
【０００５】特開平２−２９１９６号公報には、呼が発
生したときに、必要数のタイムスロットを割り当てる技
術が開示されている。この先行技術では空き状態のタイ
ムスロットの番号をポインタによってリンクしたリスト
を用意し、呼が発生したときに、そのリストの先頭から
必要な個数のタイムスロットを割当て、割当てが解除さ
れたときそのタイムスロッットの番号をリストの末尾に
接続するようになっている。
【０００６】
【発明が解決しようとする課題】ＡＴＭ通信回線のセル
を伝送するために時分割多重ハイウェイのタイムスロッ
トを予め固定的に割り当てる場合には、最大のトラヒッ
クに対応できるだけの数を割り当る必要がある。したが
って、ＡＴＭ回線のトラヒックの低い状態ではセルの伝
送に利用されないタイムスロットが多くなり、時分割多
重ハイウェイの回線利用効率が悪くなるという問題があ
る。
【０００７】また特開平４−６８７３０号公報のよう
に、セルの情報種別に応じて帯域圧縮を行えば必要なタ
イムスロットの数を減少させることができる。しかし、
圧縮後の必要最大数だけのタイムスロットを割り当てる
場合には、トラヒックが低い状態では、やはり使用され
ないタイムスロットが生じてしまう。また、情報種別に
応じた帯域圧縮を行うための回路が必要となり、ＡＴＭ
インタフェース装置の構成が複雑になるという問題があ
る。
【０００８】特開平２−２９１９６号公報に開示されて
いる先行技術では、呼が生じたときにセルを伝送するの
に必要なタイムスロットを割り当てているので、時分割
多重ハイウェイの回線を効率良く使用することができ
る。しかしながら、空き状態のタイムスロットのリスト
を管理する必要があり、ＡＴＭインタフェース装置の構
成が複雑になるという問題がある。
【０００９】そこで本発明の目的は、ＡＴＭセルを時分
割多重ハイウェイによって効率的に伝送することのでき
る時分割多重ハイウェイのＡＴＭインタフェース装置を
提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明で
は、非同期転送モードの通信でその伝送単位となるセル
を上り時分割多重ハイウェイおよび下りの時分割多重ハ
イウェイによって伝送する際に用いる任意数のタイムス
ロットが指定されるごとにそれらのタイムスロットの番
号を保持するタイムスロット番号保持手段と、上り時分
割多重ハイウェイにおける各タイムスロットのタイミン
グとその番号を逐次検出する上りタイムスロット番号検
知手段と、下り時分割多重ハイウェイにおける各タイム
スロットのタイミングとその番号を逐次検出する下りタ
イムスロット番号検知手段と、非同期転送モードの通信
回線から到来するセルを蓄積する受信セルバッファと、
非同期転送モードの通信回線に送出すべきセルを蓄積す
る送信セルバッファと、上りタイムスロット番号検知手
段によって検出されたタイムスロットの番号がタイムス
ロット番号保持手段に保持されているいずれかの番号と
一致するか否かを検出する上りタイムスロット番号一致
検出手段と、この上りタイムスロット番号一致検出手段
によってタイムスロットの番号の一致が検出されたとき
受信セルバッファからセルを読み出しこれを上り時分割
多重ハイウェイに送出するバッファ読出手段と、下りタ
イムスロット番号検知手段によって検出されたタイムス
ロットの番号がタイムスロット番号保持手段に保持され
ているいずれかの番号と一致するか否かを検出する下り
タイムスロット番号一致検出手段と、この下りタイムス
ロット番号一致検出手段によってタイムスロットの番号
の一致が検出されたとき伝送されてきたデータを下り時
分割多重ハイウェイから取り出し送信セルバッファに書
き込むバッファ書込手段とを時分割多重ハイウェイのＡ
ＴＭインタフェース装置に具備させている。
【００１１】すなわち請求項１記載の発明では、セルの
伝送に用いるために指定された任意数のタイムスロット
の番号を保持し、下り時分割多重ハイウェイのこれらの
番号に対応するタイムスロットからデータを取り出しこ
れを送信バッファに書き込んでいる。またＡＴＭ回線か
ら受信したセルを受信セルバッファに蓄積しておき、保
持されている番号と一致するタイムスロットのタイミン
グで蓄積されているセルを読み出し、これを対応するタ
イムスロットを用いて上り時分割多重ハイウェイに送出
している。これにより、指定されたタイムスロットを用
いてセルを伝送できる。たとえば、セルのトラヒックに
応じてタイムスロットの数を変更して指定すれば、時分
割多重ハイウェイの回線利用効率を向上させることがで
きる。
【００１２】請求項２記載の発明では、非同期転送モー
ドの通信でその伝送単位となるセルを上り時分割多重ハ
イウェイおよび下りの時分割多重ハイウェイにより伝送
する際に用いる連続する複数のタイムスロットが指定さ
れるごとにその開始および終了位置に対応するタイムス
ロットの番号を保持するタイムスロット番号保持手段
と、上り時分割多重ハイウェイにおける各タイムスロッ
トのタイミングとその番号を逐次検出する上りタイムス
ロット番号検知手段と、下り時分割多重ハイウェイにお
ける各タイムスロットのタイミングとその番号を逐次検
出する下りタイムスロット番号検知手段と、非同期転送
モードの通信回線から到来するセルを蓄積する受信セル
バッファと、非同期転送モードの通信回線に送出すべき
セルを蓄積する送信セルバッファと、上りタイムスロッ
ト番号検知手段によって検出されるタイムスロットの番
号とタイムスロット番号保持手段に保持されている開始
位置のタイムスロットの番号が一致してから上りタイム
スロット番号検知手段で検出されるタイムスロットの番
号とタイムスロット番号保持手段に保持されている終了
位置のタイムスロットの番号が一致するまでの間所定の
受信ゲート信号を出力する上りタイムスロット番号一致
検出手段と、この上りタイムスロット番号一致検出手段
から受信ゲート信号が出力されている間受信セルバッフ
ァからセルを読み出しこれを上り時分割多重ハイウェイ
に送出するバッファ読出手段と、下りタイムスロット番
号検知手段によって検出されるタイムスロットの番号と
タイムスロット番号保持手段に保持されている開始位置
のタイムスロットの番号が一致してから下りタイムスロ
ット番号検知手段で検出されるタイムスロットの番号と
タイムスロット番号保持手段に保持されている終了位置
のタイムスロットの番号が一致するまでの間所定の送信
ゲート信号を出力する下りタイムスロット番号一致検出
手段と、この下りタイムスロット番号一致検出手段にか
ら送信ゲート信号が出力されている間伝送されてきたデ
ータを下り時分割多重ハイウェイから取り出し送信セル
バッファに書き込むバッファ書込手段とを時分割多重ハ
イウェイのＡＴＭインタフェース装置に具備させてい
る。
【００１３】すなわち請求項２記載の発明では、セルの
伝送に用いるために指定された任意数の連続するタイム
スロットの開始位置および終了位置の番号を保持し、開
始位置から終了位置の間のタイムスロットを用いてセル
の送受信を行っている。開始位置と終了位置だけを保持
し、またそれらの一致だけを検出すればよいので、装置
の構成を簡略化することができる。
【００１４】請求項３記載の発明では、非同期転送モー
ドの通信でその伝送単位となるセルを上り時分割多重ハ
イウェイおよび下りの時分割多重ハイウェイにより伝送
する際に用いる任意数のタイムスロットが指定されるご
とにそれらのタイムスロットの番号を非同期転送モード
の通信回線における仮想チャンネル別に保持するタイム
スロット番号保持手段と、上り時分割多重ハイウェイに
おける各タイムスロットのタイミングとその番号を逐次
検出する上りタイムスロット番号検知手段と、下り時分
割多重ハイウェイにおける各タイムスロットのタイミン
グとその番号を逐次検出する下りタイムスロット番号検
知手段と、非同期転送モードの通信回線から到来するセ
ルを仮想チャンネル別に蓄積する複数の受信セルバッフ
ァと、非同期転送モードの通信回線に送出すべきセルを
仮想チャンネル別に蓄積する送信セルバッファと、上り
タイムスロット番号検知手段によって検出されたタイム
スロットの番号がタイムスロット番号保持手段に保持さ
れている番号と一致するか否かを仮想チャンネル別に検
出する上りタイムスロット番号一致検出手段と、この上
りタイムスロット番号一致検出手段によってタイムスロ
ットの番号の一致が検出されたときその番号に対応する
仮想チャンネルの受信セルバッファからセルを読み出し
これを上り時分割多重ハイウェイに送出するバッファ読
出手段と、下りタイムスロット番号検知手段によって検
出されたタイムスロットの番号がタイムスロット番号保
持手段に保持されている番号と一致するか否かを仮想チ
ャンネル別に検出する下りタイムスロット番号一致検出
手段と、この下りタイムスロット番号一致検出手段によ
ってタイムスロットの番号の一致が検出されたとき伝送
されてきたデータを下り時分割多重ハイウェイから取り
出しその番号に対応する仮想チャンネルの送信セルバッ
ファに書き込むバッファ書込手段とを時分割多重ハイウ
ェイのＡＴＭインタフェース装置に具備させている。
【００１５】すなわち請求項３記載の発明では、送信セ
ルバッファおよび受信セルバッファをＡＴＭ回線の仮想
チャンネルごとに用意している。また仮想チャンネル別
に指定されたタイムスロットの番号を保持し、タイムス
ロットおよびセルバッファを仮想チャンネルごとに異な
るものを用いている。これにより、時分割多重ハイウェ
イによって複数の仮想チャンネルを独立に伝送すること
ができる。
【００１６】請求項４記載の発明では、上り時分割多重
ハイウェイと下り時分割多重ハイウェイは所定の位相差
があり、上りタイムスロット番号検知手段と上りタイム
スロット番号一致検出手段の組合わせまたは下りタイム
スロット番号検出手段と下りタイムスロット番号一致検
出手段の組み合わせのいずれか一方を用いて上りあるい
は下り時分割多重ハイウェイの一方の各タイムスロット
のタイミングとその番号および保持されている番号との
一致を検出し、他方の組み合わせは所定の位相差を基に
他方の時分割多重ハイウェイについてのそれらを検出し
ている。
【００１７】すなわち請求項４記載の発明では、タイム
スロットのタイミングおよびその番号と、保持されてい
るタイムスロットの番号との一致を上り時分割多重ハイ
ウェイあるいは下り時分割多重ハイウェイのいずれか一
方について検出し、上りと下りの時分割多重ハイウェイ
の位相差に応じて他方の時分割多重ハイウェイに対応す
るタイミングや番号の一致を検出している。これによ
り、装置の構成を大幅に簡略化することができる。
【００１８】請求項５記載の発明では、セルの伝送に用
いられるタイムスロットは、非同期転送モードの通信回
線におけるセルのトラヒックに応じた数だけ指定され
る。
【００１９】すなわち請求項５記載の発明では、タイム
スロットはセルのトラヒックに応じた数だけ指定され
る。これにより、トラヒックに応じて効率良く時分割多
重ハイウェイを利用することができる。
【００２０】請求項６記載の発明では、送信セルバッフ
ァおよび受信セルバッファは、書き込まれた順に読み出
しの行われる先入れ先出しメモリである。
【００２１】すなわち請求項６記載の発明では、ファー
スト・イン・ファースト・アウト形式のメモリをセルバ
ッファに用いているので、その読み出し順序やアドレス
の管理が不要となり、装置の構成を簡略化することがで
きる。
【００２２】
【発明の実施の形態】図１は、本発明の一実施の形態に
おける時分割多重ハイウェイのＡＴＭインタフェース装
置の構成の概要を表わしたものである。この装置は、下
り時分割多重ハイウェイ１１の任意数の所定のタイムス
ロットにより伝送されてくるデータを抽出し、これをセ
ルにフォーマット変換して下りＡＴＭ回線１２に順次送
り出す機能を備えている。また、上りＡＴＭ回線１３か
ら到来するセルを抽出し、これを下り時分割多重ハイウ
ェイと同一番号のタイムスロットを用いて上り時分割多
重ハイウェイに送出する機能を備えている。時分割多重
ハイウェイのＡＴＭインタフェース装置のことを、以
後、ＡＴＭインタフェース装置と表わす。
【００２３】上り、および下り時分割多重ハイウェイ１
４、１１はそれぞれ２Ｍｂｐｓ（メガ・ビット・パー・
セカンド）の帯域を備えており、シリアル形式でデータ
を伝送するようになっている。下り時分割多重ハイウェ
イ１１を通じて到来するデータは直列−並列変換回路１
５に入力されている。直列−並列変換回路１５は、シリ
アル形式のデータを所定ビット数のパラレル形式のデー
タに変換する。直列−並列変換回路１５の出力は、下り
ＡＴＭ回線に送出すべきデータを蓄積するための送信Ｆ
ＩＦＯ（First In First Out)１６に入力される。送信
ＦＩＦＯは、先入れ先出し形式のバッファメモリであ
る。送信ＦＩＦＯ１６から読み出されたデータは、送信
セル同期回路１７に入力される。
【００２４】送信セル同期回路１７は、下りＡＴＭ回線
１２にセルを送出すべきタイミングをとってセル同期を
行うとともに、セルのヘッダ部に付加されている仮想パ
ス識別子（ＶＰＩ）および仮想チャンネル識別子（ＶＣ
Ｉ）を宛先に合わせて変換することを行う回路である。
送信セル同期回路１７から出力されるデータはフレーム
生成回路１８に入力されている。フレーム生成回路１８
は、送信セル同期回路１７からのデータをＡＴＭ伝送路
上のフレームフォーマットに変換して下りＡＴＭ回線１
２に送出することを行う。
【００２５】上りＡＴＭ回線１３は、フレーム終端回路
２１に入力されている。フレーム終端回路２１は、ＡＴ
Ｍ伝送路を終端してセルを抽出する機能を有している。
受信セル同期回路２２は、セル同期をとる共に仮想パス
識別子および仮想チャンネル識別子の変換処理を行う。
受信セル同期回路２２から出力されるセルは、受信バッ
ファとしての受信ＦＩＦＯ２３に順次入力され、蓄積さ
れる。受信ＦＩＦＯ２３の出力は、並列−直列変換回路
２４に入力されている。並列−直列変換回路２４は、受
信ＦＩＦＯ２３から読み出されたパラレル形式のデータ
をシリアル形式のデーに変換し、変換後のシリアルデー
タを上り時分割多重ハイウェイに送出する機能を備えて
いる。
【００２６】ＦＩＦＯ制御回路２５は、送信ＦＩＦＯ１
６への書き込みタイミングおよび受信ＦＩＦＯ２３から
の読み出しタイミングを制御する回路である。ＦＩＦＯ
制御回路２５は、下り時分割多重ハイウェイから到来し
たデータを送信ＦＩＦＯ１６に書き込むべきことを表わ
した送信ゲート信号２６を出力する。また、受信ＦＩＦ
Ｏ２３からセルを読み出すべきタイミングを表わした受
信ゲート信号２７を出力する。
【００２７】ＦＩＦＯ制御回路２５には、時分割多重ハ
イウェイ側からそのフレームの先頭位置を識別するため
のフレーム同期信号２８と、クロック信号２９が入力さ
れている。また、ＦＩＦＯ制御装置２５には時分割多重
ハイウェイのタイムスロットの中でＡＴＭセルの伝送に
利用すべきタイムスロットの番号を設定する図示しない
外部の制御装置からその番号や各種の制御情報を受け取
るため入出力バス３１が接続されている。入出力バス３
１は、送信セル同期回路１７および受信セル同期回路２
２にも接続されている。
【００２８】図２は、図１に示したＦＩＦＯ制御回路の
構成の概要を表わしたものである。この回路は、時分割
多重ハイウェイのタイムスロットの番号を計数するカウ
ンタ４１と、セルを伝送すべき連続する複数のタイムス
ロットのうち開始位置と終了位置のタイムスロット番号
を記憶する第１および第２のレジスタ４２、４３を備え
ている。第１の一致検出回路４４は、カウンタ４１の出
力する計数値、すなわち時分割多重ハイウェイ上でのタ
イムスロットの番号と、第１のレジスタ４２に記憶され
ている開始位置のタイムスロット番号との一致を検出す
る回路である。第２の一致検出回路４５は、カウンタ４
１の出力する計数値と、第２のレジスタ４３に記憶され
ている終了位置のタイムスロットの番号との一致を検出
する回路である。第１および第２の一致検出回路４４、
４５は一致を検出したとき一致信号４６、一致信号４７
をそれぞれ出力するようになっている。
【００２９】第１の一致検出回路４４の出力する一致信
号４６は、第１のフリップフロップ回路４８にそのセッ
ト信号として入力されている。一方、第２の一致検出回
路４５の出力一致信号４７は、リセット信号として第１
のフリップフロップ回路４８に入力されている。第１の
フリップフロップ回路４８の出力は、図１に示した送信
ＦＩＦＯ１６にその書き込みのタイミングを制御する送
信ゲート信号２６として入力される。第１のフリップフ
ロップ回路４８の出力は、第２のフリップフロップ回路
４９に入力される。第２のフリップフロップ回路４９
は、第１のフリップフロップ回路４８の出力を、１つの
タイムスロットの半分の時間に相当する時間だけ遅延さ
せた信号を出力するようになっている。第２のフリップ
フロップ回路４９の出力信号は、図１に示した受信ＦＩ
ＦＯ２３に受信ゲート信号２７として入力されている。
【００３０】図３は、図１に示したＡＴＭインタフェー
ス装置を接続した時分割交換機の構成を表わしたもので
ある。時分割交換機は、時分割スイッチ５１とＡＴＭイ
ンタフェース装置５２、５３と、交換機全体の制御を行
う中央制御装置５４とから構成されている。ＡＴＭイン
タフェース装置５２、５３はそれぞれＡＴＭ回線５５、
５６と接続されており、図示しない端末装置と接続され
ている。ＡＴＭインタフェース装置５２とＡＴＭインタ
フェース装置５３の間は、時分割多重ハイウェイ５７に
より各種データの伝送が行われる。時分割スイッチ５
１、ＡＴＭインタフェース装置５２、５３はそれぞれ中
央制御装置５４との間で制御信号５８を受渡しするよう
になっている。ここでは、時分割交換機の両端にＡＴＭ
インタフェース装置を接続しているが、時分割多重ハイ
ウェイで構成された通信網の両端にＡＴＭインタフェー
ス装置を接続することにより、時分割多重ハイウェイに
よる通信網とＡＴＭ回線とを相互に接続することができ
る。
【００３１】中央制御装置５４は、図示しない保守端末
からの指示により、時分割多重ハイウェイでセルの伝送
に利用するタイムスロットの番号を、ＡＴＭインタフェ
ース装置５２、５３および時分割スイッチ５１に設定す
る。また、予め設定された時刻に、その時刻に対応して
予め指定されているタイムスロットの番号をＡＴＭイン
タフェース装置５２、５３および時分割スイッチに設定
する。たとえば、セルのトラヒックが、曜日や時間帯に
応じてある程度規則的に変化する場合には、曜日や時間
帯ごとに予め必要数のタイムスロット番号を中央制御装
置５４に登録しておく。中央制御装置５４は、これに従
って設定された時刻にＡＴＭインタフェース装置５２、
５３および時分割スイッチにセルの伝送に使用するタイ
ムスロットの番号を通知する。これにより、曜日や各時
間帯のトラヒックに応じた数のタイムスロットが割り当
てられ、効率よく時分割多重ハイウェイを使用すること
ができる。
【００３２】次に、ＡＴＭインタフェース装置の動作を
説明する。
【００３３】図４は、図１に示したＡＴＭインタフェー
ス装置の各部における信号の状態を表わしたものであ
る。ここでは、２Ｍｂｐｓの帯域を有する時分割多重ハ
イウェイのうち、最大７６８Ｋｂｐｓの待機の情報を時
分割スイッチを経由して伝送する場合を例にして説明す
る。時分割多重ハイウェイの１つのフレームは３２のタ
イムスロットから構成されており、各タイムスロットに
は“０”〜“３１”までの番号が割り付けられている。
各タイムスロットは時分割多重ハイウェイのチャンネル
に対応している。
【００３４】下り時分割多重ハイウェイのデータ（同図
ａ）と、上り時分割多重ハイウェイのデータ（同図ｂ）
とは、１つのタイムスロットの半分の周期だけそのタイ
ミングがずれている。時分割多重ハイウェイ側からはそ
の制御信号としてフレームの開始位置を表わしたフレー
ム同期信号（同図ｃ）と、各タイムスロットの期間がそ
の周期になっているクロック信号（同図ｄ）が供給され
ている。フレーム同期信号およびクロック信号は、下り
時分割多重ハイウェイに対応するものである。
【００３５】図２に示したＦＩＦＯ制御回路のカウンタ
４１には、フレーム同期信号２８が計数値を初期化する
リセット信号として入力されている。また、クロック信
号２９は、計数値をインクリメントするためのクロック
信号としてカウンタ４１に入力されている。このため、
カウンタ４１の計数値（図４ｅ）は、下り時分割多重ハ
イウェイのタイムスロット番号と一致する値を表わすこ
とになる。
【００３６】いま、帯域が２Ｍｂｐｓの時分割多重ハイ
ウェイの有する３２個のチャンネルのうち第２チャンネ
ルから第７チャンネルまでの６つの連続するタイムスロ
ットを用いてＡＴＭセルを伝送するものとする。この場
合には、セルを伝送するチャンネルの開始位置を表わし
たタイムスロットの番号である開始タイムスロット番号
として“２”が、たとえば図３に示した中央制御装置５
４から図２に示したＦＩＦＯ制御回路の第１のレジスタ
４２に設定される。また、セルを伝送するチャンネルの
終了位置を表わしたタイムスロットの番号である終了タ
イムスロット番号として“８”が、第２のレジスタ４３
に設定される。ここで、終了位置を表わす終了タイムス
ロット番号が、セルを伝送する終端のタイムスロットの
番号よりも“１”大きい値になっている。これは、カウ
タン４１の計数値が変化した直後に送信あるいは受信Ｆ
ＩＦＯへのゲート信号の値が変化するためである。
【００３７】第１の一致検出回路４４は、第１のレジス
タ４２に記憶されている値にカウンタ４１の計数値が
“変化したとき、すなわち、計数値が“２”に変化した
とき一致信号４６を出力して第１のフリップフロップ回
路４８をセットする。また、第２の一致検出回路４５
は、第２のレジスタ４３に記憶されている値である
“８”にカウンタ４１の計数値が変化したとき一致信号
４７を出力し第１のフリップフロップ回路回路４８をリ
セットする。したがって、第１のフリップフロップ回路
４８から出力される送信ゲート信号（図４ｆ）は、下り
時分割多重ハイウェイの第２のタイムスロットの開始時
点から第７のタイムスロットの終了する時点までの間、
ハイ状態になる。第２のフリップフロップ回路４９の出
力は、第１のフリップフロップ回路４８の出力を１つの
タイムスロットの半分の時間だけ遅延させたものであ
る。このため、受信ゲート信号（図４ｇ）は、上り時分
割多重ハイウェイの第２のタイムスロットの開始時点か
ら第７のタイムスロットの終了する時点までの間、ハイ
状態になる。
【００３８】図１に示した送信ＦＩＦＯ１６には、図４
（ｆ）に示した送信ゲート信号がハイ状態の間、直列−
並列変換回路１１によってパラレル形式に変化された後
の下り時分割多重ハイウェイの第２〜第７のタイムスロ
ットのデータが書き込まれる。送信ＦＩＦＯ１６に蓄積
されているデータは、図１に示した送信セル同期回路１
７およびフレーム生成回路１８により、順次ＡＴＭ回線
に送出される。一方、ＡＴＭ回線から受信し、受信ＦＩ
ＦＯ２３に蓄積されているセルは、図４（ｇ）に示した
受信ゲート信号がハイ態の期間に読み出され、並列−直
列変換回路２４でシリアル形式に変換された後、第２〜
第７のタイムスロットの間、上り時分割多重ハイウェイ
のデータとして送出される。この結果、７６８Ｋｂｐｓ
の帯域を有するＡＴＭセルを時分割多重ハイウェイを介
して伝送することができる。
【００３９】次に、トラヒックが変化し、ＡＴＭセルを
伝送するために１０２４Ｋｂｐｓの帯域が必要になった
場合の動作を説明する。
【００４０】トラヒックの変化は、図３に示した中央制
御装置５４によって把握される。たとえば、ＡＴＭ回線
に接続されている端末からの帯域変更要求や、実際にＡ
ＴＭインタフェースに到達しているセルの受信状況を基
にして中央制御装置５４はＡＴＭ回線におけるトラヒッ
クの変化を認識する。ここでは、１０２４Ｋｂｐｓの帯
域を確保するためには、８個のチャンネルを確保してい
る。中央制御装置５４は、第２チャンネル〜第９チャン
ネルまでを割り当てるために、終了タイムスロットの番
号を“１０”に変更するための制御信号を、ＡＴＭイン
タフェース装置および時分割スイッチに送る。これを受
けてＡＴＭインタフェース装置のＦＩＦＯ制御回路の第
２のレジスタ４３の値が“８”から“１０”に書き換え
られる。
【００４１】図５は、終了タイムスロット番号が変更さ
れた後のＡＴＭインタフェース装置の各部における信号
の状態を表わしたものである。下り時分割多重ハイウェ
イのデータ（同図ａ）、上り時分割多重ハイウェイのデ
ータ（同図ｂ）、およびフレーム同期信号（同図ｃ）、
クロック信号（同図ｄ）、カウンタの計数値（同図ｅ）
はそれぞれ図４に示したものと同一であり、これらの説
明を省略する。開始タイムスロット番号の記憶されてい
るＦＩＦＯ制御回路の第１のレジスタ４２の値は“２”
のままであるので、第１の一致検出回路４４は、下り時
分割多重ハイウェイの第２のタイムスロットの開始する
タイミングで一致信号４６を出力する。
【００４２】一方、終了タイムスロット番号の記憶され
ている第２のレジスタの値は“１０”に変更されたの
で、第２の一致検出回路４５は、下り時分割多重ハイウ
ェイの第１０タイムスロットの開始するタイミングで一
致信号４７を出力する。したがって、第１のフリップフ
ロップ回路４８は、下り時分割多重ハイウェイの第２の
タイムスロットの開始時点から第１０タイムスロットの
開始時点、すなわち第９タイムスロットの終了直後まで
の間、送信ゲート信号（図５ｆ）をハイ状態にする。ま
た第２のフリップフロップ回路４９は、半周期おくれて
出力されるので、丁度、上り時分割多重ハイウェイの第
２タイムスロットの開始時点から第９タイムスロットの
終了直後までの間、受信ゲート信号（同図ｇ）を出力す
る。
【００４３】こうして８個のタイムスロットがセルの伝
送に割り当てられることにより、１０２４Ｋｂｐｓの帯
域のＡＴＭセルを時分割多重ハイウェイを通じて伝送す
ることができる。このように必要な帯域に応じて割り当
てるタイムスロットの数を変更すれば、時分割多重ハイ
ウェイの有する伝送能力以内においてＡＴＭセルを効率
良く伝送することができる。
【００４４】第１の変形例
【００４５】これまで説明した実施の形態では、開始タ
イムスロット番号と終了タイムスロット番号によって連
続するタイムスロットをセルの伝送用に割り当てたが、
第１の変形例では、任意の番号のタイムスロットを任意
の数だけセルの伝送に割り当てることができるようにな
っている。
【００４６】図６は、第１の変形例におけるＦＩＦＯ制
御回路の構成の概要を表わしたものである。第１の変形
例における他の構成部分は図１に示したものと同一であ
るのでその説明を省略する。また、図２に示したＦＩＦ
Ｏ制御回路と同一の部分には同一の符号を付してあり、
それらの説明を適宜省略する。第１〜第ｎのレジスタ６
１1 〜６１N はそれぞれタイムスロットの番号を記憶す
る。第１の一致検出回路６２1 〜第ｎの一致検出回路６
２1 〜６２N はそれぞれ対応するレジスタに保持されて
いるタイムスロット番号とカウンタ４１の計数値との一
致を検出する。第１〜第ｎの一致検出回路６２1 〜６２
N は、それぞれ一致を検出している間、一致信号６３1
〜６３N を出力するようになっている。
【００４７】オア回路６４には、各一致検出回路の出力
する一致信号６３1 〜６３N が入力されている。オア回
路６４の出力信号は、図１に示した送信ＦＩＦＯ１６に
その書き込みのタイミングを制御する送信ゲート信号２
６として入力される。オア回路６４の出力信号は、第２
のフリップフロップ回路４９に入力されている。第２の
フリップフロップ回路４９は、オア回路６４の出力を、
１つのタイムスロットの半分の時間に相当する時間だけ
遅延させた信号を出力する。第２のフリップフロップ回
路４９の出力信号は、図１に示した受信ＦＩＦＯ２３に
受信ゲート信号２７として入力される。
【００４８】カウンタ４１は、各タイムスロットの期間
中、その番号に対応する計数値を出力するので、各一致
検出回路６２1 〜６２N はそれぞれ対応するレジスタの
保持する番号のタイムスロットの開始時点から終了時点
までの間、一致信号６３1 〜６３N を出力する。このと
き一致信号はそれぞれハイレベルになるので、オア回路
６４の出力は、いずれかの一致信号が出力されている間
ハイレベルになる。
【００４９】図７は、図６に示したＦＩＦＯ制御回路に
おける各部の信号の状態を表わしたものである。下り時
分割多重ハイウェイのデータ（同図ａ）、上り時分割多
重ハイウェイのデータ（同図ｂ）、フレーム同期信号
（同図ｃ）、クロック信号（同図ｄ）およびカウンタの
計数値（同図ｅ）はそれぞれ図５に示したものと同一で
あるので、それらの説明を省略する。この図の例は、レ
ジスタの数が６個で、これらにタイムスロット番号とし
て“１”、“３”、“４”、“６”、“７”、“８”が
設定されている。
【００５０】これら値に対応するタイムスロットの期間
に各一致検出回路から一致信号が出力される。オア回路
６４の出力する送信ゲート信号（同図ｆ）は、“下り時
分割多重ハイウェイの“１”、“３〜４”、“６〜９”
のタイムスロットの期間にハイレベルになる。また第２
のフリップフロップ回路４９の出力する受信ゲート信号
（同図ｇ）は、上り時分割多重ハイウェイのこれらのタ
イムスロットの期間にハイレベルになる。
【００５１】第２の変形例
【００５２】第２の変形例のＡＴＭインタフェース装置
は、時分割多重ハイウェイによってＡＴＭ回線の複数の
仮想チャンネルを伝送することができるようになってい
る。ＡＴＭ回線は、物理的に同一の通信路に複数の仮想
的なチャンネルを設けることができるようになってい
る。
【００５３】図８は、複数の仮想チャンネルに対応する
ことのできるＡＴＭインタフェース装置の構成の概要を
表わしたものである。図１に示したＡＴＭインタフェー
ス装置と同一の部分には同一の符号を付してあり、それ
らの説明を適宜省略する。この例では時分割多重ハイウ
ェイはパラレル形式で信号の伝送を行うようになってい
る。したがって、図１に示した直列−並列変換回路およ
び並列−直列変換回路は存在しない。また、時分割多重
ハイウェイは、１つにチャンネル（タイムスロット）が
６４Ｋｂｐｓの帯域を有しており、７６８チャンネルが
時分割多重されている。したがって、６４Ｋｂｐｓ×７
６８ｃｈ、すなわち４９．１５２Ｍｂｐｓの帯域を備え
ている。
【００５４】下り時分割多重ハイウェイ７１は、パラレ
ル形式のデータをパラレルのまま保持するレジスタ７２
に入力されている。レジスタ７２の出力は第１〜第８の
送信ＦＩＦＯ７３1 〜７３8 にそれぞれ入力されてい
る。ここでは、８個のＦＩＦＯを用意して８本の仮想チ
ャンネルに対応するようになっている。レジスタ７２に
保持されたデータを蓄積する送信ＦＩＦＯは択一的に切
り換えられる。第１〜第８の送信ＦＩＦＯの出力は共に
送信セル同期回路１６に入力されている。送信セル同期
回路１６は、これら８つの送信ＦＩＦＯのうちデータの
蓄積されているものの中から１つを巡回的に選択してデ
ータを読み出すようになっている。なお、仮想チャンネ
ルの優先度等を基に送信ＦＩＦＯを選択することもあ
る。
【００５５】受信セル同期回路２２には、第１〜第８の
受信ＦＩＦＯ７４1 〜７４8 が接続されている。受信セ
ル同期回路２２の出力するセルはその仮想チャンネルに
対応した受信ＦＩＦＯに蓄積される。第１〜第８の受信
ＦＩＦＯ７４1 〜７４8 の出力はともにデータをパラレ
ル形式のまま保持するレジスタ７５と接続されている。
データは第１〜第８の受信ＦＩＦＯ７４1 〜７４8 から
択一的に読み出され、その値がレジスタ７５に保持され
るようになっている。レジスタ７５の出力は上り時分割
多重ハイウェイに順次送出される。
【００５６】ＦＩＦＯ制御回路７６は、第１〜第８の送
信ゲート信号７７1 〜７７8 と、第１〜第８の受信ゲー
ト信号７８1 〜７８8 を出力するようになっている。こ
れらゲート信号は対応する送信あるいは受信ＦＩＦＯに
入力されている。このように仮想チャンネルごとに送信
ＦＩＦＯ、受信ＦＩＦＯを用意することによって複数の
仮想チャンネルを有するＡＴＭ回線と時分割多重ハイウ
ェイとの間をインタフェースしている。
【００５７】図９は、図８に示したＦＩＦＯ制御回路の
構成の概要を表わしたものである。図２と同一の部分に
は同一の符号を付してある。カウンタ４１には、フレー
ム同期信号２８とクロック信号２９が入力されている。
カウンタ４１は、下り時分割多重ハイウェイにおける各
タイムスロットのタイミングに合わせて、そのタイムス
ロット番号を計数するようになっている。カウンタ４１
の出力する計数値は、第１〜第１６の一致検出回路８１
1 〜８１16にそれぞれ入力されている。
【００５８】セルの伝送されるタイムスロット番号を記
憶するための第１〜第１６のレジタウ８２1 〜８２16に
は、入出力バス３１が接続されている。タイムスロット
番号は入出力バス３１を通じて各レジスタ８１に設定さ
れる。第１〜第１６のレジスタ８２1 〜８２16の出力値
は対応する一致検出回路８１1 〜８１16に入力されてい
る。一致検出回路８１1 〜８１16は、対応するレジスタ
に設定されているタイムスロット番号とカウンタ４１の
出力する計数値が一致したとき、ハイレベルの一致信号
を出力するようになっている。
【００５９】第１の一致検出回路８１1 の出力する一致
信号はフリップフロップ回路８３1にセット信号として
入力されている。また第２の一致検出回路８１2 の出力
する一致信号はフリップフロップ回路８３1 のリセット
信号として入力される。第３の一致検出回路の出力はセ
ット信号として、第４の一致検出回路の出力はリセット
信号としてフリップフロップ回路８３2 に入力されてい
る。以下同様に、奇数番号の一致検出回路の出力はセッ
ト信号として、偶数番号の一致検出回路の出力はリセッ
ト信号としてフリップフロップ回路８３3 〜８３8 にそ
れぞれ入力されている。フリップフロップ回路８３1 〜
８３8 の各出力は、第１〜第８の送信ゲート信号７７1
〜７７8 として対応する送信ＦＩＦＯに入力される。
【００６０】フリップフロップ回路８３1 〜８３8 の出
力信号は、フリップフロップ回路８４1 〜８４8 にそれ
ぞれ入力され、タイムスロットの半周期分だけ遅延され
る。フリップフロップ回路８４1 〜８４8 の出力信号
は、第１〜第８の受信ゲート信号７８1 〜７８8 として
対応する受信ＦＩＦＯに入力される。このようにＦＩＦ
Ｏ制御回路は、送信ゲート信号および受信ゲート信号を
生成する回路を８組備えている。ここで、第１の仮想チ
ャンネルのデータが、第１２〜第１７のタイムスロット
によって伝送され、第２の仮想チャンネルのデータが第
１８１〜第３８３のタイムスロットによって伝送される
ものとする。このとき、予め入出力バス３１を通じて、
第１のレジスタ８２1 にタイムスロット番号“１２”
が、第２のレジスタ８２2 にタイムスロット番号“１
８”が、また第３のレジスタ８２3 に“１８１”が、第
４のレジスタ８２4 に“３８４”がそれぞれ設定され
る。
【００６１】図１０は、図９に示したＦＩＦＯ制御回路
の各部の信号状態を表わしたものである。下り時分割多
重ハイウェイのデータ（同図ａ）は、７６８個のタイム
スロットを備えており、図中の番号はタイムスロットの
番号を表わしている。第１のレジスタ８２1 には、タイ
ムスロット番号“１２”が設定されているので、下り時
分割多重ハイウェイの第１２のタイムスロットの開始時
点で、フリップフロップ回路８３1 がセットされる。ま
た、第２のレジスタ８２2 にはタイムスロット番号“１
８”が設定されているので、第１７タイムスロットの終
了した直後にフリップフロップ回路８３1 がリセットさ
れる。
【００６２】したがってフリップフロップ回路８３1 の
出力する第１の送信ゲート信号（同図ｂ）は、第１２タ
イムスロットの開始時点から第１７タイムスロットの終
了時点までの間、ハイレベルになる。第１の受信ゲート
信号（同図ｃ）は、第１の送信ゲート信号に比べて、タ
イムスロットの半周期分だけ遅れている。このため、上
り時分割多重ハイウェイの第１２タイムスロットの開始
時点から第１７タイムスロットの終了直後までハイレベ
ルになっている。また、第３のレジスタには“１８１”
が設定されているので、フリップフロップ回路８３2 は
下り時分割多重ハイウェイの第１８１のタイムスロット
の開始時点でセットされる。第４のレジスタ８２4 には
タイムスロット番号“３８４”が設定されているので、
第３８３タイムスロットの終了した直後にフリップフロ
ップ回路８３2 がリセットされる。
【００６３】これにより、第２の送信ゲート信号（同図
ｄ）は、下り時分割多重ハイウェイの第１８１タイムス
ロットの開始時点から第３８３タイムスロットの終了直
後までの間、ハイレベルになる。また第２の受信ゲート
信号（同図ｅ）は、上り時分割多重ハイウェイの第１８
１タイムスロットの開始時点から第３８３タイムスロッ
トの終了直後までの間、ハイレベルになる。第１の送信
ゲート信号が出力されている間に下り時分割多重ハイウ
ェイを通じて到来する第１の仮想チャンネルに対応する
データは、図８に示した第１の送信ＦＩＦＯ７３1 に入
力され蓄積される。第２の送信ゲート信号が出力されて
いる間に到来する第２の仮想チャンネルのデータは、第
２の送信ＦＩＦＯ７３2 に順次蓄積される。このように
して、仮想チャンネルごとにそれぞれ異なる送信ＦＩＦ
Ｏに時分割多重ハイウェイから到来したデータを振り分
けて蓄積することができる。
【００６４】一方、第１の受信ゲート信号７８1 が出力
されてい間は、第１の受信ＦＩＦＯ７４1 からデータが
読み出され、上り時分割多重ハイウェイに送出される。
第２の受信ゲート信号７８2 が出力されている間は、第
２の受信ＦＩＦＯ７４2 からデータが読み出されて上り
時分割多重ハイウェイに送出される。各受信ＦＩＦＯに
は、受信セル同期回路２２によって仮想チャンネル別に
セルのデータが蓄積されているので、上り時分割多重ハ
イウェイの第１２〜第１７タイムスロットに第１の仮想
チャンネルのデータを送出することができる。また第１
８１〜第３８３タイムスロットに第２の仮想チャンネル
のデータを送り出すことができる。このように、仮想チ
ャンネル別に送信ＦＩＦＯおよび受信ＦＩＦＯを設け、
それぞれに個別にゲート信号を送ることで、仮想チャン
ネル別に時分割多重ハイウェイのタイムスロットを使用
することができる。また、仮想チャンネル別にその優先
度等に応じてＡＴＭ回線との間でセルの送受信を行うこ
とができる。
【００６５】以上説明した実施の形態および各変形例で
は、ＡＴＭセルを送受信する送信セル同期回路、受信セ
ル同期回路、フレーム生成回路、フレーム終端回路につ
いては詳しい説明を省略したが、これらは、従来から使
用されているものをそのまま用いればよい。また、ＡＴ
Ｍ伝送路の物理的インタフェースについて同様の理由か
らその説明を省略した。また、時分割多重ハイウェイの
信号はシリアル形式、パラレル形式のいずれであっても
良い。シリアル形式の場合には、並列−直列変換回路お
よび直列−並列変換回路を必要とし、パラレル形式の場
合にはこれらが不要になるに過ぎない。
【００６６】また時分割多重ハイウェイの帯域は、実施
の形態あるいは変形例で示したものに限られない。第２
の変形例では、仮想チャンネルが８本の場合について説
明したが、仮想チャンネルの数に対応可能なだけ、送信
ＦＩＦＯ、受信ＦＩＦＯが設けられており、これらに独
立にゲート信号が供給されるようになっていれば、仮想
チャンネルの数は任意でよい。
【００６７】また、上り時分割多重ハイウェイと下り時
分割多重ハイウェイの位相差が半周期の場合について説
明したが、これら相互間のタイミングの差は任意でよ
い。たとえば下り時分割多重ハイウェイのフレーム同期
信号およびクロック信号を基にして生成した送信ゲート
信号、受信ゲート信号を、上り時分割多重ハイウェイの
クロック信号によってフリップフロップ回路で打ち直せ
ば、上り時分割多重ハイウェイに対応するゲート信号を
位相差に係わらず生成することができる。
【００６８】
【発明の効果】このように請求項１記載の発明によれ
ば、指定されたタイムスロットを用いてセルを伝送する
ことができるので、たとえば、セルのトラヒックに応じ
て指定するタイムスロットの数を変更すれば、時分割多
重ハイウェイの回線利用効率を向上させることができ
る。
【００６９】また請求項２記載の発明によれば、セルの
伝送に用いるために指定された任意数の連続するタイム
スロットの開始位置および終了位置の番号を保持し、開
始位置から終了位置の間のタイムスロットを用いてセル
の送受信を行っている。このように、開始位置と終了位
置だけを保持し、それらの一致だけを検出すれば良いの
で、装置の構成を簡略化することができる。
【００７０】さらに請求項３記載の発明によれば、タイ
ムスロットおよびセルバッファをＡＴＭ回線の仮想チャ
ンネルごとに異なるものを用いたので、時分割多重ハイ
ウェイによって複数の仮想チャンネルを独立に伝送する
ことができる。
【００７１】また請求項４記載の発明によれば、タイム
スロットのタイミング、その番号およびタイムスロット
番号との一致の検出を一方の時分割多重ハイウェイにつ
いて行い、他方の時分割多重ハイウェイに対応するそれ
らを上り時分割多重ハイウェイと下り時分割多重ハイウ
ェイの間の位相差を基に生成している。これにより、装
置の構成を大幅に簡略化することができる。
【００７２】さらに請求項５記載の発明によれば、セル
のトラヒックに応じた数だけタイムスロットが指定され
るので、トラヒックに応じて効率良く時分割多重ハイウ
ェイを利用することができる。
【００７３】また請求項６記載の発明によれば、ファー
スト・イン・ファースト・アウト形式のメモリをセルバ
ッファに用いたので、読み出し順序やアドレスの管理が
不要になり装置の構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における時分割多重ハイ
ウェイのＡＴＭインタフェース装置の構成の概要を表わ
したブロック図である。
【図２】図１に示したＦＩＦＯ制御回路の構成の概要を
表わしたブロック図である。
【図３】図１に示したＡＴＭインタフェース装置を接続
した時分割交換機の構成を表わしたブロック図である。
【図４】図１に示したＡＴＭインタフェース装置の各部
における各種信号の状態を表わした波形図である。
【図５】終了タイムスロット番号が変更された後のＡＴ
Ｍインタフェース装置の各部における各種信号の状態を
表わした波形図である。
【図６】第１の変形例におけるＦＩＦＯ制御回路の構成
の概要を表わしたブロック図である。
【図７】図６に示したＦＩＦＯ制御回路の各部における
各種信号の状態を表わした波形図である。
【図８】複数の仮想チャンネルに対応することのできる
ＡＴＭインタフェース装置の構成の概要を表わしたブロ
ック図である。
【図９】図８に示したＦＩＦＯ制御回路の構成の概要を
表わしたブロック図である。
【図１０】図９に示したＦＩＦＯ制御回路の各部におけ
る各種信号状態を表わした波形図である。
【符号の説明】
１１ 下り時分割多重ハイウェイ １２、１３ ＡＴＭ回線 １４ 上り時分割多重ハイウェイ １５ 直列−並列変換回路 １６ 送信ＦＩＦＯ １７ 送信セル同期回路 １８ フレーム生成回路 ２１ フレーム終端回路 ２２ 受信セル同期回路 ２３ 受信ＦＩＦＯ ２４ 並列−直列変換回路 ２５ ＦＩＦＯ制御回路 ２６ 送信ゲート信号 ２７ 受信ゲート信号 ２８ フレーム同期信号 ２９ クロック信号 ３１ 入出力バス

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 非同期転送モードの通信でその伝送単位
    となるセルを上り時分割多重ハイウェイおよび下りの時
    分割多重ハイウェイによって伝送する際に用いる任意数
    のタイムスロットが指定されるごとにそれらのタイムス
    ロットの番号を保持するタイムスロット番号保持手段
    と、 前記上り時分割多重ハイウェイにおける各タイムスロッ
    トのタイミングとその番号を逐次検出する上りタイムス
    ロット番号検知手段と、 前記下り時分割多重ハイウェイにおける各タイムスロッ
    トのタイミングとその番号を逐次検出する下りタイムス
    ロット番号検知手段と、 非同期転送モードの通信回線から到来するセルを蓄積す
    る受信セルバッファと、 非同期転送モードの通信回線に送出すべきセルを蓄積す
    る送信セルバッファと、 前記上りタイムスロット番号検知手段によって検出され
    たタイムスロットの番号が前記タイムスロット番号保持
    手段に保持されているいずれかの番号と一致するか否か
    を検出する上りタイムスロット番号一致検出手段と、 この上りタイムスロット番号一致検出手段によってタイ
    ムスロットの番号の一致が検出されたとき前記受信セル
    バッファからセルを読み出しこれを上り時分割多重ハイ
    ウェイに送出するバッファ読出手段と、 前記下りタイムスロット番号検知手段によって検出され
    たタイムスロットの番号が前記タイムスロット番号保持
    手段に保持されているいずれかの番号と一致するか否か
    を検出する下りタイムスロット番号一致検出手段と、 この下りタイムスロット番号一致検出手段によってタイ
    ムスロットの番号の一致が検出されたとき伝送されてき
    たデータを前記下り時分割多重ハイウェイから取り出し
    前記送信セルバッファに書き込むバッファ書込手段とを
    具備することを特徴とする時分割多重ハイウェイのＡＴ
    Ｍインタフェース装置。
  2. 【請求項２】 非同期転送モードの通信でその伝送単位
    となるセルを上り時分割多重ハイウェイおよび下りの時
    分割多重ハイウェイにより伝送する際に用いる連続する
    複数のタイムスロットが指定されるごとにその開始およ
    び終了位置に対応するタイムスロットの番号を保持する
    タイムスロット番号保持手段と、 前記上り時分割多重ハイウェイにおける各タイムスロッ
    トのタイミングとその番号を逐次検出する上りタイムス
    ロット番号検知手段と、 前記下り時分割多重ハイウェイにおける各タイムスロッ
    トのタイミングとその番号を逐次検出する下りタイムス
    ロット番号検知手段と、 非同期転送モードの通信回線から到来するセルを蓄積す
    る受信セルバッファと、 非同期転送モードの通信回線に送出すべきセルを蓄積す
    る送信セルバッファと、 前記上りタイムスロット番号検知手段によって検出され
    るタイムスロットの番号と前記タイムスロット番号保持
    手段に保持されている開始位置のタイムスロットの番号
    が一致してから上りタイムスロット番号検知手段で検出
    されるタイムスロットの番号とタイムスロット番号保持
    手段に保持されている終了位置のタイムスロットの番号
    が一致するまでの間所定の受信ゲート信号を出力する上
    りタイムスロット番号一致検出手段と、 この上りタイムスロット番号一致検出手段から前記受信
    ゲート信号が出力されている間前記受信セルバッファか
    らセルを読み出しこれを上り時分割多重ハイウェイに送
    出するバッファ読出手段と、 前記下りタイムスロット番号検知手段によって検出され
    るタイムスロットの番号と前記タイムスロット番号保持
    手段に保持されている開始位置のタイムスロットの番号
    が一致してから下りタイムスロット番号検知手段で検出
    されるタイムスロットの番号とタイムスロット番号保持
    手段に保持されている終了位置のタイムスロットの番号
    が一致するまでの間所定の送信ゲート信号を出力する下
    りタイムスロット番号一致検出手段と、 この下りタイムスロット番号一致検出手段にから前記送
    信ゲート信号が出力されている間伝送されてきたデータ
    を前記下り時分割多重ハイウェイから取り出し前記送信
    セルバッファに書き込むバッファ書込手段とを具備する
    ことを特徴とする時分割多重ハイウェイのＡＴＭインタ
    フェース装置。
  3. 【請求項３】 非同期転送モードの通信でその伝送単位
    となるセルを上り時分割多重ハイウェイおよび下りの時
    分割多重ハイウェイにより伝送する際に用いる任意数の
    タイムスロットが指定されるごとにそれらのタイムスロ
    ットの番号を非同期転送モードの通信回線における仮想
    チャンネル別に保持するタイムスロット番号保持手段
    と、 前記上り時分割多重ハイウェイにおける各タイムスロッ
    トのタイミングとその番号を逐次検出する上りタイムス
    ロット番号検知手段と、 前記下り時分割多重ハイウェイにおける各タイムスロッ
    トのタイミングとその番号を逐次検出する下りタイムス
    ロット番号検知手段と、 非同期転送モードの通信回線から到来するセルを仮想チ
    ャンネル別に蓄積する複数の受信セルバッファと、 非同期転送モードの通信回線に送出すべきセルを仮想チ
    ャンネル別に蓄積する送信セルバッファと、 前記上りタイムスロット番号検知手段によって検出され
    たタイムスロットの番号が前記タイムスロット番号保持
    手段に保持されている番号と一致するか否かを仮想チャ
    ンネル別に検出する上りタイムスロット番号一致検出手
    段と、 この上りタイムスロット番号一致検出手段によってタイ
    ムスロットの番号の一致が検出されたときその番号に対
    応する仮想チャンネルの受信セルバッファからセルを読
    み出しこれを上り時分割多重ハイウェイに送出するバッ
    ファ読出手段と、 前記下りタイムスロット番号検知手段によって検出され
    たタイムスロットの番号が前記タイムスロット番号保持
    手段に保持されている番号と一致するか否かを仮想チャ
    ンネル別に検出する下りタイムスロット番号一致検出手
    段と、 この下りタイムスロット番号一致検出手段によってタイ
    ムスロットの番号の一致が検出されたとき伝送されてき
    たデータを前記下り時分割多重ハイウェイから取り出し
    その番号に対応する仮想チャンネルの送信セルバッファ
    に書き込むバッファ書込手段とを具備することを特徴と
    する時分割多重ハイウェイのＡＴＭインタフェース装
    置。
  4. 【請求項４】 前記上り時分割多重ハイウェイと前記下
    り時分割多重ハイウェイは所定の位相差があり、前記上
    りタイムスロット番号検知手段と前記上りタイムスロッ
    ト番号一致検出手段の組合わせまたは前記下りタイムス
    ロット番号検出手段と前記下りタイムスロット番号一致
    検出手段の組み合わせのいずれか一方を用いて上りある
    いは下り時分割多重ハイウェイの一方の各タイムスロッ
    トのタイミングとその番号および保持されている番号と
    の一致を検出し、他方の組み合わせは前記所定の位相差
    を基に他方の時分割多重ハイウェイについてのそれらを
    検出することを特徴とする請求項１ないし請求項３記載
    のＡＴＭインタフェース装置。
  5. 【請求項５】 前記セルの伝送に用いられるタイムスロ
    ットは、非同期転送モードの通信回線におけるセルのト
    ラヒックに応じた数だけ指定されることを特徴とする請
    求項１ないし請求項３記載のＡＴＭインタフェース装
    置。
  6. 【請求項６】 前記送信セルバッファおよび前記受信セ
    ルバッファは、書き込まれた順に読み出しの行われる先
    入れ先出しメモリであることを特徴とする請求項１ない
    し請求項３記載のＡＴＭインタフェース装置。
JP26533895A 1995-10-13 1995-10-13 時分割多重ハイウェイのａｔｍインタフェース装置 Expired - Fee Related JP2959448B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP26533895A JP2959448B2 (ja) 1995-10-13 1995-10-13 時分割多重ハイウェイのａｔｍインタフェース装置
US08/731,275 US5910953A (en) 1995-10-13 1996-10-11 ATM interface apparatus for time-division multiplex highways

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26533895A JP2959448B2 (ja) 1995-10-13 1995-10-13 時分割多重ハイウェイのａｔｍインタフェース装置

Publications (2)

Publication Number Publication Date
JPH09107365A true JPH09107365A (ja) 1997-04-22
JP2959448B2 JP2959448B2 (ja) 1999-10-06

Family

ID=17415805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26533895A Expired - Fee Related JP2959448B2 (ja) 1995-10-13 1995-10-13 時分割多重ハイウェイのａｔｍインタフェース装置

Country Status (2)

Country Link
US (1) US5910953A (ja)
JP (1) JP2959448B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011188279A (ja) * 2010-03-09 2011-09-22 Fujitsu Ltd ネットワーク装置、エッジルータ及びパケット通信システム

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681587B2 (ja) 1999-10-07 2005-08-10 三菱電機株式会社 セル分解装置、セル分解方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
JP2002112326A (ja) * 2000-10-02 2002-04-12 Ntt Docomo Inc 無線リソース割当方法及び基地局装置
JP2006079495A (ja) * 2004-09-13 2006-03-23 Hitachi Ltd ストレージシステム及び論理区画の設定方法
EP3087676A4 (en) * 2013-12-28 2018-01-24 Intel Corporation Dynamic interconnect with partitioning on emulation and protyping platforms

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412655A (en) * 1993-01-29 1995-05-02 Nec Corporation Multiprocessing system for assembly/disassembly of asynchronous transfer mode cells
WO1995003657A1 (fr) * 1993-07-21 1995-02-02 Fujitsu Limited Central mta
JP2629568B2 (ja) * 1993-07-30 1997-07-09 日本電気株式会社 Ａｔｍセル交換方式
US5390184A (en) * 1993-09-30 1995-02-14 Northern Telecom Limited Flexible scheduling mechanism for ATM switches
JPH07170264A (ja) * 1993-12-14 1995-07-04 Nec Corp デジタル通話路網の構成方式
US5535201A (en) * 1995-05-10 1996-07-09 Mitsubishi Electric Research Laboratories, Inc. Traffic shaping system using two dimensional timing chains

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011188279A (ja) * 2010-03-09 2011-09-22 Fujitsu Ltd ネットワーク装置、エッジルータ及びパケット通信システム

Also Published As

Publication number Publication date
JP2959448B2 (ja) 1999-10-06
US5910953A (en) 1999-06-08

Similar Documents

Publication Publication Date Title
KR100269650B1 (ko) 회로 에뮬레이터된 atm 교환기에서 stm 셀을 스위칭시키기 위한 스위치 노드 및 방법
KR100313411B1 (ko) 전기통신장치와방법
JP2686872B2 (ja) ディジタル情報信号ルーチングのための共通メモリスイッチ及びスイッチング方法
EP0276349B1 (en) Apparatus for switching information between channels for synchronous information traffic and asynchronous data packets
US5103447A (en) High-speed ring LAN system
JPH0728314B2 (ja) ハイブリッドパケット交換方法および装置
JPH07321822A (ja) マルチキャスティング機能を備えた装置
JPH10303906A (ja) Ａｔｍ装置及びポートシェーピング方法
JPH09107365A (ja) 時分割多重ハイウェイのａｔｍインタフェース装置
JP3184964B2 (ja) 交換システムのａｔｍセル変換方法
JPH0522403A (ja) Ｓｔｍ−ａｔｍ相互変換制御方式
JPH0290834A (ja) Ａｔｍ通話路装置及びａｔｍ回線終端装置
JP4387530B2 (ja) 無線基地局装置
JP3570967B2 (ja) ２重化ａａｌ１変換装置及びそれに用いる同期化方法
JP3194862B2 (ja) セル伝送方法
JP3067368B2 (ja) Ａｔｍ伝送用インタフェース回路
JP3139470B2 (ja) インタフェース変換装置
JPH01270431A (ja) 高速パケット交換スイッチ
JP2000333279A (ja) 電子交換機
JP2802400B2 (ja) 回線切換方式
JPH02280439A (ja) 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路
KR200258690Y1 (ko) 패킷 데이터 처리를 위한 메모리 버스 장치
JPH04212544A (ja) Ａｔｍ用パケットアダプタ装置
JP2886270B2 (ja) Ａｔｍスイッチ
JP2762803B2 (ja) 非同期転送モード伝達網のためのセルフロー制御装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees