JPH10303906A - Ａｔｍ装置及びポートシェーピング方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＡＴＭ装置において、出力ポート毎に、シェ
ーピング用ＦＩＦＯを設けることによるハードウェアの
増加を防止することである。 【解決手段】 セルを格納するバッファと、当該バッフ
ァに対して、セルの書込み及び読出し制御を行うスイッ
チコアとを備えたＡＴＭ装置において、スイッチコア内
部に、シェーピング機能を備えた出力アービトレータを
設けることにより、バッファの機能をそのまま利用し
て、ポートシェーピング動作を行えるＡＴＭ装置が得ら
れる。また、出力アービトレータには、ポートシェーピ
ング誤差を補正する機能を持たせても良い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力ポート及び出
力ポートを備え、入力ポートからのＡＴＭセル（以下、
入力セル）を出力ポートに出力セルとして出力するＡＴ
Ｍ装置に関し、特に、ＣＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉ
ｔ Ｒａｔｅ）サービスを行うＡＴＭ装置に関する。

【０００２】

【従来の技術】一般に、この種のＡＴＭ装置は、ＡＴＭ
交換機、或いは、ＡＴＭスイッチとも呼ばれ、入力ポー
トを介して入力セルとして与えられるＡＴＭセルを出力
ポートに出力セルとして送出するために使用されてい
る。ここで、ＡＴＭセルは、５３バイトの固定長を有し
ており、５バイトのヘッダと、４８バイトのペイロード
とから構成されている。

【０００３】このようなＡＴＭ装置で取り扱われるＡＴ
Ｍセルは、ＡＴＭレイヤにおいて定められたサービスク
ラスによって４つに分類することができる。具体的に言
えば、ＡＴＭレイヤにおけるサービスクラスは、ＣＢＲ
サービスクラス、ＶＢＲ（Ｖａｒｉａｂｌｅ Ｂｉｔ
Ｒａｔｅ）サービスクラス、ＵＢＲ（Ｕｎｓｐｅｓｉｆ
ｉｅｄ Ｂｉｔ Ｒａｔｅ）サービスクラス、及び、Ａ
ＢＲ（Ａｖａｉｌａｂｌｅ Ｂｉｔ Ｒａｔｅ）サービ
スクラスに分けることができる。

【０００４】この内、ＣＢＲサービスは音声回線等から
の等時性の高いトラフィックをＡＴＭ装置を経由して、
転送するサービスであり、ＣＢＲサービスを受けるトラ
フィックは、送信側と受信側との間における同期の維持
が要求される。このため、ＣＢＲサービスをサポートす
るＡＴＭ装置では、入力セルと出力セルとの間で、同期
がずれないように、制御することが必要である。

【０００５】一方、ＡＴＭ装置に与えられる入力セル
は、一定間隔で到来するとは限らず、実際には、異なる
時間間隔で到来することが多い。このため、最小セル間
隔を定めるＰｅａｋ Ｃｅｌｌ Ｒａｔｅ（ＰＣＲ）
（最大セル速度）、及び、最大時間間隔（最小セル速
度）を監視する必要がある。実際には、最大時間間隔を
監視する代わりに、ＡＴＭレイヤから物理レイヤへ転送
されるセルが、ＰＣＲで規定された時間間隔で転送でき
ず、変動することを示すＣＤＶ（Ｃｅｌｌ Ｄｅｌａｙ
Ｖａｒｉａｔｉｏｎ：セル遅延変動）が監視されてお
り、ＣＶＤの許容範囲を規定するＣＤＶＴ（Ｃｅｌｌ
Ｄｅｌａｙ Ｖａｒｉａｔｉｏｎ Ｔｏｌｅｒａｎｃ
ｅ）も、パラメータとして監視されている。このような
ＣＢＲサービスを提供するシステムでは、ＣＤＶが許容
範囲を越えて変動すると、ＣＢＲサービスを受ける情
報、例えば、音声等を忠実に再生できなくなってしま
う。

【０００６】ＣＤＶによる影響を吸収するために、ＣＢ
Ｒサービスを受けるトラフィックは、ＡＴＭ装置におい
て、シェーピングと呼ばれる処理が行われている。

【０００７】例えば、特開平８−１６３１５０号公報
（以下、引用例と呼ぶ）に示されたＡＴＭ装置は、入力
ポート毎に、設けられたシェーピングＦＩＦＯ、シェー
ピングＦＩＦＯにおける入力セルの蓄積時間を監視し、
一定時間蓄積されると、出力開始指示を出力する蓄積経
過時間監視回路、及び、出力開始指示を受けて、シェー
ピングＦＩＦＯを制御して、シェーピングされたセルを
送出させるシェーピング制御回路とによって構成された
シェーピングユニットを備えている。

【０００８】引用例に示されたシェーピングユニットで
は、シェーピングＦＩＦＯにより、入力セルを一定時間
以上、付加遅延させ、一定時間経過したことにより、出
力開始指示をシェーピング制御回路に出力し、シェーピ
ング制御回路では、蓄積された一連のセルを一定間隔で
出力させ、シェーピングを行う構成を有している。

【０００９】上記した引用例において、シェーピングＦ
ＩＦＯに蓄積される一定時間としては、ＡＴＭネットワ
ークで発生するＣＤＶ（セル遅延変動）の最大値がネッ
トワークで保証されていることから、ＣＤＶの最大時間
が設定されており、この最大時間を経過時間監視に使用
している。このように、引用例はＡＴＭネットワークで
発生するＣＤＶをシェーピングＦＩＦＯに付加遅延を持
たせて吸収し、ＣＤＶ抑制のシェーピング機能を実現し
ている。

【００１０】一方、ＡＴＭ装置の全体的な構成を説明す
ると、通常、ＡＴＭ装置は、入出力ポートに対応して設
けられたラインインターフェース、ＡＴＭセルを格納す
るバッファ、及び、バッファ内のＡＴＭセルを書込み及
び読み出し制御するスイッチコアと呼ばれる部分とを含
んでおり、ラインインターフェースは、入力ポートに対
応して設けられた入力インターフェース、及び、出力ポ
ートに対応して設けられた出力インターフェースとによ
って構成されている。更に、ＡＴＭ装置は、ラインイン
ターフェースに接続されたヘッダトランスレータ（ＨＴ
Ｔ）等をも備えている。

【００１１】

【発明が解決しようとする課題】引用例では、上記した
シェーピングＦＩＦＯ、蓄積経過時間監視回路、及び、
シェーピング制御回路によって構成されたシェーピング
用ユニットが、出力ポートに対応して設けられた出力イ
ンターフェースに設けられており、このユニットによ
り、シェーピング動作を行い、出力インターフェースか
ら、出力セルを等間隔で出力ポートに送出することがで
きる。

【００１２】しかしながら、この構成を採用した場合、
シェーピングユニットを出力ポート対応に設ける必要が
あるため、ハードウェアの量が多くなってしまうと言う
欠点がある。

【００１３】一方、ＡＴＭ装置には、Ｎ個の入力ポート
からの入力セルを入力ポートに定められた順番でセル多
重化した後、バッファとして設けられている共有バッフ
ァに書き込む形式のものがある。この場合、入力ポート
のセル速度をＶとすると、多重化セルの速度はＮ・Ｖと
なる。このように、共有バッファを備えたＡＴＭ装置に
は、入力セルを多重化する多重化部、共有バッファから
のセルを多重化分離部、及び、共有バッファに対する書
込み及び読み出しを制御するキューコントローラとを含
むスイッチコアが備えられている。

【００１４】共有バッファを有するＡＴＭ装置におい
て、引用例のように、スイッチコアの外部に設けられた
出力インタフェースで、出力ポート毎にポートシェーピ
ングを行うことは、単に、ハードウェア量が増大するだ
けでなく、スイッチコア及び共有バッファの機能を充分
に生かしていないことを意味している。

【００１５】本発明の目的は、出力ポート毎に、ポート
シェーピング機能を有するバッファを設ける必要がな
く、したがって、ハードウェア量の少ないＡＴＭ装置を
提供することである。

【００１６】本発明の他の目的は、スイッチコア及び共
有バッファの機能を生かしたポートシェーピングを行え
るＡＴＭ装置を提供することである。

【００１７】本発明の他の目的は、ポートシェーピング
の誤差を補正できるＡＴＭ装置を提供することである。

【００１８】本発明の更に他の目的は、共有バッファを
備えたＡＴＭ装置に適したポートシェーピングを行うシ
ェーピング方法を提供することである。

【００１９】本発明のより他の目的は、ポートシェーピ
ング誤差を補正する方法を提供することである。

【００２０】

【課題を解決するための手段】本発明の一実施の形態に
よれば、入力ポート、出力ポート、前記入力ポートを通
して送られてきた入力セルを順次格納し、出力ポートに
出力セルとして送信するバッファ、及び、前記入力ポー
ト及び出力ポートに対応したインターフェースを備える
と共に、前記バッファを制御するスイッチコアとを含
み、前記スイッチコアは、前記出力セルのポートシェー
ピングを行うポートシェーピング手段を備えているＡＴ
Ｍ装置が得られる。

【００２１】本発明の他の実施の形態によれば、入力ポ
ート、出力ポート、前記入力ポートを通して送られてき
た入力セルを順次格納し、出力ポートに出力セルとして
送信するバッファ、及び、前記入力ポート及び出力ポー
トに対応したインターフェースを備えると共に、前記バ
ッファを制御するスイッチコアとを含むＡＴＭ装置に使
用されるポートシェーピング方法において、前記スイッ
チコア内で、ポートシェーピングを行うポートシェーピ
ング方法が得られる。

【００２２】

【発明の実施の形態】以下、図面を参照して、本発明の
一実施の形態に係るＡＴＭ装置を説明する。図１を参照
すると、本発明の一実施の形態に係るＡＴＭ装置は、共
有バッファ１０と、スイッチコア１１とを含んでいる。
この内、スイッチコア１１は、入力回線Ｉ１〜Ｉｎに対
応して設けられた多重化部２１、及び、出力回線Ｏ１〜
Ｏｎに対応して設けられた多重化分離部２２とを備え、
入力回線Ｉ１〜Ｉｎはそれぞれ物理的なｎ個の入力ポー
ト（図示せず）に接続されると共に、出力回線Ｏ１〜Ｏ
ｎはそれぞれ物理的なｎ個の出力ポート（図示せず）に
接続されている。

【００２３】物理的な入力ポートと、図示された多重化
部２１との間には、ラインインターフェース、及び、ヘ
ッダトランスレーションテーブル（ＨＴＴ）を備えたヘ
ッダトランスレータ１５１〜１５ｎが設けられている。
同様に、物理的な出力ポートと、図示された多重化分離
部２２との間にも、ラインインターフェース、及び、Ｈ
ＴＴを備えたヘッダトランスレータ１６１〜１６ｎが設
けられている。

【００２４】図示されたスイッチコア１１は、キューコ
ントローラ２３、マイクロプロセッサインターフェース
（ＭＰＵＩ／Ｆ）２４、及び、ポートシェーピング部２
５とを有している。また、キューコントローラ２３は、
共有バッファ１０の空きアドレスを空きアドレスキュー
として保持するＩＡＱＦＩＦＯ（以下、単に、ＩＡＱと
呼ぶ）、出力回線Ｏ１〜Ｏｎにそれぞれ対応して設けら
れ、各出力回線に出力されるＡＴＭセルの共有バッファ
１０上のアドレスをキューとして、保持する出力アドレ
スキューＦＩＦＯ（以下、単に、ＯＡＱ）＃１〜＃ｎ、
及び、これらアドレスキューを制御するアドレスキュー
制御部２６とを備えている。アドレスキュー制御部２６
は、各ＩＡＱ、及び、ＯＡＱの書込み及び読み出しを制
御する一方、書込みアドレス及び読み出しアドレスを共
有バッファ１０に与えるための動作を制御する。

【００２５】以下、図示されたスイッチコア１１の動作
をより詳細に説明する。ｎ個の入力回線から与えられた
ＡＴＭセルは、多重化部２１で入力回線に定められた順
番で単純に多重化され、共有バッファ１０に送出され
る。このとき、共有バッファ１０には、共有バッファ１
０における空きアドレスがＩＡＱから書込みアドレスと
して与えられており、多重化されたセルはＩＡＱによっ
て指定されたアドレスに書き込まれる。同時に、当該空
きアドレスは、アドレスキュー制御部２６の制御の下
に、ＩＡＱから、対応するＯＡＱ＃１〜＃ｎのいずれか
に書き込まれ、ＯＡＱ＃１〜＃ｎ内にアドレスキューが
形成される。この結果、当該空きアドレスは、ＩＡＱか
ら除去され、空きアドレスではなくなる。

【００２６】上記したことからも明らかな通り、ＯＡＱ
＃１〜＃ｎは共有バッファ１０内に存在する出力ポート
単位に設けられた仮想的なバッファを管理するためのも
のである。

【００２７】一方、共有バッファ１０からの読み出し
は、全ての仮想的な出力ポートのバッファをアドレスキ
ュー制御部２６の制御によって、固定的な順序で読み出
すことによって行われる。即ち、ＯＡＱに書き込まれて
いるアドレス情報を共有バッファ１０の読み出しアドレ
スとして使用することにより、共有バッファ１０に存在
する出力ポート単位の仮想的なバッファから、所望のセ
ルを読み出すことができる。このようにして、書き込ま
れていたセルを読み出されてしまったアドレスは、空き
アドレスとなり、共有バッファ１０内の空きアドレスを
管理するＩＡＱ内に書き込まれる。

【００２８】更に、図示されたＡＴＭ装置は、多重化分
離部２２に結合されたポートシェーピング部２５を有し
ており、ポートシェーピング部２５では、各出力回線Ｏ
１〜Ｏｎを監視して、出力回線Ｏ１〜Ｏｎに応じたセル
の転送速度で、出力セルが出力されるように、シェーピ
ング動作を行う。このようなポートシェーピング動作を
行うために、図示された例では、アドレスキュー制御部
２６は、まず、ＯＡＱ＃１〜＃ｎを監視することによっ
て得られる各出力回線毎のセル滞留情報をポートシェー
ピング部２５に送出する。

【００２９】セル滞留情報を受けたポートシェーピング
部２５は、各出力回線の番号をアドレスキュー制御部２
６に送出すると共に、多重化分離部２２に対してタイミ
ング信号を出力することにより、各出力回線、即ち、各
出力ポートに定められた転送速度で、等間隔で出力セル
を送出させる。

【００３０】このように、図１に示されたＡＴＭ装置で
は、スイッチコア１１内に、ポートシェーピング部２５
を設けると共に、セル遅延変動（ＣＤＶ）を吸収する遅
延は、共有バッファ１０により与えられ、これによっ
て、ポートシェーピング動作が行われている。このた
め、図示されたＡＴＭ装置は、出力ポート対応にＦＩＦ
Ｏを必要とする従来技術に比較して、ハードウェア量を
著しく低減できる。

【００３１】図２を参照して、本発明の他の実施の形態
に係るＡＴＭ装置を説明する。図２に示されたＡＴＭ装
置は、ＡＴＭレイヤと物理レイヤとの間のインターフェ
ースを規定したＵｔｏｐｉａ Ｌｅｖｅｌ ２（Ｔｈｅ
ＡＴＭ Ｆｏｒｕｍ）（１９９５、６月発行）に合致
したインターフェースを備えたＡＴＭ装置である。この
例に係るＡＴＭ装置は、図１と同様に、共有バッファ１
０及びスイッチコア１１とを備えている。図示された例
では、ヘッダトランスレーションテーブル（ＨＴＴ）３
１が、直接、スイッチコア１１に接続されており、且
つ、当該スイッチコア１１には、物理回線１、２、３、
及び、４を介して、物理層とインタフェースするＰＨＹ
１〜１０が接続されており、これらＰＨＹとスイッチコ
ア１１との間の物理回線１〜４は、上述したＵｔｏｐｉ
ａ Ｌｅｖｅｌ ２に合致したインターフェースを構成
している。図示された例では、ＰＨＹ１、２、及び５
は、１５５Ｍｂｐｓの転送速度でセルを転送し、ＰＨＹ
３、４、７、９、及び１０は２５Ｍｂｐｓの転送速度で
セルを転送する。更に、他のＰＨＹ６及び８は５２Ｍｂ
ｐｓの転送速度でセルを転送するものとする。

【００３２】この構成においても、ポートシェーピング
動作をスイッチコア１１の内部で行うことは、図１に示
すＡＴＭ装置と同様である。尚、図２では、説明を簡略
化するために、物理回線１及び２を介して、入力セルが
スイッチコア１１に与えられ、物理回線３及び４を介し
て、出力セルが送出されるものとする。したがって、以
下の説明では、スイッチコア１１は、物理回線１及び２
に対して入力ポートインタフェースを備え、且つ、物理
回線３及び４に対して出力ポートインタフェースを有し
ているものとする。

【００３３】このことをより詳細に説明するために、図
２及び図３を併せ参照すると、スイッチコア１１は、図
３に示されているように、図２に示された物理回線１及
び２に対応して設けられた入力ポートインタフェース
（Ｉ／Ｆ）３２、及び、物理回線３及び４に対応して設
けられた出力インタフェースとしての出力ヘッダトラン
スレータ３３とを備えており、また、図１と同様に、キ
ューコントローラ２３及びマイクロプロセッサインタフ
ェース（ＭＰＵＩ／Ｆ）を有している。更に、図示され
たスイッチコア１１は、共有バッファ１０とキューコン
トローラ２３との間に、共有バッファインタフェース
（Ｉ／Ｆ）３０を有し、ＨＴＴ３１とキューコントロー
ラ２３との間に、ＨＴＴメモリインタフェース（Ｉ／
Ｆ）３４を有している。

【００３４】更に、スイッチコア１１は、入力ポートＩ
／Ｆ３２とキューコントローラ２３との間に、入力ヘッ
ダトランスレータ３６及び物理アドレスを入力ポート番
号に変換するアドレスーポート変換部３７を有してお
り、他方、出力ポートインタフェース（Ｉ／Ｆ）３３に
接続された出力ヘッダトランスレータ３８を具備してお
り、且つ、出力ポートインタフェース（Ｉ／Ｆ）３３に
は、本発明に係るポートシェーピングを行う出力アービ
トレータ４０も接続されている。図示された例では、入
力ヘッダトランスレータ３６は、単に、キューコントロ
ーラ２３に接続されるだけでなく、共有バッファＩ／Ｆ
３０にも接続され、更に、ＨＴＴメモリＩ／Ｆ３４にも
接続されている。また、出力ヘッダトランスレータ３８
は共有バッファＩ／Ｆ３３及びＨＴＴメモリＩ／Ｆ３４
に接続され、更に、出力アービトレータ４０はキューコ
ントローラ２３に接続されている。

【００３５】図３において、入力ポートＩ／Ｆ３２を介
して入力された入力セルのヘッダは、入力ヘッダトラン
スレータ３６によりトランスレートされ、ＨＴＴメモリ
Ｉ／Ｆ３４を通してＨＴＴ３１に送出される。ＨＴＴ３
１には、スイッチングのための出力ポート番号等が格納
されており、入力されたセルはＨＴＴ３１の内容にした
がってスイッチングされる。

【００３６】図２及び図３を併せ参照すると、ＨＴＴ３
１から、共有バッファ１０のアクセスアドレスがキュー
コントローラ２３に与えられ、共有バッファ１０の当該
アクセスアドレスに、入力されたセルが書き込まれると
共に、このアクセスアドレスはキューコントローラ２３
のＯＡＱのいずれかに格納される。このようにして、図
１と同様に、キューコントローラ２３による共有バッフ
ァ１０の制御動作によって、アクセスアドレスに入力セ
ルが書き込まれると共に、キューコントローラ２３の対
応するＯＡＱ＃１〜＃ｎに上記したアクセスアドレスが
図１と同様な動作により書き込まれる。

【００３７】一方、出力アービトレータ４０では、共有
バッファ１０から出力すべきポート番号を決定してお
り、その読み出しタイミングを制御することにより、ポ
ートシェーピングを実現している。

【００３８】図４をも参照して、出力アービトレータ４
０を更に詳細に説明する。図示された出力アービトレー
タ４０は、キューコントローラ２３、及び、出力ヘッダ
トランスレータのような出力インタフェース（Ｉ／Ｆ）
３３との間に設けられており、キューコントローラ２３
から、各出力ポートにおけるセル滞留情報（即ち、キュ
ー情報）を受け、各出力ポート毎のセル滞留状態を判定
するセル滞留判定部４１、出力インタフェース３３に接
続され、出力ポートをポーリングするポーリング部４２
とを備えている。

【００３９】更に、図示された出力アービトレータ４０
は、各出力ポートのシェーピングレートに応じて、カウ
ントを行うカウンタを個々の出力ポートに対応して備え
たシェーピング制御部４３を有すると共に、セル滞留判
定部４１、ポーリング部４２、及びシェーピング制御部
４３に接続された出力ポート番号選択部４４、及び、出
力ポート番号を物理アドレスに変換するポートーアドレ
ス変換部４５とを備えている。ここで、出力ポート番号
選択部４４は、セル滞留判定部４１の判定結果（ｂ）、
シェーピング制御部４３の出力指示信号（ｄ）、及び、
ポーリング部４２によるポーリング結果に基いて、出力
ポートを選択し、選択された出力ポートの番号をキュー
コントローラ２３及びポートーアドレス変換部４５に送
出する。ポートーアドレス変換部４５は、与えられた出
力ポート番号を物理アドレスに変換して、出力インタフ
ェース３３に出力する。出力ポート番号選択部４４から
は、共有バッファ１０から出力すべき出力ポート番号が
当該出力ポートに定められた読み出しタイミング毎に出
力されている。

【００４０】図５をも参照すると、図４に示されたシェ
ーピング制御部４３は、シェーピング・レート設定レジ
スタ（ＳＰＲ）５６とシェーピング・レート制御カウン
タ（Ｃｔ）５７とを備えている。ＳＰＲ５６には、出力
転送レート、即ち、シェーピングレートが設定されてお
り、この例では、シェーピングレートは、１／（ＳＰＲ
＋１）であらわされるものとする。また、Ｃｔ５７に
は、初期値として、（ＳＰＲ＋１）の値が設定されてお
り、この値は、基本サイクル毎にダウンカウントされ、
Ｃｔ５７の値が０になると、出力指示信号（ｄ）が出力
ポート番号選択部４４に送出される。この出力指示信号
（ｄ）はセル出力すべきタイミングをあらわしている。

【００４１】上記したことからも明らかな通り、図４に
示された出力アービトレータ４０は、セル出力すべきタ
イミング（シェーピングタイミング）で、受信端末へ送
信可能かどうか、更に、出力ポートのセルの有無（滞留
状態）を確認して、出力すべきポートを決定している。

【００４２】以下、ポートシェーピングの動作を、１５
５Ｍｂｐｓの回線速度で入力されたセルを処理速度５２
Ｍｂｐｓの受信端末側にスイッチングする例について説
明する。この場合、入力セルは共有バッファ１０に対し
て１５５Ｍｂｐｓの速度で格納される。一方、出力セル
は約３セルに１回のタイミングで共有バッファ１０から
セルを読み出し、出力すればよい。

【００４３】このため、出力アービトレータ４１は、ポ
ーリング部４２において、当該出力ポートに出力できる
かどうかを検出すると共に、シェーピング制御部４３に
おいて、当該出力ポートにおけるシェーピングレートに
対応したレートで出力ポート番号選択部４４にタイミン
グ信号を送出する。一方、セル滞留判定部４１では、出
力ポートに対して出力するセルがキューコントローら２
３のＯＡＱ中に存在するかどうかを出力ポート番号選択
部４４に出力し、出力セルが存在する場合には、その出
力ポート番号がキューコントローら２３に出力され、他
方、出力インタフェース３３には、物理アドレスが出力
ポート番号ーＰＨＹアドレス変換部４５から出力され
る。

【００４４】図示された出力アービトレータ４０は、上
述した形式で、ポートシェーピング動作を行っており、
これにより、従来のように、出力ポート毎に設けられて
いたシェーピングＦＩＦＯを削除することができる。ま
た、出力アービトレータ４０によるポートシェーピング
動作は、シェーピングＦＩＦＯに相当する領域を共有バ
ッファ１０に要求するものでもないため、ＡＴＭ装置全
体におけるハードウェア量を減少させることができる。

【００４５】図６を参照すると、本発明の他の実施の形
態に係るＡＴＭ装置は、図４に示された出力アービトレ
ータ４０とは異なる構成を有する出力アービトレータ４
０ａを備えている。即ち、図６の出力アービタトレータ
４０ａは、シェーピング誤差補正を行うために、図示さ
れた出力アービタトレータ４０ａは、シェーピング誤差
を補正するシェーピング部５０を備えている点で、図４
の出力アービトレータ４０と相違している。図示された
出力アービトレータ４０ａの場合、統計多重を行うこと
によるセル変動により、設定したスループット、即ち、
レートより大きく下回ることを防止するようにしてい
る。

【００４６】ここで、図７をも参照して、シェーピング
誤差補正動作について説明する。まず、図７（Ａ）は、
出力ポート０に対するシェーピング動作の際、シェーピ
ング誤差を補正しない場合の動作を示しており、図で
は、クロックによって定まる基本サイクル（ａ）と、当
該出力ポート０に割り当てようとするタイミング（以
下、設定割当タイミングと呼ぶ）（ｂ）との関係が示さ
れている。設定割当タイミング（ｂ）及び基本サイクル
（ａ）との関係からも明らかな通り、当該出力ポート０
には、基本サイクル（ａ）の２サイクルに一回、セルを
割り当てることができるように、設定されている。

【００４７】一方、出力ポート０に出力すべきセルの滞
留状態は、設定割当タイミング（ｂ）の時点に、セルが
存在している場合にだけ、当該出力ポート０に対して、
セルの割当が実際に割り当てられる。結果として、出力
ポート０には、図７（Ａ）の（ｄ）に示すような実際の
割当タイミングで、セルが割り当てられることになる。
図示されているように、実際の割当タイミング（ｄ）
は、基本サイクル（ａ）の４回に一回の割合になってし
まい、設定割当タイミング（ｂ）の設定レート１／２よ
りも下回ってしまう。

【００４８】図７（Ｂ）を参照すると、図６に示された
出力アービタトレータ４０ａのシェーピング部５０は、
図７（Ａ）に示すような実際の割当タイミングを低下を
防止し、図７（Ｂ）に示すように、シェーピング誤差を
補正する。即ち、設定割当タイミング（ｂ）の時点で、
セルの滞留状態が無く、且つ、設定割当タイミング
（ｂ）後の時点で、セルの滞留状態が生じた場合、図７
（Ｂ）の（ｄ）に示すように、出力ポート０に対する実
際の割当タイミング（ｄ）をシェーピング部５０によ
り、割り当てることにより、実際の割当タイミング
（ｄ）が設定割当タイミング（ｂ）よりも低下するのを
防止することができる。

【００４９】更に、図６に示された出力アービトレータ
４０ａは、図７（Ｃ）に示すように、単一の物理回線に
複数の出力ポート、例えば、出力ポート０及び１が接続
された場合におけるシェーピング誤差をも補正すること
ができる。即ち、出力ポート０に対する設定割当タイミ
ング（ｅ）が、図示されているように、２回の基本サイ
クル（ａ）に対して一回、割り当られるものとし、出力
ポート１に対する設定割当タイミング（ｆ）が、３回の
基本サイクル（ａ）に対して一回、割当られるものとす
ると、図７（Ｃ）の破線で描かれた円で示すように、６
基本サイクルに一回、出力ポート０及び１に対する割当
タイミングが互いに重なることになる。このように、複
数の出力ポートに対する設定割当タイミングが重なった
場合、一方の出力ポートに対してセルは出力されず、こ
の結果として、シェーピング誤差が生じてしまう。

【００５０】このため、図６に示されたシェーピング部
５０では、図７（Ｃ）の実線の円で囲まれた部分のよう
に、設定割当タイミングが重なった場合、出力ポート１
に対しては、競合していない次の基本サイクルを当該出
力ポート１のタイミングとして、割り当てる。

【００５１】以上述べたように、図６に示されたシェー
ピング部５０は、割当ようとした出力タイミングに、共
有バッファにセルが無い場合、或いは、一つの物理回線
に複数のポート（受信端末）が接続されている場合に、
複数のポートの出力タイミングが重なった場合に、セル
揺らぎ、即ち、セル変動が発生するのを抑制することが
できる。したがって、図示されたシェーピング部５０
は、図６に示されるように、シェーピングコントローラ
５１と、シェーピング誤差補正部５２とによって構成さ
れている。

【００５２】図８を図６と併せ参照すると、図６に示さ
れたシェーピング部５０は、シェーピング・レート設定
レジスタ（ＳＰＲ）５６、シェーピング・レート制御カ
ウンタ（Ｃｔ）５７、減算器５３、シェーピング・レー
ト誤差補正カウンタ（Ｃｓ）５８、インバータ５４、ア
ンドゲート５５、及び、オアゲート５９とを有してお
り、インバータ５４、アンドゲート５５、ＳＰＲ５６、
及びＣｔ５７はシェーピングコントローラ５１を構成し
ており、他の部分はシェーピング誤差補正部５２を構成
している。

【００５３】図８に示されたシェーピング・レート設定
レジスタ（ＳＰＲ）５６には、シェーピング・レートが
設定されている。この例では、出力転送レート、即ち、
シェーピング・レートは、１／（ＳＰＲ＋１）となるよ
うに、設定されているものとし、他方、Ｃｔ５７はＮか
ら０までダウンカウント可能であるものとする。また、
ＳＰＲ５６、及び、Ｃｔ５７には、０〜Ｎまでの値が設
定可能であり、ここでは、ＳＰＲ５６の設定値が初期値
として設定されている。他方、シェーピング・レート誤
差補正カウンタ（Ｃｓ）５８は、０からＭまでアップカ
ウントすることができ、このＣｓ５８の値は、誤差補正
可能な基本サイクル数をあらわしている。このことを纏
めると以下のようになる。

【００５４】・シェーピング・レート設定レジスタ（Ｓ
ＰＲ）：出力転送レートを１／（ＳＰＲ＋１）に設定す
る。ＳＰＲ：０〜Ｎ ・シェーピング・レート制御カウンタ（Ｃｔ）：Ｃｔ：
０〜Ｎ ・シェーピング・レート誤差補正カウンタ（Ｃｓ）：Ｃ
ｓ：０〜Ｍ 以下、図８及び図９を参照して、これらカウンタの制御
動作を説明する。

【００５５】ここでは、Ｃｔ５７の初期値としてＳＰＲ
５６の値が設定されているものとして、Ｃｔ５７のカウ
ンタ動作とセル出力タイミングとの関係について説明す
る。この場合、図９からも明らかな通り、Ｃｔ５７の値
は、基本サイクル毎にデクレメントされ、Ｃｔ５７は、
その値が、Ｃｔ＝Ｎ（この例では、１）となった時に出
力ポートに出力ポートに出力許可を与える。

【００５６】この出力許可がＣｔ５７から出力されたタ
イミングで、該当する出力ポートにセルがある場合に
は、滞留無し信号（ｂ）と競合検出信号（ｃ）との論理
和を取るオアゲート５９の出力が論理”０”となる。こ
のため、オアゲート５９の出力を反転するインバータ５
４の出力が＜論理”１”となるから、アンドゲート５５
を介して論理”１”の出力信号が出力指示信号（ｄ）と
して、出力ポート番号選択部４４（図５）に送出され
る。この結果、Ｃｔ５７から出力許可が出されたタイミ
ングでセルが出力される。他方、Ｃｔには、Ｃｔ初期値
−Ｃｓの値が減算器５３を介してロードされる。

【００５７】Ｃｔ５７から出力される出力許可信号
（ａ）のタイミングにおいて、該当する出力ポートにセ
ルが無い場合、若しくは、出力競合検出で負けた場合に
は、このタイミングではセルを出力されず、Ｃｔ５７の
値はそのまま保持（Ｃｔ＝Ｎ）される。

【００５８】ここで、シェーピング・レート誤差補正カ
ウンタ（Ｃｓ）５８のカウンタ動作を説明すると、当該
カウンタＣｓ５８の初期値は０に設定されており、Ｃｔ
＝Ｎで出力ポートに出力許可が与えられた時に、該当す
る出力ポートにセルが有り、出力競合がなく出力された
場合には、Ｃｓ＝０となる。

【００５９】一方、Ｃｔ＝０で出力ポートに出力許可が
与えられた時に、該当する出力ポートにセルが無い場合
には、Ｃｓ５８の値はインクリメントされる。

【００６０】更に、図９を参照して説明すると、シェー
ピング・レートが１／２の時、即ち、シェーピング・レ
ート設定レジスタ（ＳＰＲ）の値が１である時の動作が
示されている。この場合、Ｃｔ５７には、初期値として
ＳＰＲの値、つまり”１”が設定されており、Ｃｓ５８
には、初期値として０が設定されている。また、当該出
力ポートには、図９に示されるような設定割当タイミン
グが設定されているものとする。

【００６１】この場合、図９に示されているように、出
力許可信号（ａ）はＣｔ５７の値が”０”を取っている
間、継続する。出力許可信号（ａ）が出されている状態
において、滞留セルが無いか、若しくは、出力競合検出
で負けた場合には、滞留セル無し信号（ｂ）または競合
検出信号（ｃ）が論理”１”となって、出力指示信号
（ｄ）は出力されず、滞留セルが有るか、若しくは、出
力競合検出によって勝った場合には、滞留セル無し信号
（ｂ）または競合検出信号（ｃ）が論理”１”となっ
て、出力指示信号（ｄ）が送出される。

【００６２】したがって、滞留セルが存在し、出力競合
検出で勝った場合には、図９の最下段に示されているよ
うに、設定割当タイミングから、１基本サイクルだけ遅
れたタイミングで、出力指示信号（ｄ）が出力され、こ
れによって、誤差補正が行われていることが分かる。こ
の状態で、セル出力完了信号（ｅ）が出力インタフェー
ス３３から与えられると、Ｃｓ５８は０になる。

【００６３】以上述べたように、シェーピング・レート
設定レジスタ（ＳＰＲ）の設定値をｎとすると、シェー
ピング・レートは、最大スループットの１／（ｎ＋１）
のシェーピング・レートに制御される。換言すれば、該
当ポートには、Ｃｔ５７により（ｎ＋１）の基本サイク
ルに１回の割合で、出力許可が与えられる。尚、ＳＰＲ
＝０とすると、１／１でシェーピングが実行されない状
態となる。

【００６４】補正が指示されると、該当ポートの出力許
可タイミングから、セル出力されるまでの基本サイクル
をＣｓカウンタによりカウントし、次回の出力までのサ
イクル（ｎ＋１）の基本サイクルのカウントに反映され
る。例えば、該当ポートの出力許可タイミングから、ｍ
サイクル待たされて出力された場合には、Ｃｓカウンタ
はｍまでカウントされ、次回の出力許可タイミングまで
をカウントするＣｓカウンタの値をｍサイクル減らして
（ｎ＋１−ｍ）とし、次回出力許可タイミングを得てい
る。

【００６５】

【発明の効果】本発明では、従来、各出力回線毎に必要
であったシェーピングＦＩＦＯの代わりに、スイッチコ
アのセルを蓄えるバッファ（共有バッファ）を使用し
て、このバッファにより、セル遅延変動を吸収し、これ
によって、シェーピングＦＩＦＯを削除できる。また、
シェーピング誤差補正部を設け、統計多重を行うことに
よるセル揺らぎ、即ち、セル変動により、設定したスル
ープットより大きく下回ることを防止できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るＡＴＭ装置の概略
構成を説明するためのブロック図である。

【図２】本発明の他の実施の形態に係るＡＴＭ装置の構
成を説明するためのブロック図である。

【図３】図２に示されたスイッチコアをより具体的に説
明するブロック図である。

【図４】本発明に係る出力アービトレータの一例を具体
的に説明するためのブロック図である。

【図５】図４に示されるシェーピング制御部の構成を示
すブロック図である。

【図６】本発明に係る出力アービトレータの他の例を示
すためのブロック図である。

【図７】（Ａ）はシェーピング誤差補正の無い場合にお
ける出力アービトレータの動作を説明するためのタイム
チャートである。（Ｂ）はシェーピング誤差補正を行っ
た場合における出力アービトレータの動作を説明するた
めのタイムチャートである。（Ｃ）は１つの物理回線
に、複数の出力ポートが割り当てられた場合における誤
差補正動作を説明するための図である。

【図８】図５に示されたシェーピング部をより詳細に説
明するためのブロック図である。

【図９】図７に示されたシェーピング部の動作を説明す
るための波形図である。

【符号の説明】

１０ 共有バッファ １１ スイッチコア ２１ 多重化部 ２２ 多重化分離部 ２３ キューコントローラ ２４ ＭＰＵＩ／Ｆ ２５ ポートシェーピング部 ２６ アドレスキュー部 ＩＡＱ 空きアドレスキューＦＩＦ
Ｏ ＯＡＱ 出力アドレスキューＦＩＦ
Ｏ ３０ 共有バッファＩ／Ｆ ３１ ＨＴＴ ３２ 入力ポートＩ／Ｆ ３３ 出力ポートＩ／Ｆ ３４ ＨＴＴメモリＩ／Ｆ ３６ 入力ヘッダトランスレータ ３７ 物理アドレス−ポート番号
変換部 ３８ 出力ヘッダトランスレータ ４０、４０ａ 出力アービトレータ ４１ セル滞留判定部 ４２ ポーリング部 ４３ シェーピング制御部 ４４ 出力ポート番号選択部 ４５ 出力ポート番号ー物理アド
レス変換部 ５０ シェーピング部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力ポート、出力ポート、前記入力ポー
   トを通して送られてきた入力セルを順次格納し、出力ポ
   ートに出力セルとして送信するバッファ、及び、前記入
   力ポート及び出力ポートに対応したインターフェースを
   備えると共に、前記バッファを制御するスイッチコアと
   を含み、前記スイッチコアは、前記出力セルのポートシ
   ェーピングを行うポートシェーピング手段を備えている
   ことを特徴とするＡＴＭ装置。
2. 【請求項２】 請求項１において、前記スイッチコア
   は、前記バッファに対して、前記入力セル及び前記出力
   セルの書込み及び読出しのためのキュー制御を行うキュ
   ーコントローラを備え、前記ポートシェーピング手段
   は、前記キューコントローラ及び出力ポート用インター
   フェースとの間に設けられていることを特徴とするＡＴ
   Ｍ装置。
3. 【請求項３】 請求項２において、前記ポートシェーピ
   ング手段は、出力アービトレータであることを特徴とす
   るＡＴＭ装置。
4. 【請求項４】 請求項３において、前記出力アービトレ
   ータは、各出力ポート毎に、セルの滞留の有無を判定す
   るセル滞留判定部と、各出力ポート毎にシェーピング・
   レートを保持するシェーピング制御部と、出力ポートを
   ポーリングするポーリング部と、前記セル滞留判定部、
   シェーピング制御部、及び、ポーリング部に結合され、
   出力ポート番号を選択する選択部と、前記選択された出
   力ポート番号を前記キューコントローラに出力して、前
   記バッファを各出力ポートに割り当てられたタイミング
   で、セルの読み出し動作を行う手段を有していることを
   特徴とするＡＴＭ装置。
5. 【請求項５】 請求項３において、前記出力アービトレ
   ータは、前記ポートシェーピングの誤差を補正する手段
   を有していることを特徴とするＡＴＭ装置。
6. 【請求項６】 入力ポート、出力ポート、前記入力ポー
   トを通して送られてきた入力セルを順次格納し、出力ポ
   ートに出力セルとして送信するバッファ、及び、前記入
   力ポート及び出力ポートに対応したインターフェースを
   備えると共に、前記バッファを制御するスイッチコアと
   を含むＡＴＭ装置に使用されるポートシェーピング方法
   において、前記スイッチコア内で、ポートシェーピング
   を行うことを特徴とするポートシェーピング方法。