KR100194607B1 - Pstn 연동용 atm 스위치 정합장치 - Google Patents

Abstract

본 발명은 공중전화교환망(PSTN) 교환기의 타임 스위치와 연결된 셀조립분해 장치로부터 56 옥텟(octets)으로 구성된 사용자 셀을 수신하고, 브이엠이(VME) 버스로 연결된 연동제어 장치로부터 56 옥텟으로 구성된 프로세서간 통신(IPC) 셀을 수신하여 ATM 스위치가 필요로 하는 64 옥텟으로 구성되는 ATM 셀로 변환하여 클럭발생 장치에서 제공하는 모듈클럭에 동기시켜서 ATM 스위치의 링크정합 장치로 ATM 셀을 전송하거나, ATM 스위치의 링크정합 장치로부터 ATM 셀을 수신하여 셀의 헤더 영역의 데이터를 고속으로 분석하여 유효 셀을 식별하고 사용자 셀인 경우 ATM 셀의 헤더 영역에 포함된 가상경로 및 가상채널 식별자를 참조하여 셀조립분해 장치와 연결된 4개의 통신 포트중 하나를 결정한 후 56 옥텟의 사용자 셀을 전송하며 프로세서간 통신 셀인 경우 연동제어 장치로 56 옥텟의 프로세서간 통신 셀을 전송하도록 한 공중전화교환망 연동용 비동기 전송모드 스위치 정합장치에 관한 것이다.

Description

PSTN 연동용 ATM 스위치 정합장치

본 발명은 공중전화교환망 연동을 비동기 전송모드 스위치 정합장치에 관한 것으로서, 종래 비동기 전송모드(ATM) 서비스는 ATM 망을 백본(backbone) 망으로 하여 프레임 릴레이와, 고속데이터 통신서비스(Switched Multi-megabit Data Service, SMDS) 등과 같은 고속데이터 통신 서비스가 주류를 이루었다.

또한, 항등 비트율을 갖는 사용자간 전용 서비스도 ATM 망의 회선대행(Circuit Emulation) 기능을 이용해 제공되었다.

상기 프레임 릴레이나 고속데이터 통신서비스와, 전용선 서비스는 각 서비스별로 구축된 독립된 망을 통하여 제공될 수도 있으나, 망 운용자 측면에서 ATM 백본 망 구축의 목적은 하나의 통합된 망으로써 모든 기존의 서비스는 물론 미래의 서비스를 수용하는데 있다고 할 수 있다.

따라서 새로 개발되는 ATM 교환기는 ATM을 근간으로 하는 서비스 뿐만 아니라 기존의 전화 서비스(Plain Old Telephone Service, POTS)와, 협대역 종합정보통신망(Narrowband Integrated Services Digital Network, N-ISDN) 서비스 등과 같은 기존 서비스 수용을 위하여 망 연동 장치의 개발이 필요하다.

기존의 전화서비스는 시분할다중(Time Division Multiplex, TDM) 방식에 의하여 수행되었으며 ATM 스위치를 통하여 서비스가 이루어질 수 있도록 하기 위하여 기존의 시분할다중 채널에 실린 사용자 정보 및 프로세서간 통신을 위한 프로세서간 통신 정보를 ATM 셀로 변환하는 기능과 변환된 ATM 셀을 ATM 스위치로 전송하거나 ATM 스위치로부터 ATM 셀을 수신하기 위한 ATM 스위치 정합기능이 요구되는 단점이 있다.

따라서 본 발명은 셀조립분해 장치로부터 사용자 셀을 수신하고, 연동제어 장치로부터 프로세서간 통신(IPC) 셀을 수신하여 클럭발생 장치에서 제공하는 모듈 클럭에 동기시켜서 ATM 스위치로 셀을 전송하거나, ATM 스위치로부터 수신된 ATM 셀의 헤더 데이터를 분석하여 사용자 셀인 경우 가상경로 및 가상채널 식별자 값에 따라 셀조립분해장치의 해당 통신 포트로 사용자 셀을 전송한다.

그리고 상기 프로세서간 통신인 경우 연동제어 장치로 프로세서간 통신 셀을 전송할 수 있도록 함으로써 상기한 단점을 해소할 수 있는 공중전화교환망 연동용 비동기 전송모드 스위치 정합장치를 제공하고자 한다.

제1도는 본 발명이 적용되는 PSTN 연동 시스템 구성도.

제2도는 본 발명의 PSTN 연동용 ATM 스위치 정합장치 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 공중전화교환망(PSTN)교환기 1a : 시간 스위치(Time Switch)

2 : 제2셀조립분해장치(CADA2) 3 : 제1셀조립분해장치(CADA1)

4 : ATM 스위치 정합 장치(ASIA) 5 : 연동제어 장치(IWCA)

6 : PSTN 클럭발생 장치(PCGA) 7 : ATM 스위치

7a : 링크정합 장치(LLIA)

10 : 셀조립분해 장치 인터페이스(CADA I/F)

11 : 링크정합 장치 인터페이스(LLIA I/F)

12 : 연동제어 장치 인터페이스(IWCA I/F)

13 : 클럭발생 장치 인터페이스(PCGA I/F) 14-17 : 제1FIFO-제4FIFO

18 : 다중화기(Multiplexer) 19 : 셀 계수기(Cell Counter)

20 : 링크정합기(Link Interface IC) 21 : 클럭 수신기(Clock Receiver)

22 : 역다중화기(Demultiplexer) 23 : 메모리(Static RAM)

24 : 클럭발생기(20M Oscillator) 25 : 수신 FIFO(RFIFO)

26 : 송신 FIFO(TFIFO)

27 : VME 버스 제어기(VME bus Controller)

28 : 데이터 버퍼(Data Buffer)

상기 목적을 달성하기 위한 본 발명인, 공중전화교환망 연동용 비동기 전송 모드 스위치 정합장치는 셀조립분해 장치로부터 입력되는 사용자 데이터를 바이트 단위로 저장하는 제1사용자 셀 수신 선입선출부(FIFO)로부터 제4사용자 선입선출부와, 연동제어 장치 사이에 브이엠이(VME) 버스로 연결되어 본 발명의 장치가 필요로 하는 칩 선택신호와, 제어 레지스터와, 인터럽트 백터 레지스터와, 데이터 버스 제어신호와, 프로세서간 통신 셀 쓰기 및 읽기 신호를 제공하는 브이엠이(VME) 버스 제어기와, 사용자 셀 수신 선입선출 및 프로세서간 통신셀 송수신 선입선출의 쓰기클럭 및 읽기클럭을 입력으로 하여 셀을 계수하는 셀계수기와, 셀계수기에서 출력하는 셀식별신호에 따라 선입선출부에 저장된 ATM 셀을 모듈클럭에 맞추어 링크정합기로 전송하는 셀다중화기와, 셀다중화기로부터 병렬 버스로 수신되는 셀을 차동 직렬 신호로 변환하여 고속으로 ATM 스위치의 링크정합장치 인터페이스(LLIA)로 전송하거나 링크정합장치 인터페이스로부터 수신한 셀을 병렬 버스로 변환하여 셀역다중화기로 전송하는 링크정합기와, 링크정합기로부터 수신되는 셀이 사용자 셀인지 프로세서간 통신 셀인지를 판단하고, 송신 선입선출부(TFIFO)와, 제1과 제2 셀조립분해장치로 셀을 전송하는 역다중화기와, 클럭발생 장치로부터 수신된 46. 9494㎒의 클럭을 링크정합기에 제공하고 2 분주한 23. 4747㎒ 트랜지스터 트랜지스터 논리(TTL) 레벨클럭을 다중화기에 제공하는 클럭수신기와, 수신선입선출부(RFIFO)의 쓰기 클럭과 송신선입선출부의 읽기클럭과, 다중화기 선택신호와, 역다중화기 선택신호를 발생하고 데이터 버스의 방향을 제어하는 VME 버스 제어기와, 데이터의 전송방향을 전환하는 데이터 버퍼를 구비하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명이 적용되는 공중전화교환망(PSTN) 연동 시스템 구성도이다.

상기 시스템 구성을 보면, 공중전화교환망 가입자 회로에 필요한 베터리 급전과, 과전압보호, 링잉과, 회로감시와, 코드/디코드와, 하이브리드와, 시험기능을 수행하고 타임슬롯 교환과, 집선과, 신호서비스와, 가입자 호출신호 송출기능을 제공하는 공중전화교환망(PSTN) 교환기(1)와, 상기 공중전화교환망 교환기 타임스위치(1a)의 서브하이웨이 접속기능을 제공하고 펄스 부호변조(PCM) 데이터에 대해 ATM 적용계층 1의 셀조립분해 기능을 수행하며 셀조립분해장치 1대당 2개의 셀전송 포트를 가지고 한 전송 포트당 256개의 가상 연결점을 제공하는 셀조립분해 장치(Cell Assembly Disassembly Apparatus, CADA)(2)(3)로 이루어져 있다.

또한 상기 셀분해조립장치(2)(3)에서 생성한 사용자 데이터 또는 연동제어장치(IWCA)(5)에서 생성한 프로세서간 통신 데이터를 ATM 셀화하고 모듈클럭에 동기시켜 ATM 스위치(7)로 전송하거나 ATM 스위치에서 전송된 ATM 셀을 셀조립분해장치 또는 연동제어장치 인터페이스에 분배하는 본 발명의 장치인 ATM 스위치 정합장치(ATM Switch Interface Appratus)(4)와, 셀조립분해장치(CADA) 및 ATM 스위치 정합장치를 제어하고 프로세서간 통신을 위한 IAAL 기능을 수행하는 연동제어 장치(InterWorking Control Apparatus, IWCA)(5)와, ATM 스위치의 클럭발생장치로부터 46.949㎒인 모듈클럭을 수신하여 공중전화교환망(PSTN) 교환기로 8㎑ 및 16.384㎒ 클럭을 공급하고 ATM 스위치간 정합에 필요한 모듈클럭을 ATM 스위치 정합장치에 제공하는 공중전화교환망 클럭 발생장치(PSTN Clock Generation Apparatus, PCGA)(6)로 구성된다.

제2도는 본 발명의 공중전화교환망(PSTN) 연동용 ATM 스위치 정합장치 구성도이다.

상기 정합장치 구성도는 상술한 바와 같이 셀조립분해장치 인터페이스(CADA I/F)(10)와, 링크정합장치 인터페이스(LLIA I/F)(11)와, 연동제어장치 인터페이스(IWCA I/F)(12)와, 클럭발생장치 인터페이스(PCGA I/F)(13)와, 사용자 셀 수신용 선입선출부 1에서 4(14-17)와, 셀 다중화기(Multiplexer)(18)와, 셀 계수기(Cell Counter)(19)와, 링크정합기(Link Interface IC)(20)와, 클럭수신기(Clock Receiver)(21)와, 셀 역다중화기(Demultiplexer)(22)와, 메모리(Static RAM)(23)와, 클럭발생기(20M Oscilator)(24)와, 프로세서간 통신 셀 수신용 수신 선입선출부(RFIFO)(25)와, 프로세서간 통신 셀 송신용 송신 선입선출부(TFIFO)(26)와, 브이엠이 버스 제어기(VME bus controller)(27)와, 데이터 버퍼(Data Buffer)(28)로 구성되어 있다.

상기와 같이 구성됨을 특징으로 하는 본 발명의 장치는 다음과 같이 동작한다.

제1셀조립분해장치(CADA1)(3) 포트1을 통하여 수신되는 사용자 셀은 쓰기클럭(WCLK1)이 하한(low)으로 하강 천이할 때 15ns후에 8비트 병렬 데이터로 제1선입선출(FIFO1)(14)에 저장되며 이때 셀조립분해 장치(CADA)에서는 셀의 시작을 알려주는 1비트 셀동기신호인 MSYNC1도 전송한다.

셀계수기는 상기 제1셀조립분해장치(3)로부터 수신된 WCLK1에 맞추어 제1선입선출부(FIFO)(14)에 저장되는 셀을 계수하는데, 셀이 첫 번째 바이트가 저장될 때 MSYNC1이 하한(low)으로 인식되어야만 셀계수를 증가하고 그렇지 않으면 제1선입선출부(14)를 지우고 다시 셀동기신호를 기다린다.

상기 WCKL1이 56번 발생하면 한 셀이 저장되었다는 신호인 UIND1을 셀 다중화기에 전송한다.

같은 방법으로 상기 제1셀조립분해장치(CADA1)로부터 WCLK2와, MSYNC2 신호를 셀조립분해장치 인터페이스(CADA I/F)(10)를 통하여 수신하며, 제2셀조립분해장치(CADA2)(2)로부터 WCLK3와, MSYNC3와, WCLK4와, MSYNC4 신호를 수신하는데, 이때 제2선입선출부(FIFO2)(15)와, 제3선입선출부(FIFO3)(16)와, 제 4선입선출부(FIFO4)(17)에 저장되는 셀 계수 방법도 상기와 동일하다.

상기 셀조립분해장치(CADA)의 포트당 가상채널 동시 연결수는 256개로써 본 발명의 장치는 동시에 1,024개의 가상채널 연결점을 제공한다.

한편, 연동제어장치(InterWorking Control Apparatus, IWCA)(5)에서 발생된 프로세서간 통신 셀은 브이엠이(VME) 버스제어부에서 발생하는 IWRN신호가 하한(low)으로 하강 천이될 때 15ns 후에 수신 선입선출부(RFIFO)(25)에 저장되며 셀계수기는 프로세서간 통신 셀의 첫 번째 바이트가 저장될 때 셀계수기가 가지고 있는 레지스터의 최대 유효비트(Most Significant Bit, MSB)를 확인하여 상기 최대 유효비트가 하이(high)인 경우에 셀계수값을 증가시키며, IWRN이 56번 발생하면 한 셀이 저장되었다는 신호인 IIND 신호를 셀 다중화기에 전달한다.

상기 셀 다중화기는 23.4747㎒인 모듈클럭이 상승천이를 할 때마다 클럭계수값을 0부터 63까지의 값으로 증가하며 계수값이 0일 때 입력신호인 UIND1, UIND2, UIND3, UIND4, IIND 신호를 검사해서 UIND1 신호가 하이(high)이면 모듈클럭에 맞추어 제1선입선출부(FIFO1)(14)에 URCLK1신호를 발생하고 UIND2 신호가 하이(high)이면 제2선입선출부(FIFO2)(15)에 URCLK2 신호를 발생하고, UIND3 신호가 하이(high)이면 제3선입선출부(FIFO3)(16)에 URCLK3 신호를 발생하고, UIND4 신호가 제4선입선출부(FIFP4)(17)에 URCLK4 신호를 발생하고, IIND 신호가 하이(high)이면 송신 선입선출부(RFIFO)(26)에 IRCLK 신호를 발생하여 RXD[8] 데이터를 데이터 레지스터에 저장한다.

상기 데이터 레지스터의 출력에서 헤더 7개 바이트에 대한 X⁸+X²+X+1을 다항식으로 하는 헤더오류제어(HEC) 바이트를 생성하여 헤더오류제어 영역에 삽입하며, 매 바이트에 대한 기수 패리티비트를 생성하고, ATM 스위치에서 사용되는 8바이트를 추가하여 64바이트 크기를 가진 셀로 변환한 후 링크정합기에 필요한 기수 패리티비트(TPB)와, 데이터(TDATA[8])와, 모듈클럭(MCLK)과, 모듈간 셀 동기신호(MCS)를 전송한다.

또한, 상기 셀 다중화기에서 발생하는 읽기클럭인 URCLK[4]와, IRCLK 신호는 셀계수기의 입력으로 되어 셀계수기는 쓰기클럭이 입력될 때 셀계수 값을 증가하는 것과 반대로 읽기클럭이 하한(low)으로 하강천이를 할 때마다 셀계수 값을 감소하여 선입선출부(FIFO)에 저장되는 셀계수 값을 갱신한다.

링크정합기는 상기 셀 다중화기에서 발생한 MCS 신호가 하한(low)으로 천이할 때 셀이 시작됨을 인식하여 MCLK이 상한(high)으로 천이할 때 마다 TDATA[8]를 가로채고 기수 패리티 비트를 생성하여 수신된 TPB와 같은지를 검사하고 셀의 첫 번째부터 일곱 번째 바이트에 대하여 X⁸+X²+X+1을 다항식으로 하는 헤더 오류제어(HEC) 바이트를 생성하여 셀의 헤더 오류제어 영역의 바이트 값과 비교한 후 패리티 및 헤더오류검사 결과 신호(STATUS)를 셀 다중화기로 전송한다.

또한, 링크정합기는 수신한 8비트 병렬 데이터를 237㎒의 ECL 레벨의 직렬차동신호(SDO±1, SDO±2)로 변환하며 이 신호는 스위치 링크의 이중화를 고려하여 2개의 물리적 링크를 통하여 ATM 스위치의 링크정합 장치(LLIA)(7a)로 전송한다.

수신방향에 있어서, 상기 ATM 스위치의 링크정합 장치에서 전송한 ATM 셀은 링크 이중화를 위한 2개의 물리링크를 통하여 링크정합기에 입력되며 링크정합기는 연동제어 장치(IWCA)(5)가 브이엠이(VME) 버스 제어기를 이용하여 발생하는 루프백 신호(LBS)에 따라 케이블을 통하여 입력되는 셀을 처리할 것인지 아니면 병렬 데이터 루프백(TXD[8]=DATA[8]) 셀 또는 직렬 데이터 루프백(SDO±1, SDO±2=SDI±1, SDI±2) 셀을 수신할 것인지를 결정하며 2개의 물리링크중 어느 링크를 선택하였는지를 표시하는 링크선택 신호(STATUS)를 출력한다.

또한, 링크정합기는 237㎒의 ECL 차동신호를 수신하여 8비트 병렬 데이터로 변환하고 데이터에 대한 기수 패리티비트를 생성하여 셀 다중화기에 전송하며 셀 역다중화기가 필요로 하는 수신클럭(RCLK)과 수신동기신호(RCS)를 발생시킨다.

상기 셀 역다중화기는 수신클럭 신호가 상승천이를 할 때 마다 클럭계수 값을 0부터 63까기 증가하며 수신동기신호(RCS)가 0일 때 클럭계수 값을 54로 초기화하고 수신된 데이터(DATA[8])에 대한 기수패리티 비트를 생성하여 입력된 패리티 비트(PRB)와 비교하여 패리티 비트 오류가 인지되면 상태표시소자(LED)를 구동하고 연동제어 장치(IWCA)로 패리티 오류를 알린다.

또한 상기 셀 역다중화기는 수신동기 신호가 하한(low)으로 천이되고 수신클럭(RCLK)이 상한(high)으로 천이될 때 셀의 첫 번째 바이트임을 인식하고 수신클럭이 상한(high)으로 천이될 때 마다 다음 바이트를 8비트 레지스터에 저장한다.

상기 셀의 첫 바이트가 입력되면 무효(IDLE)셀 또는 유효 셀을 구분하고 무효 셀은 폐기하나 유효 셀이면 셀의 세 번째 바이트에서 사용자 셀 또는 프로세서간 통신(IPC) 셀을 구분하여 사용자 셀인 경우 셀조립분해장치(CADA)의 전송포트를 결정하기 위한 참조 데이터를 읽기 위하여 메모리로 어드레스와, 칩 선택신호와, 읽기신호를 발생한 후 참조 데이터 값에 따라 쓰기클럭인 WCLK[4]와 셀의 처음 바이트를 알리는 CSYNC[4] 신호를 발생하여 제1셀조립분해장치(CADA) 또는 제2셀조립분해장치(CADA)의 선입선출부(FIFO)에 수신 데이터인 RDATA[8]을 저장한다.

상기 메모리의 데이터를 읽기 위한 어드레스는 수신된 셀의 헤더에 들어있는 가상경로 식별자(VPI) 및 가상채널 식별자(VCI)의 조합으로 결정하며, 메모리에 저장되는 데이터는 연동제어 장치(IWCA)(5)가 호 설정 절차중에 브이엠이(VME) 버스 제어기를 이용하여 1,024바이트 영역까지 저장한다.

한편 수신된 셀이 프로세서간 통신(IPC) 셀인 경우 프로세서간 통신 셀 송신버퍼(TFIFO)에 RDATA[8]를 저장하고 셀의 첫 바이트에 대한 ISYNC 신호를 전송하며 56 바이트인 한 셀을 저장하면 브이엠이(VME) 버스 제어기를 이용하여 제어신호(CB)인 인터럽트 요구신호를 하한(low)으로 하여 연동제어 장치로 전송하고 인터럽트응답 신호를 연동제어 장치로부터 받은 후 인터럽트 요구신호를 상한으로 복구한다.

상기 브이엠이(VME) 버스 제어기는 연동제어 장치(IWCA)로부터 어드레스와, 제어신호를 수신하여 어드레스에 따라 셀 계수기와, 셀역다중화기와, 메모리를 선택하는 칩 선택신호를 발생하고 프로세서간 통신(IPC) 셀을 쓰거나 읽기 위한 IWRN 및 IRDN 신호를 발생하며 양방향인 데이터 버스의 방향을 제어하는 신호를 데이터 버퍼로 제공하며 데이터 버퍼는 이 제어신호에 따라 브이엠이(VME) 버스를 통하여 실리는 8비트 데이터를 한방향으로 전송한다.

그리고 20㎒ 오실레이터는 상기 연동제어 장치(IWCA)가 메모리에 데이터를 저장하거나 메모리에 저장된 데이터를 터미널에 표시하여 확인하거나 메모리가 구동하는데 필요한 쓰기신호와, 읽기신호와, 데이터 인식신호 등을 발생하기 위한 클럭이다.

다음에 클럭수신기는 그라운드 차폐된 커넥터를 통하여 공중전화교환망 클럭발생 장치(PCGA)(6)로부터 이중화된 46.9494㎒ 클럭(CLK±1, CLK±2)를 ECL 레벨 차동신호로 수신하여 클럭의 선택은 상기 공중전화교환망 클럭발생 장치로부터 수신되는 AS 신호에 따라 선택되며, 수신된 클럭을 링크정합기로 공급하고 이를 2분주한 23.4747㎒ TTL 레벨 클럭을 셀다중화기로 공급한다.

상술한 바와 같이 본 발명은 기존의 공중전화교환망(PSTN) 교환기 타임스위치의 시분할다중(TDM) 채널에 실린 사용자 정보를 ATM 셀로 변환하는 셀조립기능과, 호 설정 제어를 수행하는 연동제어 기능에 의하여 변환된 ATM 셀을 다중화하여 수 미터 떨어진 ATM 스위치로 전송하거나, ATM 스위치로부터 수신한 ATM셀에서 사용자 정보와 호 제어 정보를 분리하여 셀분해 기능에 의하여 사용자 셀이 시분할다중(TDM) 채널정보로 변환되고 연동제어 기능에 의하여 호 제어 정보가 호 제어 프로세서로 전송되도록 ATM 셀을 역다중화하여 공중전화교환망(PSTN) 교환기와 ATM 스위치사이에서 셀의 송수신 기능을 제공하는 효과가 있다.

본 발명은 공중전화교환망(Public Switched Telephone Network, PSTN) 연동용 비동기 전송모드(Asynchronous Transfer Mode, ATM) 스위치 정합 장치에 관한 것으로서, 특히 공중전화교환망 교환기의 타임 스위치와 연결된 셀조립분해 장치로부터 사용자 셀을 수신하고, 브이엠이(VME) 버스로 연결된 연동제어 장치로부터 프로세서간 통신(Inter Processor Communition, IPC) 셀을 수신하여 클럭발생 장치에서 제공하는 모듈 클럭에 동기시켜서 ATM 스위치의 링크정합장치(Local Link Interface Appratus, LLIA)로 수신된 셀을 전송한다.

또는, 상기 ATM 스위치의 링크정합장치로부터 ATM 셀을 수신하여 셀의 헤더 영역의 데이터를 고속으로 분석하여 유효셀을 식별하고 사용자 셀인 경우 ATM 셀의 헤더 영역에 포함된 가상경로 및 가상채널 식별자를 참조하여 셀조립분해 장치와 연결된 4개의 통신 포트 중 하나를 결정한 후 사용자 셀을 전송하며 프로세서간 통신 셀인 경우 연동제어 장치로 프로세서간 통신 셀을 전송함으로써 ATM 스위치가 기존의 전화 서비스를 제공하는데 필요한 공중전화교환망 연동용 ATM 스위치 정합장치에 관한 것이다.

Claims (6)

1. 셀조립분해장치 인터페이스(10)을 통하여 제1셀조립분해장치(CADA1)로부터 입력되는 사용자 데이터를 저장하는 제1선입선출부(FIFO1)(14)와 제2선입선출부(FIFO2)(15)와, 상기 셀조립분해장치 인터페이스(10)을 통하여 제2셀조립분해장치(CADA2)로부터 입력되는 사용자 데이터를 저장하는 제3선입선출부(FIFO3)(16)와 제4선입선출부(FIFO4)(17)와, 상기 제1선입선출부(FIFO1), 제2선입선출부(FIFO2), 제3선입선출부(FIFO3), 제4선입선출부(FIFO4)에 입력되는 쓰기클럭 신호와 읽기클럭신호를 입력으로 하여 선입선출부(FIFO)들에 저장된 셀 수를 계수하고 셀 식별신호를 발생하는 셀계수기(19)와, 상기 셀계수기(19)에서 발생한 셀식별 신호에 따라 선입선출부(FIFO)에 저장된 셀을 읽어서 헤더 오류제어(HEC)를 수행하고 기수 패리티 비트를 생성하여 23.4747㎒ 클럭에 맞추어 링크정합기에 셀을 전송하는 셀다중화기(18)와, 상기 셀다중화기로부터 입력된 셀에 대한 기수 패리티 비트 생성 및 검사, HEC 생성 및 검사, 병렬 데이터를 직렬 데이터로 변환하여 그라운드 차폐된 동축 케이블을 통하여 ATM 스위치의 링크정합 장치(LLIA)로 전송하며, 상기 링크정합 장치로부터 수신된 직렬 데이터를 병렬 데이터로 변환하고 기수 패리티 비트를 발생하여 셀 역다중화기로 전송하는 링크정합기(20)와, 상기 링크정합기로부터 셀을 수신하여 사용자 셀과 프로세서간 통신(IPC) 셀을 구분하여 제1셀조립분해장치(CADA1) 또는 제2셀조립분해장치(CADA2)로 사용자 셀을 전송하거나 송신 선입선출부(TFIFO)(26)로 프로세서간 통신(IPC) 셀을 전송하는 셀 역다중화기(22)와, 연동제어장치 인터페이스를 통하여 입력되는 프로세서간 통신(IPC) 셀을 수신 선입선출부(RFIFO)(25)에 저장하고 송신 선입선출부(TFIFO)(26)에 저장된 프로세서간 통신 셀을 읽어서 연동제어장치(IWCA)로 전송하며 셀계수기와 셀 역다중화기를 동작시키기 위한 칩 선택신호를 발생하는 브이엠이(VME) 버스제어기(27)와, 상기 셀 역다중화기에서 전송한 프로세서간 통신(IPC) 셀을 저장하는 송신 선입선출부(TFIFO)(26)와, 상기 브이엠이(VME) 버스제어기에서 전송한 프로세서간 통신(IPC) 셀을 저장하는 수신 선입선출부(RFIFO)(25)와, 클럭발생장치(PCGA) 인터페이스를 통하여 이중으로 ECL 레벨의 클럭신호를 수신하여 클럭 선택신호에 따라 한 클럭을 선택하며 선택된 46.94904㎒를 링크정합기로 공급하고 2분주한 23.4747㎒를 TTL 레벨로 변환하여 셀다중화기에 제공하는 클럭수신기(21)를 포함하는 것을 특징으로 하는 PSTN 연동용 ATM스위치 정합장치.
2. 제1항에 있어서, 상기 셀계수기는 제1셀조립분해장치(CADA1) 전송 포트 1로부터 수신되는 셀을 계수하기 위하여 쓰기클럭 1(WCLK1)의 레벨이 처음 low로 천이할 때 셀동기신호 1(MSYNC1)을 검사하여 하한(low) 레벨이면 쓰기클럭이 하한(low)이 될 때 마다 계수값을 1 증가하여 계수값이 56이면 high 신호를 출력하고 0의 값으로 돌아가지만 MSYNC1의 값이 high이면 쓰기클럭계수를 바로 0으로 하는 제1쓰기클럭 계수회로, 상기 셀 다중화기에서 발생한 읽기클럭 1(URCLK1)이 하한(low)으로 천이할 때 마다 계수값을 1 증가하여 계수값이 56이면 상한(high) 신호를 출력하고 계수값이 0으로 돌아가는 제1읽기클럭 계수회로와, 상기 제1셀조립분해장치(CADA1) 전송포트 2로부터 수신되는 셀을 계수하기 위하여 쓰기클럭 2(WCLK2)의 레벨이 처음 하한(low)으로 천이할 때 셀동기신호 2(MSYNC2)를 검사하여 하한(low) 레벨이면 쓰기클럭이 하한(low)이 될 때까지 계수값을 1 증가하여 계수값이 56이면 상한(high) 신호를 출력하고 0의 값으로 돌아가지만 MSYNC2의 값이 상한(high)이면 쓰기클럭 계수를 바로 0으로 하는 제2쓰기클럭 계수회로와, 상기 셀 다중화기에서 발생한 읽기클럭 2(URCLK2)가 하한(low)으로 천이할 때 마다 계수값을 1 증가하여 계수값이 56이면 상한(high) 신호를 출력하고 계수값 0으로 돌아가는 제2읽기클럭 계수회로와, 상기 제2셀조립분해장치(CADA2) 전송포트 1로부터 수신되는 셀을 계수하기 위하여 쓰기클럭 3(WCLK3)의 레벨이 처음 하한(low)으로 천이할 때 셀동기신호 3(MSYNC3)을 검사하여 하한(low) 레벨이면 쓰기클럭이 하한(low)이 될 때마다 계수값을 1 증가하여 계수 값이 56이면 상한(high) 신호를 출력하고 0의 값을 돌아가지만 MSYNC3의 값이 상한(high)이면 쓰기클럭 계수를 바로 0으로 하는 제3쓰기클럭 계수회로와, 상기 셀 다중화기에서 발생한 읽기클럭 3(URCLK3)이 하한(low)으로 천이할 때 마다 계수 값을 1 증가하여 계수값이 56이면 상한(high) 신호를 출력하고 계수값 0으로 돌아가는 제3쓰기클럭 계수회로와, 상기 제2셀조립분해장치(CADA2) 전송포트 2로부터 수신되는 셀을 계수하기 위하여 쓰기클럭 4(WCLK4)의 레벨이 처음 하한(low)으로 천이할 때 셀동기신호 4(MSYNC4)를 검사하여 하한(low) 레벨이면 쓰기클럭이 하한(low)이 될 때 마다 계수값을 1증가하여 계수값이 56이면 상한(high) 신호를 출력하고 0의 값으로 돌아가지만 MSYNC4의 값이 상한(high)이면 쓰기 클럭 계수를 바로 0으로 하는 제4쓰기클럭 계수회로와, 상기 셀 다중화기에서 발생한 읽기클럭 4(URCLK4)가 하한(low)으로 천이할때마다 계수값을 1증가하여 계수값이 56이면 상한(high) 신호를 출력하고 계수값 0으로 돌아가는 제4읽기클럭 계수회로와, 상기 연동제어장치(IWCA)로부터 수신되는 셀을 계수하기 위하여 쓰기클럭(IWRN)의 레벨이 처음 하한(low)으로 천이할 때 셀 계수기 내부의 레지스터를 검사하여 상한(high) 레벨이면 쓰기클럭 하한(low)이 될 때마다 계수값을 1 증가하여 계수값이 56이면 상한(high) 신호를 출력하고 0의 값을 돌아가지만 레지스터의 값이 하한(low)이면 쓰기클럭 계수를 바로 0으로 하는 제5쓰기클럭 계수회로와, 상기 셀 다중화기에서 발생한 읽기클럭(IRCLK)이 하한(low)으로 천이할때마다 계수값을 1 증가하여 계수값이 56이면 상한(high)신호를 출력하고 계수값 0으로 돌아가는 제5읽기클럭 계수회로를 포함하는 것을 특징으로 하는 PSTN 연동용 ATM 스위치 정합장치.
3. 제1항에 있어서, 상기 셀계수기는 제1쓰기클럭 계수회로와 제1읽기클럭 계수회로의 출력신호를 4비트 증가/감소 이진 계수기의 입력으로 하여 셀의 계수를 4비트 2진 값으로 출력하며 출력신호를 제1 4 입력 OR게이트에 입력하는 제1셀계수회로와, 제2쓰기클럭 계수회로와 제2읽기클럭 계수회로의 출력신호를 4비트 증가/감소 이진 계수기의 입력으로 하여 셀의 계수를 4비트 2진 값으로 출력하며 출력신호를 제 2 4입력 OR 게이크에 입력하는 제2셀계수회로와, 제3쓰기클럭 계수회로와 제3읽기클럭 계수회로의 출력신호를 4비트 증가/감소 이진 계수기의 입력으로 하여 셀의 계수를 4비트 2진 값으로 출력하며 출력신호를 제 3 4 입력 OR 게이트에 입력하는 제3설계수회로와, 제4쓰기클럭 계수회로와 제4읽기클럭 계수회로의 출력신호를 4비트 증가/감소 이진 계수기의 입력으로 하여 셀의 계수를 4비트 2진 값으로 출력하며 출력신호를 제 4 4입력 OR게이트에 입력하는 제4셀계수 회로와, 제5쓰기클럭 계수회로와 제5읽기클럭 계수회로의 출력신호를 4비트 증가/감소 이진 계수기의 입력으로 하여 셀의 계수를 4비트 2진 값으로 출력하며 출력신호를 제 5 4입력 OR게이트에 입력하는 제5셀계수 회로를 포함하여 UIND1, UIND2, UIND3, UIND4, IIND 신호를 출력하는 것을 특징으로 하는 PSTN연동용 ATM 스위치 정합장치.
4. 제1항에 있어서, 상기 셀 다중화기는 상기 클럭수신기로부터 입력되는 23.4747㎒를 0부터 63범위로 계수하여 셀 시작신호인 MCS의 발생시기와, 셀계수기에서 발생하는 셀식별신호인 UIND[4]와, IIND 신호를 비교하는 시기와, ATM 스위치에서 필요로 하는 8바이트 추가시기와, HEC 바이트를 셀 헤더의 8번째 바이트 영역에 삽입하는 시기와, TDATA[8] 전송 시기 값을 제공하는 모듈클럭 계수회로와, 상기 23.4747㎒ 클럭이 상승 천이할 때 FIFO1, FIFO2, FIFO3, FIFO4, RFIFO의 8비트 출력단에 공통으로 실리는 데이터를 저장하고 저장된 데이터를 모듈클럭(MCLK)이 하강 천이할 때 TDATA[8]를 출력하여 링크정합기에 입력되는 MCLK이 상승천이 할 때 링크정합기가 TDATA[8]를 안전하게 래치하도록 하는 데이터 레지스터와, 상기 데이터 레지스터에 저장된 헤더 7바이트에 대하여 다항식 X⁸+X²+X+1의 HEC 바이트를 생성하는 HEC 발생회로와, 상기 셀계수기에서 출력하는 UIND[4]와 IIND 신호를 검사하여 FIFO에 저장된 데이터를 링크정합기로 전송하기 위한 읽기클럭 신호를 발생하는 읽기 클럭 발생회로를 포함하는 것을 특징으로 하는 PSTN 연동용 ATM 스위치 정합장치.
5. 제1항에 있어서, 상기 셀 다중화기는 링크정합기에서 제공하는 셀동기신호(RCS)가 low일 때 수신클럭 계수값을 54로 초기화하고 수신클럭(RCLK)이 상승 천이를 할 때마다 클럭계수를 1씩 증가하여 0부터 63까지의 범위를 가지는 수신클럭 계수회로와, 상기 링크정합기로부터 수신된 셀에서 사용자 셀과 프로세서간 통신(IPC) 셀을 식별하고 사용자 셀에 대하여는 셀의 헤더 영역에 있는 가상경로 식별자와 가상채널 식별자를 이용하여 셀을 분해하는데 필요한 11개의 데이터 레지스터와, 상기 수신클럭 계수값에 따라서 데이터 레지스터의 출력에서 유효 셀과, 무효 셀과, 사용자 셀과, 프로세서간 통신(IPC) 셀을 식별하는 셀 식별회로와, 상기 데이터 레지스터에 저장된 가상경로 식별자와 가상채널 식별자를 수신 클럭 계수값에 따라 변환하여 셀 분배를 위한 참조표 접근 어드레스와 제어신호를 발생하는 메모리 제어회로와, 상기 수신된 셀이 사용자 셀이면 메모리에서 읽은 참조표 값에 따라 셀조립분해장치의 선입선출부(FIFO)로 쓰기클럭(WCLK[4])을 발생하고 프로세서간 통신(IPC) 셀이면 TFIFO로 쓰기클럭(IWCLK)을 발생하는 쓰기클럭 발생회로와, 상기 데이터 레지스터의 출력에 대한 기수 패리티 비트를 매 클럭마다 생성하여 링크정합기로부터 입력된 기수패리티 비트(RPB)와 같은지를 검사하고 그 결과를 연동제어 장치(IWCA)로 알리는 기수 패리티 검사회로를 포함하는 것을 특징으로 하는 PSTN 연동용 ATM 스위치 정합장치.
6. 제1항에 있어서, 상기 브이엠이(VME) 버스 제어기는 상기 연동제어장치(IWCA)에서 전송하는 어드레스에 따라 브이엠이(VME) 제어 버스(CB)의 vrwn 신호가 하한(low)일 때 프로세서간 통신(IPC) 데이터를 수신 선입선출부(RFIFO)에 저장하기 위한 쓰기클럭(IWRN) 신호를 발생하는 쓰기클럭 발생회로와, 상기 연동제어 장치(IWCA)에서 전송하는 어드레스에 따라 브이엠이(VME) 제어버스(CB)의 vrwn 신호가 상한(high)이고 vds0n 신호가 하한(low)일 때 프로세서간 통신(IPC) 데이터를 송신 선입선출부(TFIFO)에 읽어내기 위한 읽기클럭(IRDN) 신호를 발생하는 읽기클럭 발생회로와, 상기 브이엠이(VME) 어드레스에 따라 셀계수기에 내장되어 있는 제어 레지스터에 연동제어 장치의 제어 데이터를 쓰기 위한 셀계수기 선택신호와 셀역다중화기가 셀 분배시 이용하는 메모리에 참조 데이터를 쓰거나 읽을 경우 필요한 메모리의 선택신호를 제공하는 칩 선택신호 발생회로와, 상기 연동제어장치(IWCA)에서 발생하는 제어 데이터에 따라 링크정합기의 루프백 선택(LBS)단자를 구동하여 링크정합기로 전송하는 병렬 데이터(TDATA[8] 또는 ATM 스위치의 링크정합장치(LLIA)로 전송하는 직렬데이터(SDO±1, SDO±2)를 역다중화기의 입력으로 되돌려 받아서 데이터 경로 시험을 위한 루프 백 발생회로를 포함하는 것을 특징으로 하는 PSTN 연동용 ATM 스위치 정합장치.