JPH057219A - Ａｔｍセルフオーマツト変換方式 - Google Patents
Ａｔｍセルフオーマツト変換方式Info
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- JPH057219A JPH057219A JP3185976A JP18597691A JPH057219A JP H057219 A JPH057219 A JP H057219A JP 3185976 A JP3185976 A JP 3185976A JP 18597691 A JP18597691 A JP 18597691A JP H057219 A JPH057219 A JP H057219A
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- atm
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- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】ＡＴＭセルフォーマット変換装置１は、ＳＤＨ
終端回路１０によりＳＴＭ―Ｎフレーム構成の入力信号
からＶＣ―４―NCのペイロード領域に含まれる長さ５３
オクテットのＡＴＭセルを識別し、セル単位でメモリ２
４に書込む。このフレームに同期した基準フレームパル
スに基づいて読取りアドレスカウンタ２５を制御してメ
モリ２４からＡＴＭセルを読出し、セルオーバヘッド発
生回路３０からのセルオーバヘッド情報を付加して長さ
５４オクテットの１オクテット付加ＡＴＭセルに変換す
る。これら１オクテット付加ＡＴＭセルを、空きセル挿
入部５０からの空きセルとともに、各フレームごとにイ
マジナリーな５カラム群×９列のマトリクス状に配列し
てＡＴＭスイッチ２へ出力する。 【効果】ＳＴＭ―Ｎフレームのそれぞれについて、８ｋ
Hz基準クロックに同期してＡＴＭセル単位でのスイッチ
ングほかの処理が容易となる。
終端回路１０によりＳＴＭ―Ｎフレーム構成の入力信号
からＶＣ―４―NCのペイロード領域に含まれる長さ５３
オクテットのＡＴＭセルを識別し、セル単位でメモリ２
４に書込む。このフレームに同期した基準フレームパル
スに基づいて読取りアドレスカウンタ２５を制御してメ
モリ２４からＡＴＭセルを読出し、セルオーバヘッド発
生回路３０からのセルオーバヘッド情報を付加して長さ
５４オクテットの１オクテット付加ＡＴＭセルに変換す
る。これら１オクテット付加ＡＴＭセルを、空きセル挿
入部５０からの空きセルとともに、各フレームごとにイ
マジナリーな５カラム群×９列のマトリクス状に配列し
てＡＴＭスイッチ２へ出力する。 【効果】ＳＴＭ―Ｎフレームのそれぞれについて、８ｋ
Hz基準クロックに同期してＡＴＭセル単位でのスイッチ
ングほかの処理が容易となる。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭセルを処理するシ
ステムに関し、特に後述のＣＣＩＴＴ勧告Ｇ．７０８及
びＧ．７０９に基づきフレーム構成“ＳＴＭ―Ｎ”の形
に多重されたバーチャルコンテナ“ＶＣ―４―NC”のペ
イロード領域の複数のＡＴＭセル列をフレーム単位及び
セル単位で処理できるようにＡＴＭセルフォーマットを
変換する方法及び装置に関する。
ステムに関し、特に後述のＣＣＩＴＴ勧告Ｇ．７０８及
びＧ．７０９に基づきフレーム構成“ＳＴＭ―Ｎ”の形
に多重されたバーチャルコンテナ“ＶＣ―４―NC”のペ
イロード領域の複数のＡＴＭセル列をフレーム単位及び
セル単位で処理できるようにＡＴＭセルフォーマットを
変換する方法及び装置に関する。
【０００２】
【従来の技術】将来の広帯域ＩＳＤＮの基礎となるディ
ジタル化された音声・データ・映像情報の伝送及び交換
技術として、宛て先表示のヘッダを有する固定長パケッ
ト、すなわちＡＴＭセルを用いるＡＴＭ（Asynchronous
Transfer Mode）伝送方式の研究開発が急ピッチで進め
られている。このＡＴＭ伝送方式は、伝送すべきＡＴＭ
セルの長さを固定しているので、ハードウェアによるス
イッチング処理を可能にし、従って情報転送の高速化を
可能とする。（ＡＴＭセルに適したスイッチングの詳細
については、下記文献及び同文献の参考文献参照。
（１）Thomas A.,Coudreuse J.P.及び Servel M.らによ
る“アシンクロナス タイムディビジョン テクニッ
ク：アン イクスペリメンタル パケット ネットワー
ク インテグレーティング ビデオコミュニケーション
（Asynchronous Time-Division Technique: An Experim
ental Packet Network Integrating Videocommunicatio
n ）”,ISS'84(May 1984) （２）Suzuki H.,Nagano H.,
Suzuki T.,Takeuchi T. 及びIwasaki S.らによる“アウ
トプットバッファー スイッチ アーキテクチャー フ
ォーアシンクロナス トランスファー モード（Output
-buffer Switch Architecture for Asynchronous Trans
fer Mode）”,ICC'89(June 1989)）一方、ＡＴＭ伝送網
の構築のために、従来のＳＴＭ（Synchronous Transfer
Mode ）伝送方式用に開発された既存の諸設備を使用で
きるようにするという要請がある。このため、従来装置
の８ｋHz基準クロック（周期１２５μｓ）に対応して情
報伝送が可能なＳＤＨ（Synchronous Digital Hierarch
y ）に適合した伝送情報構成の仕様がＣＣＩＴＴのスタ
デイ・グループXVIII で検討され、その結果が１９９０
年６月に公表された。（同仕様の詳細については、“Ｓ
ＴＵＤＹ ＧＲＯＵＰ XVIII - ＲＥＰＯＲＴ Ｒ ３
３（COM XVIII-R 33-E）”の“Revised draft Recomend
ation G.707,G.708 及びG.709 ”参照）これらのＣＣＩ
ＴＴ勧告に規定されたＳＤＨ適合のＶＣ（Vertial cont
ainer)―４やＳＴＭ（Synchronous Transport Module)
―Ｎの情報構造等に従ってＡＴＭセルを伝送する場合、
フレーム構成“ＳＴＭ―Ｎ”の形に多重されたＶＣ―４
―NC（N Concatenation ）のペイロード領域にそれぞれ
が５３オクテット（ヘッダ：５オクテット，情報フィー
ルド：４８オクテット）の長さを持つ複数のＡＴＭセル
を配置（マッピング）する。（上記ＣＣＩＴＴ報告書第
２３ページ第３項、第４５ページ第３．１．７項、第５
８ページ第５．８項参照。なお、“ＶＣ―４―NC”はこ
の報告書では“ＶＣ―４―Xc”あるいは“ＶＣ―ｘ―m
c”と表示されている。）これらのＡＴＭセルの一部
は、ＳＤＨのオーバヘッド領域、すなわちフレーム構造
“ＳＴＭ―Ｎ”のセクションオーバーヘッド（ＳＯＨ）
領域及びバーチャルコンテナＶＣ―４―NCのパスオーバ
ーヘッド（ＰＯＨ）領域により分断され、時間的に不連
続なＡＴＭセル列となる。また、各ＡＴＭセルの長さ５
３オクテットの整数倍（５３×ｎオクテット）はペイロ
ード領域の情報容量（２６０×９×Ｎオクテット）と一
致しないので，１つのＳＴＭ―Ｎフレームの最後尾のＡ
ＴＭセルが後続のＳＴＭ―Ｎフレームにまたがってマッ
ピングされ、同様に時間的に不連続となる。これら複数
のＡＴＭセルを、ＡＴＭスイッチやＡＴＭ多重化装置等
のＡＴＭセル処理装置によりセル単位でスイッチングし
たり多重化したりする場合、時間的に不連続な上記ＡＴ
Ｍセルの存在はＳＤＨ適合のフレームに同期して処理す
ることを不可能にする。
ジタル化された音声・データ・映像情報の伝送及び交換
技術として、宛て先表示のヘッダを有する固定長パケッ
ト、すなわちＡＴＭセルを用いるＡＴＭ（Asynchronous
Transfer Mode）伝送方式の研究開発が急ピッチで進め
られている。このＡＴＭ伝送方式は、伝送すべきＡＴＭ
セルの長さを固定しているので、ハードウェアによるス
イッチング処理を可能にし、従って情報転送の高速化を
可能とする。（ＡＴＭセルに適したスイッチングの詳細
については、下記文献及び同文献の参考文献参照。
（１）Thomas A.,Coudreuse J.P.及び Servel M.らによ
る“アシンクロナス タイムディビジョン テクニッ
ク：アン イクスペリメンタル パケット ネットワー
ク インテグレーティング ビデオコミュニケーション
（Asynchronous Time-Division Technique: An Experim
ental Packet Network Integrating Videocommunicatio
n ）”,ISS'84(May 1984) （２）Suzuki H.,Nagano H.,
Suzuki T.,Takeuchi T. 及びIwasaki S.らによる“アウ
トプットバッファー スイッチ アーキテクチャー フ
ォーアシンクロナス トランスファー モード（Output
-buffer Switch Architecture for Asynchronous Trans
fer Mode）”,ICC'89(June 1989)）一方、ＡＴＭ伝送網
の構築のために、従来のＳＴＭ（Synchronous Transfer
Mode ）伝送方式用に開発された既存の諸設備を使用で
きるようにするという要請がある。このため、従来装置
の８ｋHz基準クロック（周期１２５μｓ）に対応して情
報伝送が可能なＳＤＨ（Synchronous Digital Hierarch
y ）に適合した伝送情報構成の仕様がＣＣＩＴＴのスタ
デイ・グループXVIII で検討され、その結果が１９９０
年６月に公表された。（同仕様の詳細については、“Ｓ
ＴＵＤＹ ＧＲＯＵＰ XVIII - ＲＥＰＯＲＴ Ｒ ３
３（COM XVIII-R 33-E）”の“Revised draft Recomend
ation G.707,G.708 及びG.709 ”参照）これらのＣＣＩ
ＴＴ勧告に規定されたＳＤＨ適合のＶＣ（Vertial cont
ainer)―４やＳＴＭ（Synchronous Transport Module)
―Ｎの情報構造等に従ってＡＴＭセルを伝送する場合、
フレーム構成“ＳＴＭ―Ｎ”の形に多重されたＶＣ―４
―NC（N Concatenation ）のペイロード領域にそれぞれ
が５３オクテット（ヘッダ：５オクテット，情報フィー
ルド：４８オクテット）の長さを持つ複数のＡＴＭセル
を配置（マッピング）する。（上記ＣＣＩＴＴ報告書第
２３ページ第３項、第４５ページ第３．１．７項、第５
８ページ第５．８項参照。なお、“ＶＣ―４―NC”はこ
の報告書では“ＶＣ―４―Xc”あるいは“ＶＣ―ｘ―m
c”と表示されている。）これらのＡＴＭセルの一部
は、ＳＤＨのオーバヘッド領域、すなわちフレーム構造
“ＳＴＭ―Ｎ”のセクションオーバーヘッド（ＳＯＨ）
領域及びバーチャルコンテナＶＣ―４―NCのパスオーバ
ーヘッド（ＰＯＨ）領域により分断され、時間的に不連
続なＡＴＭセル列となる。また、各ＡＴＭセルの長さ５
３オクテットの整数倍（５３×ｎオクテット）はペイロ
ード領域の情報容量（２６０×９×Ｎオクテット）と一
致しないので，１つのＳＴＭ―Ｎフレームの最後尾のＡ
ＴＭセルが後続のＳＴＭ―Ｎフレームにまたがってマッ
ピングされ、同様に時間的に不連続となる。これら複数
のＡＴＭセルを、ＡＴＭスイッチやＡＴＭ多重化装置等
のＡＴＭセル処理装置によりセル単位でスイッチングし
たり多重化したりする場合、時間的に不連続な上記ＡＴ
Ｍセルの存在はＳＤＨ適合のフレームに同期して処理す
ることを不可能にする。
【０００３】このような時間的に不連続なＡＴＭセル列
を連続なＡＴＭセル列に変換する従来の手法は、まず、
入力信号からセクションオーバーヘッド（ＳＯＨ）及び
パスオーバーヘッド（ＰＯＨ）を除き、ＡＴＭセルのみ
を、そのビット長，ビットレート対応の書込みクロック
に従ってバッファメモリに書込む。次に、この書込みク
ロックの平均ビットレートと等しいビットレートの読取
りクロックに従って上記バッファメモリからＡＴＭセル
を読出す。このように、書込みクロックと読取りのクロ
ックのビットレートに差を与えることにより、上記不連
続性を除去したＡＴＭセルの列をバッファメモリの出力
に得ている。
を連続なＡＴＭセル列に変換する従来の手法は、まず、
入力信号からセクションオーバーヘッド（ＳＯＨ）及び
パスオーバーヘッド（ＰＯＨ）を除き、ＡＴＭセルのみ
を、そのビット長，ビットレート対応の書込みクロック
に従ってバッファメモリに書込む。次に、この書込みク
ロックの平均ビットレートと等しいビットレートの読取
りクロックに従って上記バッファメモリからＡＴＭセル
を読出す。このように、書込みクロックと読取りのクロ
ックのビットレートに差を与えることにより、上記不連
続性を除去したＡＴＭセルの列をバッファメモリの出力
に得ている。
【０００４】
【発明が解決しようとする課題】上記の従来の手法は、
１つのＳＴＭ―Ｎフレームの中のオーバヘッド領域によ
る分断に起因するＡＴＭセルの不連続性の除去には有効
であるが、ＡＴＭセルが相隣るＳＴＭ―Ｎフレームにま
たがることに起因するＡＴＭセルの不連続性の除去には
有効でない。なぜならば、ＳＴＭ―Ｎフレームの情報容
量は、ＳＯＨ領域，ＰＯＨ領域及びペイロード領域を合
わせて２７０×９×Ｎオクテットであり、ＡＴＭセルの
長さ５３オクテットの整数倍（５３×ｎオクテット）と
一致せず、従って、書込みクロックと読取りのクロック
のビットレートに差を与えたバッファメモリの採用によ
り１つのＳＴＭ―ＮフレームのＡＴＭセルの後続ＳＴＭ
―Ｎフレームへのまたがりを除くことができたとして
も、結果としてＳＤＨのフレーム周期（１２５μｓ）の
条件を満たさなくなってしまうからである。
１つのＳＴＭ―Ｎフレームの中のオーバヘッド領域によ
る分断に起因するＡＴＭセルの不連続性の除去には有効
であるが、ＡＴＭセルが相隣るＳＴＭ―Ｎフレームにま
たがることに起因するＡＴＭセルの不連続性の除去には
有効でない。なぜならば、ＳＴＭ―Ｎフレームの情報容
量は、ＳＯＨ領域，ＰＯＨ領域及びペイロード領域を合
わせて２７０×９×Ｎオクテットであり、ＡＴＭセルの
長さ５３オクテットの整数倍（５３×ｎオクテット）と
一致せず、従って、書込みクロックと読取りのクロック
のビットレートに差を与えたバッファメモリの採用によ
り１つのＳＴＭ―ＮフレームのＡＴＭセルの後続ＳＴＭ
―Ｎフレームへのまたがりを除くことができたとして
も、結果としてＳＤＨのフレーム周期（１２５μｓ）の
条件を満たさなくなってしまうからである。
【０００５】従って、フレーム構成“ＳＴＭ―Ｎ”のバ
ーチャルコンテナＶＣ―４―NCに含まれる複数のＡＴＭ
セルを“ＳＴＭ―Ｎ”のフレーム単位に区切られたＡＴ
Ｍセル列に変換し、しかも従来装置の８ｋHz基準クロッ
ク（周期１２５μｓ）との同期関係を確保できるＡＴＭ
セルフォーマット変換手段が必要とされている。
ーチャルコンテナＶＣ―４―NCに含まれる複数のＡＴＭ
セルを“ＳＴＭ―Ｎ”のフレーム単位に区切られたＡＴ
Ｍセル列に変換し、しかも従来装置の８ｋHz基準クロッ
ク（周期１２５μｓ）との同期関係を確保できるＡＴＭ
セルフォーマット変換手段が必要とされている。
【０００６】本発明の目的は、フレーム構成“ＳＴＭ―
Ｎ”の形に多重されたバーチャルコンテナＶＣ―４―NC
のペイロード領域にマッピングされ各各が５３オクテッ
トの長さを持つ複数のＡＴＭセルから成るＡＴＭセル列
を、これらＡＴＭセルを収容するＳＴＭ―Ｎフレームご
とに、しかもセル単位で処理できるようなフォーマット
のＡＴＭセル列に変換するＡＴＭセルフォーマット変換
装置及びＡＴＭセルフォーマット変換方法を提供するこ
とにある。
Ｎ”の形に多重されたバーチャルコンテナＶＣ―４―NC
のペイロード領域にマッピングされ各各が５３オクテッ
トの長さを持つ複数のＡＴＭセルから成るＡＴＭセル列
を、これらＡＴＭセルを収容するＳＴＭ―Ｎフレームご
とに、しかもセル単位で処理できるようなフォーマット
のＡＴＭセル列に変換するＡＴＭセルフォーマット変換
装置及びＡＴＭセルフォーマット変換方法を提供するこ
とにある。
【０００７】本発明の他の目的は、フレーム構成“ＳＴ
Ｍ―Ｎ”の形に多重されたバーチャルコンテナＶＣ―４
―NCのペイロード領域にマッピングされ各各が５３オク
テットの長さを持つ複数のＡＴＭセルから成るＡＴＭセ
ル列を、これらＡＴＭセルを収容するＳＴＭ―Ｎフレー
ムごとに、しかもセル単位で容易に処理することが可能
なＡＴＭセル処理システムを提供することにある。
Ｍ―Ｎ”の形に多重されたバーチャルコンテナＶＣ―４
―NCのペイロード領域にマッピングされ各各が５３オク
テットの長さを持つ複数のＡＴＭセルから成るＡＴＭセ
ル列を、これらＡＴＭセルを収容するＳＴＭ―Ｎフレー
ムごとに、しかもセル単位で容易に処理することが可能
なＡＴＭセル処理システムを提供することにある。
【０００８】
【課題を解決するための手段】本発明によるＡＴＭセル
フォーマット変換方法は、（１）ＣＣＩＴＴ勧告Ｇ．７
０８に規定されるＳＴＭ―Ｎフレーム（Synchronous Tr
ansport Module）の形に多重化されるとともにバーチャ
ルコンテナＶＣ―４―NCのペイロード領域にそれぞれマ
ッピングされた各各が５３オクテットの長さを持つ複数
のＡＴＭセルから成る複数のＡＴＭセル列とこれらＡＴ
Ｍセル列にそれぞれ関連するバーチャルコンテナＶＣ―
４―NCのパスオーバーヘッド（ＰＯＨ）情報及びＳＴＭ
―Ｎフレームのセクションオーバーヘッド（ＳＯＨ）情
報から成るＳＤＨ（SynchronousDigital Hierarchy ）
のオーバーヘッド情報とで構成されるディジタル信号を
受け、（２）前記ディジタル信号から前記ＳＤＨのオー
バーヘッド情報を除去して前記複数のＡＴＭセルを抽出
し、（３）抽出した前記ＡＴＭセルの各各に１オクテッ
トのセルオーバヘッド情報を付加して長さ５４オクテッ
トの１オクテット付加ＡＴＭセルに変換し、（４）長さ
５４オクテットの空きセルを発生し、（５）前記１オク
テット付加ＡＴＭセルに前記空きセルを付加し、（６）
前記ＳＴＭ―Ｎフレームとこのフレームに収容される前
記１オクテット付加ＡＴＭセルとの間の同期関係及び前
記ＳＴＭ―Ｎフレームの所定繰返し周期が確保されるよ
うに前記１オクテット付加ＡＴＭセルを配列する各工程
を含む。
フォーマット変換方法は、（１）ＣＣＩＴＴ勧告Ｇ．７
０８に規定されるＳＴＭ―Ｎフレーム（Synchronous Tr
ansport Module）の形に多重化されるとともにバーチャ
ルコンテナＶＣ―４―NCのペイロード領域にそれぞれマ
ッピングされた各各が５３オクテットの長さを持つ複数
のＡＴＭセルから成る複数のＡＴＭセル列とこれらＡＴ
Ｍセル列にそれぞれ関連するバーチャルコンテナＶＣ―
４―NCのパスオーバーヘッド（ＰＯＨ）情報及びＳＴＭ
―Ｎフレームのセクションオーバーヘッド（ＳＯＨ）情
報から成るＳＤＨ（SynchronousDigital Hierarchy ）
のオーバーヘッド情報とで構成されるディジタル信号を
受け、（２）前記ディジタル信号から前記ＳＤＨのオー
バーヘッド情報を除去して前記複数のＡＴＭセルを抽出
し、（３）抽出した前記ＡＴＭセルの各各に１オクテッ
トのセルオーバヘッド情報を付加して長さ５４オクテッ
トの１オクテット付加ＡＴＭセルに変換し、（４）長さ
５４オクテットの空きセルを発生し、（５）前記１オク
テット付加ＡＴＭセルに前記空きセルを付加し、（６）
前記ＳＴＭ―Ｎフレームとこのフレームに収容される前
記１オクテット付加ＡＴＭセルとの間の同期関係及び前
記ＳＴＭ―Ｎフレームの所定繰返し周期が確保されるよ
うに前記１オクテット付加ＡＴＭセルを配列する各工程
を含む。
【０００９】また、上記方法において、前記ＳＴＭ―Ｎ
フレームの所定数ごとに長さ５４オクテットの制御情報
セルを前記空きセルとともに前記１オクテット付加ＡＴ
Ｍセルに付加する工程を含むことができる。
フレームの所定数ごとに長さ５４オクテットの制御情報
セルを前記空きセルとともに前記１オクテット付加ＡＴ
Ｍセルに付加する工程を含むことができる。
【００１０】本発明によるＡＴＭセルフォーマット変換
装置は、ＳＴＭ―Ｎフレームの形に多重化されたバーチ
ャルコンテナＶＣ―４―NCのペイロード領域にマッピン
グされ各各が５３オクテットの長さを持つ複数のＡＴＭ
セルから成るＡＴＭセル列を入力信号として受け前記Ｓ
ＴＭ―ＮフレームごとのＳＤＨのオーバーヘッド情報の
位置を検出しペイロード領域対応のペイロード領域表示
信号を生ずるＳＤＨ終端手段と、前記ＡＴＭセルの各各
について１オクテットのセルオーバヘッド情報を発生す
る手段と、前記ペイロード領域表示信号に応答して前記
ＳＴＭ―Ｎフレームから前記ＳＤＨのオーバーヘッド情
報を除去し残された前記ＡＴＭセルの各各に前記セルオ
ーバヘッド情報を付加して長さ５４オクテットの１オク
テット付加ＡＴＭセルに変換し、前記ＳＴＭ―Ｎフレー
ムとこれに収容される前記１オクテット付加ＡＴＭセル
との間の同期関係及び前記ＳＴＭ―Ｎフレームの所定繰
返し周期が確保されるように前記１オクテット付加ＡＴ
Ｍセルを配列するＡＴＭセル配列手段と、前記ＡＴＭセ
ル配列手段の入力側の前記ＡＴＭセルと出力側の前記１
オクテット付加ＡＴＭセルとの間の位相差が所定値以下
であるときは前記１オクテット付加ＡＴＭセルと同じ長
さの空きセルを発生し前記ＡＴＭセル配列手段の出力に
挿入する空きセル挿入手段とを備えている。
装置は、ＳＴＭ―Ｎフレームの形に多重化されたバーチ
ャルコンテナＶＣ―４―NCのペイロード領域にマッピン
グされ各各が５３オクテットの長さを持つ複数のＡＴＭ
セルから成るＡＴＭセル列を入力信号として受け前記Ｓ
ＴＭ―ＮフレームごとのＳＤＨのオーバーヘッド情報の
位置を検出しペイロード領域対応のペイロード領域表示
信号を生ずるＳＤＨ終端手段と、前記ＡＴＭセルの各各
について１オクテットのセルオーバヘッド情報を発生す
る手段と、前記ペイロード領域表示信号に応答して前記
ＳＴＭ―Ｎフレームから前記ＳＤＨのオーバーヘッド情
報を除去し残された前記ＡＴＭセルの各各に前記セルオ
ーバヘッド情報を付加して長さ５４オクテットの１オク
テット付加ＡＴＭセルに変換し、前記ＳＴＭ―Ｎフレー
ムとこれに収容される前記１オクテット付加ＡＴＭセル
との間の同期関係及び前記ＳＴＭ―Ｎフレームの所定繰
返し周期が確保されるように前記１オクテット付加ＡＴ
Ｍセルを配列するＡＴＭセル配列手段と、前記ＡＴＭセ
ル配列手段の入力側の前記ＡＴＭセルと出力側の前記１
オクテット付加ＡＴＭセルとの間の位相差が所定値以下
であるときは前記１オクテット付加ＡＴＭセルと同じ長
さの空きセルを発生し前記ＡＴＭセル配列手段の出力に
挿入する空きセル挿入手段とを備えている。
【００１１】また、上記構成において、前記ＡＴＭセル
配列手段と空きセル挿入手段との間に設けられ、前記Ｓ
ＴＭ―Ｎフレームの所定数ごとに前記１オクテット付加
ＡＴＭセルと同じ長さの制御情報セルを発生し、この制
御情報セルを前記ＡＴＭセル配列手段の出力に挿入する
制御情報セル挿入手段を備えることができる。さらに、
前記ＡＴＭセル配列手段が、前記ペイロード領域に収容
される複数のＡＴＭセルの間の境界に応答してＡＴＭセ
ル境界信号を発生するＡＴＭセル同期回路と、前記ＡＴ
Ｍセル境界信号をカウントし所定数ごとに書込みリセッ
ト信号を生ずる書込みセルカウンタと、前記書込みリセ
ット信号により初期化され、前記ペイロード領域表示信
号をカウントイネーブル信号として書込みアドレス信号
を順次発生する書込みアドレスカウンタと、前記ペイロ
ード領域表示信号を書込みイネーブル信号とし、前記書
込みアドレス信号に応答して前記ペイロード領域に収容
されている長さ５３オクテットのＡＴＭセルを順次格納
するとともに、読取りアドレス信号に応答して前記格納
ずみのＡＴＭセルを順次読み出すメモリと、前記ＳＴＭ
―Ｎフレームと同一周期の基準フレームパルスを基にし
て、前記１オクテット付加ＡＴＭセルの前記所定数分の
時間ごとに読取りリセット信号を発生するとともに、前
記メモリの出力に他の種類のセルが挿入されるときは前
記１オクテット付加ＡＴＭセルと同じ長さのカウント禁
止信号を生ずるとともに、次の前記読取りリセット信号
を前記カウント禁止信号の長さに等しい時間だけ遅延さ
せる読取りセルカウンタと、前記読取りリセット信号に
より初期化され、前記カウント禁止信号をカウントディ
スエーブル信号とし、５３オクテット分カウントするご
とに１オクテット分停止するとともに前記セルオーバヘ
ッド付加信号を発生する動作を前記所定数だけ繰返し前
記読取りアドレス信号を順次発生する読取りアドレスカ
ウンタと、前記セルオーバヘッド付加信号に基づいて、
前記メモリの出力に得られる長さ５３オクテットのＡＴ
Ｍセルの各各に前記セルオーバヘッド情報を付加し、前
記１オクテット付加ＡＴＭセル列として送出するセレク
タとを有する構成とすることができる。
配列手段と空きセル挿入手段との間に設けられ、前記Ｓ
ＴＭ―Ｎフレームの所定数ごとに前記１オクテット付加
ＡＴＭセルと同じ長さの制御情報セルを発生し、この制
御情報セルを前記ＡＴＭセル配列手段の出力に挿入する
制御情報セル挿入手段を備えることができる。さらに、
前記ＡＴＭセル配列手段が、前記ペイロード領域に収容
される複数のＡＴＭセルの間の境界に応答してＡＴＭセ
ル境界信号を発生するＡＴＭセル同期回路と、前記ＡＴ
Ｍセル境界信号をカウントし所定数ごとに書込みリセッ
ト信号を生ずる書込みセルカウンタと、前記書込みリセ
ット信号により初期化され、前記ペイロード領域表示信
号をカウントイネーブル信号として書込みアドレス信号
を順次発生する書込みアドレスカウンタと、前記ペイロ
ード領域表示信号を書込みイネーブル信号とし、前記書
込みアドレス信号に応答して前記ペイロード領域に収容
されている長さ５３オクテットのＡＴＭセルを順次格納
するとともに、読取りアドレス信号に応答して前記格納
ずみのＡＴＭセルを順次読み出すメモリと、前記ＳＴＭ
―Ｎフレームと同一周期の基準フレームパルスを基にし
て、前記１オクテット付加ＡＴＭセルの前記所定数分の
時間ごとに読取りリセット信号を発生するとともに、前
記メモリの出力に他の種類のセルが挿入されるときは前
記１オクテット付加ＡＴＭセルと同じ長さのカウント禁
止信号を生ずるとともに、次の前記読取りリセット信号
を前記カウント禁止信号の長さに等しい時間だけ遅延さ
せる読取りセルカウンタと、前記読取りリセット信号に
より初期化され、前記カウント禁止信号をカウントディ
スエーブル信号とし、５３オクテット分カウントするご
とに１オクテット分停止するとともに前記セルオーバヘ
ッド付加信号を発生する動作を前記所定数だけ繰返し前
記読取りアドレス信号を順次発生する読取りアドレスカ
ウンタと、前記セルオーバヘッド付加信号に基づいて、
前記メモリの出力に得られる長さ５３オクテットのＡＴ
Ｍセルの各各に前記セルオーバヘッド情報を付加し、前
記１オクテット付加ＡＴＭセル列として送出するセレク
タとを有する構成とすることができる。
【００１２】本発明によるＡＴＭセルスイッチング装置
は、ＳＴＭ―Ｎフレームの形に多重化されたバーチャル
コンテナＶＣ―４―NCのペイロード領域にマッピングさ
れ各各が５３オクテットの長さを持つ複数のＡＴＭセル
から成るＡＴＭセル列をセル単位に振り分けるＡＴＭセ
ルスイッチング装置において、上記構成のＡＴＭセルフ
ォーマット変換装置と、このＡＴＭセルフォーマット変
換装置から出力される前記１オクテット付加ＡＴＭセル
を前記ＳＴＭ―Ｎフレームと同一周期の基準フレームパ
ルスに基づいてセル単位に振り分けるＡＴＭスイッチと
を備えている。
は、ＳＴＭ―Ｎフレームの形に多重化されたバーチャル
コンテナＶＣ―４―NCのペイロード領域にマッピングさ
れ各各が５３オクテットの長さを持つ複数のＡＴＭセル
から成るＡＴＭセル列をセル単位に振り分けるＡＴＭセ
ルスイッチング装置において、上記構成のＡＴＭセルフ
ォーマット変換装置と、このＡＴＭセルフォーマット変
換装置から出力される前記１オクテット付加ＡＴＭセル
を前記ＳＴＭ―Ｎフレームと同一周期の基準フレームパ
ルスに基づいてセル単位に振り分けるＡＴＭスイッチと
を備えている。
【００１３】
【実施例】本発明について図面を参照して詳細に説明す
る。
る。
【００１４】図１は本発明の一実施例のＡＴＭセルフォ
ーマット変換装置のブロック図である。ＡＴＭセルフォ
ーマット変換装置１は、ＳＴＭ―Ｎフレームに多重化さ
れたディジタル信号の供給を受けるＳＤＨ（Synchronou
s Digital Hierarchy ）終端回路１０と、セルオーバヘ
ッド発生回路３０と、ＡＴＭセル配列部２０と、空きセ
ル挿入部５０と、制御情報セル挿入部４０とを備え、そ
の出力は通常のＡＴＭスイッチ２に供給される。各装置
内には、８ｋHz基準クロックを基に作成された基準フレ
ームパルスSf及び各種タイミング信号が供給される。
ーマット変換装置のブロック図である。ＡＴＭセルフォ
ーマット変換装置１は、ＳＴＭ―Ｎフレームに多重化さ
れたディジタル信号の供給を受けるＳＤＨ（Synchronou
s Digital Hierarchy ）終端回路１０と、セルオーバヘ
ッド発生回路３０と、ＡＴＭセル配列部２０と、空きセ
ル挿入部５０と、制御情報セル挿入部４０とを備え、そ
の出力は通常のＡＴＭスイッチ２に供給される。各装置
内には、８ｋHz基準クロックを基に作成された基準フレ
ームパルスSf及び各種タイミング信号が供給される。
【００１５】ＳＤＨ終端回路１０に供給されるディジタ
ル信号は、ＡＴＭセル列をペイロード領域に含むバーチ
ャルコンテナＶＣ―４―NCをＳＴＭ―Ｎフレームの形に
多重化した信号である。ＳＤＨ終端回路１０はこの入力
信号からＳＴＭ―Ｎフレームのオーバヘッド（ＳＯＨ）
領域及びＶＣ―４―NCのオーバヘッド（ＰＯＨ）領域以
外のペイロード領域を示すペイロード領域表示信号Sbを
発生する。
ル信号は、ＡＴＭセル列をペイロード領域に含むバーチ
ャルコンテナＶＣ―４―NCをＳＴＭ―Ｎフレームの形に
多重化した信号である。ＳＤＨ終端回路１０はこの入力
信号からＳＴＭ―Ｎフレームのオーバヘッド（ＳＯＨ）
領域及びＶＣ―４―NCのオーバヘッド（ＰＯＨ）領域以
外のペイロード領域を示すペイロード領域表示信号Sbを
発生する。
【００１６】セルオーバヘッド発生回路３０は、ＡＴＭ
セルをセル単位で制御，監視するための１オクテットの
セルオーバヘッド情報を発生する。
セルをセル単位で制御，監視するための１オクテットの
セルオーバヘッド情報を発生する。
【００１７】ＡＴＭセル配列部２０は、ＳＤＨ終端回路
１０の出力に応答して、ＳＴＭ―Ｎフレームのペイロー
ド領域に含まれるＡＴＭセルのそれぞれにセルオーバヘ
ッド発生回路３０からのセルオーバヘッド情報を付加し
てそれぞれが長さ５４オクテットの複数のＡＴＭセルに
変換し、ＳＴＭ―Ｎフレームに同期して配列し連続した
ＡＴＭセル列として出力する。このＡＴＭセル配列部２
０は、ＡＴＭセル同期回路２１と、書込みセルカウンタ
２２と、書込みアドレスカウンタ２３と、メモリ２４
と、読取りアドレスカウンタ２５と、読取りセルカウン
タ２６と、セレクタ（ＳＥＬ）２７とを有している。Ａ
ＴＭセル同期回路２１は、ＳＤＨ終端回路１０からのペ
イロード領域表示信号Sbを受けると、ペイロード領域に
連続して並ぶ複数のＡＴＭセルの境界を各ＡＴＭセルが
有する同期パタンを基に検出し、ＡＴＭセル境界信号Sc
を発生する。書込みセルカウンタ２２は、シフトレジス
タ，リングカウンタ等で構成され、ＡＴＭセル同期回路
２１からのＡＴＭセル境界信号Scをクロック信号とし、
所定回数（ｎ回）カウントするごとに書込みリセット信
号Sdを出力する。書込みアドレスカウンタ２３は、この
書込みリセット信号Sdにより初期化され、ペイロード領
域表示信号Sbをカウントイネーブル信号としてメモリ２
４への書込みアドレス信号Seを順次発生する。メモリ２
４は、ペイロード領域表示信号Sbを書込みイネーブル信
号とし、書込みアドレスカウンタ２３からの書込みアド
レス信号Seに応答して所定個数（ｎ個）のＡＴＭセル
（長さ５３オクテット）を順次格納し、読取りアドレス
カウンタ２５からの読取りアドレス信号Siに従って格納
したＡＴＭセルを順次出力する。
１０の出力に応答して、ＳＴＭ―Ｎフレームのペイロー
ド領域に含まれるＡＴＭセルのそれぞれにセルオーバヘ
ッド発生回路３０からのセルオーバヘッド情報を付加し
てそれぞれが長さ５４オクテットの複数のＡＴＭセルに
変換し、ＳＴＭ―Ｎフレームに同期して配列し連続した
ＡＴＭセル列として出力する。このＡＴＭセル配列部２
０は、ＡＴＭセル同期回路２１と、書込みセルカウンタ
２２と、書込みアドレスカウンタ２３と、メモリ２４
と、読取りアドレスカウンタ２５と、読取りセルカウン
タ２６と、セレクタ（ＳＥＬ）２７とを有している。Ａ
ＴＭセル同期回路２１は、ＳＤＨ終端回路１０からのペ
イロード領域表示信号Sbを受けると、ペイロード領域に
連続して並ぶ複数のＡＴＭセルの境界を各ＡＴＭセルが
有する同期パタンを基に検出し、ＡＴＭセル境界信号Sc
を発生する。書込みセルカウンタ２２は、シフトレジス
タ，リングカウンタ等で構成され、ＡＴＭセル同期回路
２１からのＡＴＭセル境界信号Scをクロック信号とし、
所定回数（ｎ回）カウントするごとに書込みリセット信
号Sdを出力する。書込みアドレスカウンタ２３は、この
書込みリセット信号Sdにより初期化され、ペイロード領
域表示信号Sbをカウントイネーブル信号としてメモリ２
４への書込みアドレス信号Seを順次発生する。メモリ２
４は、ペイロード領域表示信号Sbを書込みイネーブル信
号とし、書込みアドレスカウンタ２３からの書込みアド
レス信号Seに応答して所定個数（ｎ個）のＡＴＭセル
（長さ５３オクテット）を順次格納し、読取りアドレス
カウンタ２５からの読取りアドレス信号Siに従って格納
したＡＴＭセルを順次出力する。
【００１８】読取りセルカウンタ２６は、書込みセルカ
ウンタ２２と同様にシフトレジスタ，リングカウンタ等
で構成され、ＳＴＭ―Ｎフレーム（１２５μｓ／フレー
ム）と同一の周期を有する基準フレームパルスSfを基に
して、長さ５４オクテットのＡＴＭセルの所定個数（ｎ
個）分の時間ごとに読取りリセット信号Sgを出力する。
さらに読取りセルカウンタ２６は、基準フレームパルス
Sfをカウントし所定数の（例えば２）フレームごとに１
個のＡＴＭセル（５４オクテット）分の時間幅の制御情
報セル挿入信号Skを出力する。ただしこの制御情報セル
挿入信号Skを出力したとき及び空きセル挿入部５０から
の空きセル挿入信号Slが入力されたとき、読取りセルカ
ウンタ２６は１個のＡＴＭセル（５４オクテット）分の
時間幅のカウント禁止信号Shを出力するとともに、次の
読取りリセット信号Sgの出力をこのカウント禁止信号Sh
の時間分だけ遅延させる。読取りアドレスカウンタ２５
は、読取りリセット信号Sgにより初期化され、カウント
禁止信号Shをカウントディスエーブル信号としてメモリ
２４への読取りアドレス信号Siを順次発生する。読取り
アドレスカウンタ２５はこの読取りアドレス信号Siの発
生と並行して、５３オクテット分カウントすると、１オ
クテット分停止し同時にセルオーバヘッド付加信号Sjを
出力する動作を所定回数（ｎ回）繰返す。セレクタ２７
は、読取りアドレスカウンタ２５からのセルオーバヘッ
ド付加信号Sjに基づいて、メモリ２４から読出された長
さ５３オクテットのＡＴＭセルごとにセルオーバヘッド
発生回路３０からの長さ１オクテットのセルオーバヘッ
ド情報を付加し、長さ５４オクテットのＡＴＭセルとし
て送出する。
ウンタ２２と同様にシフトレジスタ，リングカウンタ等
で構成され、ＳＴＭ―Ｎフレーム（１２５μｓ／フレー
ム）と同一の周期を有する基準フレームパルスSfを基に
して、長さ５４オクテットのＡＴＭセルの所定個数（ｎ
個）分の時間ごとに読取りリセット信号Sgを出力する。
さらに読取りセルカウンタ２６は、基準フレームパルス
Sfをカウントし所定数の（例えば２）フレームごとに１
個のＡＴＭセル（５４オクテット）分の時間幅の制御情
報セル挿入信号Skを出力する。ただしこの制御情報セル
挿入信号Skを出力したとき及び空きセル挿入部５０から
の空きセル挿入信号Slが入力されたとき、読取りセルカ
ウンタ２６は１個のＡＴＭセル（５４オクテット）分の
時間幅のカウント禁止信号Shを出力するとともに、次の
読取りリセット信号Sgの出力をこのカウント禁止信号Sh
の時間分だけ遅延させる。読取りアドレスカウンタ２５
は、読取りリセット信号Sgにより初期化され、カウント
禁止信号Shをカウントディスエーブル信号としてメモリ
２４への読取りアドレス信号Siを順次発生する。読取り
アドレスカウンタ２５はこの読取りアドレス信号Siの発
生と並行して、５３オクテット分カウントすると、１オ
クテット分停止し同時にセルオーバヘッド付加信号Sjを
出力する動作を所定回数（ｎ回）繰返す。セレクタ２７
は、読取りアドレスカウンタ２５からのセルオーバヘッ
ド付加信号Sjに基づいて、メモリ２４から読出された長
さ５３オクテットのＡＴＭセルごとにセルオーバヘッド
発生回路３０からの長さ１オクテットのセルオーバヘッ
ド情報を付加し、長さ５４オクテットのＡＴＭセルとし
て送出する。
【００１９】制御情報セル挿入部４０は、制御情報セル
発生回路４１と、セレクタ（ＳＥＬ）４２とを有する。
制御情報セル発生回路４１は、入力回線単位の制御情報
（例えばパス監視情報）を含む長さ５４オクテットの制
御情報セルを発生する。セレクタ４２は、ＡＴＭセル配
列部２０からの制御情報セル挿入信号Skに基づいて、Ａ
ＴＭセル配列部２０から出力されるＡＴＭセルか制御情
報セルかのいずれかを選択して送出する。
発生回路４１と、セレクタ（ＳＥＬ）４２とを有する。
制御情報セル発生回路４１は、入力回線単位の制御情報
（例えばパス監視情報）を含む長さ５４オクテットの制
御情報セルを発生する。セレクタ４２は、ＡＴＭセル配
列部２０からの制御情報セル挿入信号Skに基づいて、Ａ
ＴＭセル配列部２０から出力されるＡＴＭセルか制御情
報セルかのいずれかを選択して送出する。
【００２０】空きセル挿入部５０は、位相比較回路５１
と、空きセル発生回路５２と、セレクタ（ＳＥＬ）５３
とを有する。位相比較回路５１は、書込みアドレス信号
Seと読取りアドレス信号Siとの位相を比較し所定の位相
差（ＳＴＭ―Ｎフレームのペイロード領域のＡＴＭセル
が不連続となるオクテット数）以下であることを検出す
ると、５４オクテット分の時間幅の空きセル挿入信号Sl
を出力する。一方、空きセル発生回路５２は、長さ５４
オクテットの空きセルを発生し、セレクタ５３へ供給す
る。セレクタ５３は、制御情報セル挿入部４０からのＡ
ＴＭセルか空きセル発生回路５２からの空きセルかのい
ずれかを空きセル挿入信号Slに応答して選択し送出す
る。
と、空きセル発生回路５２と、セレクタ（ＳＥＬ）５３
とを有する。位相比較回路５１は、書込みアドレス信号
Seと読取りアドレス信号Siとの位相を比較し所定の位相
差（ＳＴＭ―Ｎフレームのペイロード領域のＡＴＭセル
が不連続となるオクテット数）以下であることを検出す
ると、５４オクテット分の時間幅の空きセル挿入信号Sl
を出力する。一方、空きセル発生回路５２は、長さ５４
オクテットの空きセルを発生し、セレクタ５３へ供給す
る。セレクタ５３は、制御情報セル挿入部４０からのＡ
ＴＭセルか空きセル発生回路５２からの空きセルかのい
ずれかを空きセル挿入信号Slに応答して選択し送出す
る。
【００２１】ＡＴＭスイッチ２は、変換装置１から供給
される変換後のフレームフォーマットの複数のＡＴＭセ
ルから成るセル列を、ＳＴＭ―Ｎフレームとの同期を確
保しながらＡＴＭセル単位でスイッチング処理する。こ
のＡＴＭスイッチ２は、この明細書の冒頭に引用した文
献（Suzuki H. 他による“Output-buffer Switch Archi
tecture for Asynchronous Transfer Mode”,ICC'89(Ju
ne 1989)）などに記載された公知の技術により実現でき
るので詳細な説明を省略する。
される変換後のフレームフォーマットの複数のＡＴＭセ
ルから成るセル列を、ＳＴＭ―Ｎフレームとの同期を確
保しながらＡＴＭセル単位でスイッチング処理する。こ
のＡＴＭスイッチ２は、この明細書の冒頭に引用した文
献（Suzuki H. 他による“Output-buffer Switch Archi
tecture for Asynchronous Transfer Mode”,ICC'89(Ju
ne 1989)）などに記載された公知の技術により実現でき
るので詳細な説明を省略する。
【００２２】次に、上述のＳＴＭ―１フレーム（すなわ
ちＮ＝１）の場合につき、図２，３及び４を併せ参照し
てＡＴＭセルフォーマット変換装置１の動作を詳細に説
明する。図２はバーチャルコンテナＶＣ―４―1Cを含む
ＳＴＭ―１フレームの構造の概念図である。図３は図２
のＳＴＭ―１フレームをＡＴＭセルフォーマット変換装
置で変換した後のフレーム構造の図２と同様の概念図で
ある。図４は図１のＡＴＭセルフォーマット変換装置内
各部のタイミング図である。図２を参照すると、ＳＴＭ
―１フレーム１００は２７０×９オクテットの容量を持
ち、周期１２５μｓで繰返される。上記ＣＣＩＴＴ報告
書“COM XVIII-R 33-E”のFIG.3.1 ／G.708 及びFIG.5.
20／G.709 に示されるとおり、上記ＳＴＭ―１フレーム
１００はカラム位置により３つの領域に分かれる。すな
わち、第１〜第９カラムはＳＯＨ（Section Overhead）
情報及びＡＵ―ＰＴＲ（Administrative Unit Pointer
）情報を収容するＳＯＨ領域１１０に割当てられ、第
１０カラムはバーチャルコンテナＶＣ―４―1CのＰＯＨ
（Path Overhead ）情報を収容するＰＯＨ領域１２０
に、第１１〜第２７０カラムはバーチャルコンテナＶＣ
―４―1Cのペイロード情報を収容するペイロード領域１
３０にそれぞれ割当てられる。このペイロード領域１３
０にＡＴＭセル１４０がマッピングされる。
ちＮ＝１）の場合につき、図２，３及び４を併せ参照し
てＡＴＭセルフォーマット変換装置１の動作を詳細に説
明する。図２はバーチャルコンテナＶＣ―４―1Cを含む
ＳＴＭ―１フレームの構造の概念図である。図３は図２
のＳＴＭ―１フレームをＡＴＭセルフォーマット変換装
置で変換した後のフレーム構造の図２と同様の概念図で
ある。図４は図１のＡＴＭセルフォーマット変換装置内
各部のタイミング図である。図２を参照すると、ＳＴＭ
―１フレーム１００は２７０×９オクテットの容量を持
ち、周期１２５μｓで繰返される。上記ＣＣＩＴＴ報告
書“COM XVIII-R 33-E”のFIG.3.1 ／G.708 及びFIG.5.
20／G.709 に示されるとおり、上記ＳＴＭ―１フレーム
１００はカラム位置により３つの領域に分かれる。すな
わち、第１〜第９カラムはＳＯＨ（Section Overhead）
情報及びＡＵ―ＰＴＲ（Administrative Unit Pointer
）情報を収容するＳＯＨ領域１１０に割当てられ、第
１０カラムはバーチャルコンテナＶＣ―４―1CのＰＯＨ
（Path Overhead ）情報を収容するＰＯＨ領域１２０
に、第１１〜第２７０カラムはバーチャルコンテナＶＣ
―４―1Cのペイロード情報を収容するペイロード領域１
３０にそれぞれ割当てられる。このペイロード領域１３
０にＡＴＭセル１４０がマッピングされる。
【００２３】ＡＴＭセル１４０の長さが５３オクテット
であるのに対して、ペイロード領域１３０は２６０×９
＝２３４０オクテットであり、後者は前者の整数倍でな
い（２３４０÷５３＝４４．１５０…）。このため、１
つのＳＴＭ―１フレーム１００のペイロード領域１３０
の終端では最後尾のＡＴＭセル１４０の一部が次のＳＴ
Ｍ―Ｎフレームにはみだしてマッピングされる結果とな
る。すなわち、上記ＡＴＭセル列を形成する複数のＡＴ
Ｍセル１４０の境界は、フレーム１００の各列ごとに５
オクテットずつ遅れていくので、フレーム１００の終端
（図２の右下端）ではＡＴＭセル１４０の一部だけがこ
のフレーム１００にマッピングされ、残りは次のフレー
ムの始端にマッピングされる。最後尾のＡＴＭセル１４
０がこのように２つのＳＴＭ―Ｎフレーム１００にまた
がってマッピングされるので、ＳＴＭ―１フレーム１０
０に同期してＡＴＭセル１４０単位でスイッチング等の
処理にかけることは非常に困難である。この困難を解消
するためのＡＴＭセルフォーマット変換を、図３を参照
して説明する。
であるのに対して、ペイロード領域１３０は２６０×９
＝２３４０オクテットであり、後者は前者の整数倍でな
い（２３４０÷５３＝４４．１５０…）。このため、１
つのＳＴＭ―１フレーム１００のペイロード領域１３０
の終端では最後尾のＡＴＭセル１４０の一部が次のＳＴ
Ｍ―Ｎフレームにはみだしてマッピングされる結果とな
る。すなわち、上記ＡＴＭセル列を形成する複数のＡＴ
Ｍセル１４０の境界は、フレーム１００の各列ごとに５
オクテットずつ遅れていくので、フレーム１００の終端
（図２の右下端）ではＡＴＭセル１４０の一部だけがこ
のフレーム１００にマッピングされ、残りは次のフレー
ムの始端にマッピングされる。最後尾のＡＴＭセル１４
０がこのように２つのＳＴＭ―Ｎフレーム１００にまた
がってマッピングされるので、ＳＴＭ―１フレーム１０
０に同期してＡＴＭセル１４０単位でスイッチング等の
処理にかけることは非常に困難である。この困難を解消
するためのＡＴＭセルフォーマット変換を、図３を参照
して説明する。
【００２４】図３を参照すると、変換後のフレーム２０
０は、ＳＴＭ―１フレーム１００と同様に、２７０×９
オクテットの容量を持ち、周期１２５μｓで繰返され
る。また変換後のフレーム２００は、２７０のカラムが
５４オクテット単位で５つのカラム群に分けられてお
り、ＡＴＭセル２４０，制御情報セル２５０及び空きセ
ル２６０がそれぞれ９個の列から成る５つのカラム群
に、すなわち５×９のマトリクス状に配列される。ＡＴ
Ｍセル２４０は、変換前のＡＴＭセル１４０の最後尾に
セルオーバヘッド２４１を付加して構成されている。
０は、ＳＴＭ―１フレーム１００と同様に、２７０×９
オクテットの容量を持ち、周期１２５μｓで繰返され
る。また変換後のフレーム２００は、２７０のカラムが
５４オクテット単位で５つのカラム群に分けられてお
り、ＡＴＭセル２４０，制御情報セル２５０及び空きセ
ル２６０がそれぞれ９個の列から成る５つのカラム群
に、すなわち５×９のマトリクス状に配列される。ＡＴ
Ｍセル２４０は、変換前のＡＴＭセル１４０の最後尾に
セルオーバヘッド２４１を付加して構成されている。
【００２５】図２及び３に併せて図１及び４を参照する
と、まずＳＴＭ―１フレームの形に多重化されたディジ
タル信号がＡＴＭセルフォーマット変換装置１のＳＤＨ
終端回路１０に供給される。ＳＤＨ終端回路１０は、こ
のＳＴＭ―１フレームのディジタル信号（図４（ａ）参
照）のフレーム同期をとり、ＳＯＨ領域１１０及びＰＯ
Ｈ領域１２０以外のペイロード領域１３０を表示するペ
イロード領域表示信号Sb（図４（ｂ）参照）を発生し、
ＳＴＭ―１フレームのディジタル信号とともにＡＴＭセ
ル配列部２０に送出する。ＡＴＭセル配列部２０のＡＴ
Ｍセル同期回路２１は、ペイロード領域表示信号Sbを受
けている間、ＳＴＭ―１フレーム１００のペイロード領
域１３０に連続して収容される複数のＡＴＭセルの境界
を各セルが有する同期パタンを基に検出し、ＡＴＭセル
境界信号Sc（図４（ｃ）参照）を発生して書込みセルカ
ウンタ２２に送出する。
と、まずＳＴＭ―１フレームの形に多重化されたディジ
タル信号がＡＴＭセルフォーマット変換装置１のＳＤＨ
終端回路１０に供給される。ＳＤＨ終端回路１０は、こ
のＳＴＭ―１フレームのディジタル信号（図４（ａ）参
照）のフレーム同期をとり、ＳＯＨ領域１１０及びＰＯ
Ｈ領域１２０以外のペイロード領域１３０を表示するペ
イロード領域表示信号Sb（図４（ｂ）参照）を発生し、
ＳＴＭ―１フレームのディジタル信号とともにＡＴＭセ
ル配列部２０に送出する。ＡＴＭセル配列部２０のＡＴ
Ｍセル同期回路２１は、ペイロード領域表示信号Sbを受
けている間、ＳＴＭ―１フレーム１００のペイロード領
域１３０に連続して収容される複数のＡＴＭセルの境界
を各セルが有する同期パタンを基に検出し、ＡＴＭセル
境界信号Sc（図４（ｃ）参照）を発生して書込みセルカ
ウンタ２２に送出する。
【００２６】メモリ２４は、ＳＯＨ領域１１０及びＰＯ
Ｈ領域１２０によりＡＴＭセル１４０の書込みが中断さ
れるオクテット数（Ｎ＝１の場合は１０オクテット）
と、制御情報セル２５０及び空きセル２６０の挿入によ
りＡＴＭセル１４０の読出しが中断されるオクテット数
（各５４オクテット）との合計のオクテット数に対応す
る個数以上のＡＴＭセル１４０をバッファ格納できるだ
けの容量を持つ。この実施例では、メモリ２４に格納さ
れるＡＴＭセル１４０の数ｎは４である。
Ｈ領域１２０によりＡＴＭセル１４０の書込みが中断さ
れるオクテット数（Ｎ＝１の場合は１０オクテット）
と、制御情報セル２５０及び空きセル２６０の挿入によ
りＡＴＭセル１４０の読出しが中断されるオクテット数
（各５４オクテット）との合計のオクテット数に対応す
る個数以上のＡＴＭセル１４０をバッファ格納できるだ
けの容量を持つ。この実施例では、メモリ２４に格納さ
れるＡＴＭセル１４０の数ｎは４である。
【００２７】書込みセルカウンタ２２は、ｎ＝４に合わ
せて、ＡＴＭセル境界信号Scを４回カウントするごとに
書込みリセット信号Sd（図４（ｄ）参照）を書込みアド
レスカウンタ２３へ送出する。書込みアドレスカウンタ
２３は、書込みリセット信号Sdによりカウント値を
“０”にリセットし、ペイロード領域表示信号Sbがイネ
ーブル状態である期間中のみにＡＴＭセル１４０のオク
クテット単位のタイミングに合わせて“２１１”（＝５
３×４−１）までカウントし、書込みアドレス信号Se
（図４（ｅ）参照）としてメモリ２４へ出力する。メモ
リ２４は、この書込みアドレス信号Seに応答して、ＳＴ
Ｍ―１フレーム１００のＡＴＭセル１４０の情報のみを
４個分ずつ格納する。
せて、ＡＴＭセル境界信号Scを４回カウントするごとに
書込みリセット信号Sd（図４（ｄ）参照）を書込みアド
レスカウンタ２３へ送出する。書込みアドレスカウンタ
２３は、書込みリセット信号Sdによりカウント値を
“０”にリセットし、ペイロード領域表示信号Sbがイネ
ーブル状態である期間中のみにＡＴＭセル１４０のオク
クテット単位のタイミングに合わせて“２１１”（＝５
３×４−１）までカウントし、書込みアドレス信号Se
（図４（ｅ）参照）としてメモリ２４へ出力する。メモ
リ２４は、この書込みアドレス信号Seに応答して、ＳＴ
Ｍ―１フレーム１００のＡＴＭセル１４０の情報のみを
４個分ずつ格納する。
【００２８】一方、読取りセルカウンタ２６は、基準フ
レームパルスSf（図４（ｆ）参照）に応答して、長さ５
４オクテットのＡＴＭセル２４０の４個分の時間ごとに
読取りリセット信号Sg（図４（ｇ）参照）を発生し読取
りアドレスカウンタ２５へ送出する。さらに読取りセル
カウンタ２６は、２つの基準フレームパルスSfごとに制
御情報セル挿入信号Sk（図４（ｋ）参照）を制御情報セ
ル挿入部４０へ送出し、同時にカウント禁止信号Sh（図
４（ｈ）参照）を読取りアドレスカウンタ２５へ出力す
る。読取りアドレスカウンタ２５は、読取りリセット信
号Sgによりカウント値を“０”にリセットし、カウント
禁止信号Shがディスエーブル状態である期間中のみにＡ
ＴＭセル２４０のオククテット単位のタイミングに合わ
せて５３オクテット分カウントしたのち１オクテット分
停止する動作を４回繰返しながら“２１１”までカウン
トし、読取りアドレス信号Si（図４（ｉ）参照）として
メモリ２４へ送出する。読取りアドレスカウンタ２５は
また、上記カウントを１オクテット分停止しているとき
に、セルオーバヘッド付加信号Sj（図４（ｊ）参照）を
出力する空きセル挿入部５０の位相比較回路５１は、セ
ルオーバヘッド付加信号Sjの受信時に書込みアドレス信
号Seのアドレス値と読取りアドレス信号Siのアドレス値
とを比較し、その差がＳＴＭ―１フレーム１００のＳＯ
Ｈ領域１１０及びＰＯＨ領域１２０のオクテット数に対
応する“１０”以下であることを検出すると、空きセル
挿入信号Sl（図４（ｌ）参照）をセレクタ５３へ送出す
ると同時に読取りセルカウンタ２６へも送出する。読取
りセルカウンタ２６は、空きセル挿入信号Slを受信する
と、制御情報セル挿入信号Sk発生の場合と同様に、カウ
ント禁止信号Shを読取りアドレスカウンタ２５へ出力す
る。なお、読取りセルカウンタ２６はこのカウント禁止
信号Shを出力するとき、読取りリセット信号Sgの次の発
生タイミングを１セル分遅らせる。
レームパルスSf（図４（ｆ）参照）に応答して、長さ５
４オクテットのＡＴＭセル２４０の４個分の時間ごとに
読取りリセット信号Sg（図４（ｇ）参照）を発生し読取
りアドレスカウンタ２５へ送出する。さらに読取りセル
カウンタ２６は、２つの基準フレームパルスSfごとに制
御情報セル挿入信号Sk（図４（ｋ）参照）を制御情報セ
ル挿入部４０へ送出し、同時にカウント禁止信号Sh（図
４（ｈ）参照）を読取りアドレスカウンタ２５へ出力す
る。読取りアドレスカウンタ２５は、読取りリセット信
号Sgによりカウント値を“０”にリセットし、カウント
禁止信号Shがディスエーブル状態である期間中のみにＡ
ＴＭセル２４０のオククテット単位のタイミングに合わ
せて５３オクテット分カウントしたのち１オクテット分
停止する動作を４回繰返しながら“２１１”までカウン
トし、読取りアドレス信号Si（図４（ｉ）参照）として
メモリ２４へ送出する。読取りアドレスカウンタ２５は
また、上記カウントを１オクテット分停止しているとき
に、セルオーバヘッド付加信号Sj（図４（ｊ）参照）を
出力する空きセル挿入部５０の位相比較回路５１は、セ
ルオーバヘッド付加信号Sjの受信時に書込みアドレス信
号Seのアドレス値と読取りアドレス信号Siのアドレス値
とを比較し、その差がＳＴＭ―１フレーム１００のＳＯ
Ｈ領域１１０及びＰＯＨ領域１２０のオクテット数に対
応する“１０”以下であることを検出すると、空きセル
挿入信号Sl（図４（ｌ）参照）をセレクタ５３へ送出す
ると同時に読取りセルカウンタ２６へも送出する。読取
りセルカウンタ２６は、空きセル挿入信号Slを受信する
と、制御情報セル挿入信号Sk発生の場合と同様に、カウ
ント禁止信号Shを読取りアドレスカウンタ２５へ出力す
る。なお、読取りセルカウンタ２６はこのカウント禁止
信号Shを出力するとき、読取りリセット信号Sgの次の発
生タイミングを１セル分遅らせる。
【００２９】カウント禁止信号Sh及びセルオーバヘッド
付加信号Sjが発生している期間以外の通常時は、読取り
アドレス信号Siに従ってメモリ２４からＡＴＭセル１４
０が読出されセレクタ２７に入力される。セレクタ２７
は、上記通常時はメモリ２４の出力を選択しＡＴＭセル
１４０を出力するが、セルオーバヘッド付加信号Sjが入
力されると、セルオーバヘッド発生回路３０の出力を選
択しセルオーバヘッド情報を出力する。このため長さ５
３オクテットのＡＴＭセル１４０は、最後尾に１オクテ
ットのセルオーバヘッド２４１が付加された長さ５４オ
クテットのＡＴＭセル２４０に変換され、制御情報セル
挿入部４０へ送出される。
付加信号Sjが発生している期間以外の通常時は、読取り
アドレス信号Siに従ってメモリ２４からＡＴＭセル１４
０が読出されセレクタ２７に入力される。セレクタ２７
は、上記通常時はメモリ２４の出力を選択しＡＴＭセル
１４０を出力するが、セルオーバヘッド付加信号Sjが入
力されると、セルオーバヘッド発生回路３０の出力を選
択しセルオーバヘッド情報を出力する。このため長さ５
３オクテットのＡＴＭセル１４０は、最後尾に１オクテ
ットのセルオーバヘッド２４１が付加された長さ５４オ
クテットのＡＴＭセル２４０に変換され、制御情報セル
挿入部４０へ送出される。
【００３０】制御情報セル挿入部４０のセレクタ４２
は、通常はセレクタ２７側を選択しＡＴＭセル２４０を
空きセル挿入部５０へ出力するが、制御情報セル挿入信
号Skが入力されると、制御情報セル発生回路４１側を選
択し長さ５４オクテットの制御情報セル２５０を出力す
る。制御情報セル２５０の送出時は、上述のとおりメモ
リ２４からの情報読出しは行われず、ＡＴＭセル２４０
は１セル分遅れて出力される。
は、通常はセレクタ２７側を選択しＡＴＭセル２４０を
空きセル挿入部５０へ出力するが、制御情報セル挿入信
号Skが入力されると、制御情報セル発生回路４１側を選
択し長さ５４オクテットの制御情報セル２５０を出力す
る。制御情報セル２５０の送出時は、上述のとおりメモ
リ２４からの情報読出しは行われず、ＡＴＭセル２４０
は１セル分遅れて出力される。
【００３１】空きセル挿入部５０のセレクタ５３は、通
常はセレクタ４２側を選択しＡＴＭセル２４０及び制御
情報セル２５０をＡＴＭスイッチ２へ出力するが、空き
セル挿入信号Slk が入力されると、空きセル発生回路５
２側を選択し長さ５４オクテットの空きセル２６０を出
力する。空きセル２６０の送出時は、制御情報セル２５
０の送出時と同様にメモリ２４からの情報読出しが行わ
れず、ＡＴＭセル２４０は１セル分遅れて出力される。
常はセレクタ４２側を選択しＡＴＭセル２４０及び制御
情報セル２５０をＡＴＭスイッチ２へ出力するが、空き
セル挿入信号Slk が入力されると、空きセル発生回路５
２側を選択し長さ５４オクテットの空きセル２６０を出
力する。空きセル２６０の送出時は、制御情報セル２５
０の送出時と同様にメモリ２４からの情報読出しが行わ
れず、ＡＴＭセル２４０は１セル分遅れて出力される。
【００３２】以上説明したとおり、ＡＴＭセルフォーマ
ット変換装置１は、図２に示すＳＴＭ―１フレーム１０
０の構造のＡＴＭセル列を図３に示すフレーム２００の
構造のＡＴＭセル列に変換する。ＳＴＭ―１フレーム１
００においては、第１〜第３のＳＴＭ―１フレーム１０
０のペイロード領域１３０の列の全てにわたって第１〜
第１３２のＡＴＭセル１４０が５オクテットずつシフト
しながらマッピングされている。これに対して、変換後
のフレーム２００においては、第１〜第３の変換後のフ
レーム２００の各列ごとに制御情報セル２５０及び空き
セル２６０と合わせて５つのＡＴＭセル２４０が配列さ
れている。変換後のフレーム２００の最初のものにおい
ては、まず制御情報セル２５０が挿入され、続いて第１
〜第４０のＡＴＭセル２４０が連続して送出される。次
に第４１のＡＴＭセル２４０は第４１のＡＴＭセル１４
０との間の位相差が１０オクテット以下となるので、こ
のＡＴＭセル２４０の代わりに空きセル２６０が挿入さ
れる。さらに、変換後のフレーム２００の３番目のもの
については、最初に制御情報セル２５０が再度挿入され
るので、ＡＴＭセル２４０と対応ＡＴＭセル１４０との
位相差が１０オクテット以下となることはこのフレーム
の最後までなく、空きセル２６０は挿入されない。
ット変換装置１は、図２に示すＳＴＭ―１フレーム１０
０の構造のＡＴＭセル列を図３に示すフレーム２００の
構造のＡＴＭセル列に変換する。ＳＴＭ―１フレーム１
００においては、第１〜第３のＳＴＭ―１フレーム１０
０のペイロード領域１３０の列の全てにわたって第１〜
第１３２のＡＴＭセル１４０が５オクテットずつシフト
しながらマッピングされている。これに対して、変換後
のフレーム２００においては、第１〜第３の変換後のフ
レーム２００の各列ごとに制御情報セル２５０及び空き
セル２６０と合わせて５つのＡＴＭセル２４０が配列さ
れている。変換後のフレーム２００の最初のものにおい
ては、まず制御情報セル２５０が挿入され、続いて第１
〜第４０のＡＴＭセル２４０が連続して送出される。次
に第４１のＡＴＭセル２４０は第４１のＡＴＭセル１４
０との間の位相差が１０オクテット以下となるので、こ
のＡＴＭセル２４０の代わりに空きセル２６０が挿入さ
れる。さらに、変換後のフレーム２００の３番目のもの
については、最初に制御情報セル２５０が再度挿入され
るので、ＡＴＭセル２４０と対応ＡＴＭセル１４０との
位相差が１０オクテット以下となることはこのフレーム
の最後までなく、空きセル２６０は挿入されない。
【００３３】この空きセル２６０の挿入頻度は、次のよ
うにして求めることができる。すなわち、長さ５３オク
テットのＡＴＭセル１４０は、１つのＳＴＭ―１フレー
ム１００の中に約４４．１５（≒２６０×９／５３）個
含められる。一方、長さ５４オクテットのＡＴＭセル２
４０は、２フレームに１回だけ制御情報セル２５０を挿
入する場合、変換後のフレーム２００の１つについて４
４．５個（すなわち、（２７０×９−５４÷２）／５
４）含まれる。従って、フレーム２００のほぼ２．８６
（≒１／（４４．５−４４．１５））個に１回の割合で
位相の接近が発生し、空きセル２６０を挿入する必要が
ある。なお、制御情報セル２５０を挿入しない場合は、
その分空きセル２６０の挿入を増加させる。
うにして求めることができる。すなわち、長さ５３オク
テットのＡＴＭセル１４０は、１つのＳＴＭ―１フレー
ム１００の中に約４４．１５（≒２６０×９／５３）個
含められる。一方、長さ５４オクテットのＡＴＭセル２
４０は、２フレームに１回だけ制御情報セル２５０を挿
入する場合、変換後のフレーム２００の１つについて４
４．５個（すなわち、（２７０×９−５４÷２）／５
４）含まれる。従って、フレーム２００のほぼ２．８６
（≒１／（４４．５−４４．１５））個に１回の割合で
位相の接近が発生し、空きセル２６０を挿入する必要が
ある。なお、制御情報セル２５０を挿入しない場合は、
その分空きセル２６０の挿入を増加させる。
【００３４】次に、入力ディジタル信号がＳＴＭ―４フ
レーム（すなわちＮ＝４）の形に多重された信号である
場合について図５を参照して説明する。ＳＴＭ―４フレ
ーム３００は、１０８０×９オクテットの容量を持ち、
周期１２５μｓで繰返される。このフレームの第１〜第
３６カラムはＳＯＨ及びＡＵ―ＰＴＲ情報を収容するＳ
ＯＨ領域３１０に割当てられ、第３７〜第４０カラムは
バーチャルコンテナＶＣ―４―4CのＰＯＨ情報を収容す
るＰＯＨ領域３２０に、第４１〜第１０８０カラムはバ
ーチャルコンテナＶＣ―４―4Cのペイロード情報を収容
するペイロード領域３３０にそれぞれ割当てられる。ペ
イロード領域３３０は１０４０（＝２６０×４）オクテ
ットの容量を持ち、長さ５３オクテットのＡＴＭセル１
４０がこのペイロード領域３３０にマッピングされる。
このＳＴＭ―４フレーム３００に収容されたＡＴＭセル
列に対して上記ＳＴＭ―１フレームの場合と同様なＡＴ
Ｍセルフォーマット変換処理を行うことにより、ＳＴＭ
―４フレーム３００の全領域にそれぞれ長さ５４オクテ
ットのＡＴＭセル，制御情報セル及び空きセルを２０カ
ラム群×９列のマトリクス状に配列できる。
レーム（すなわちＮ＝４）の形に多重された信号である
場合について図５を参照して説明する。ＳＴＭ―４フレ
ーム３００は、１０８０×９オクテットの容量を持ち、
周期１２５μｓで繰返される。このフレームの第１〜第
３６カラムはＳＯＨ及びＡＵ―ＰＴＲ情報を収容するＳ
ＯＨ領域３１０に割当てられ、第３７〜第４０カラムは
バーチャルコンテナＶＣ―４―4CのＰＯＨ情報を収容す
るＰＯＨ領域３２０に、第４１〜第１０８０カラムはバ
ーチャルコンテナＶＣ―４―4Cのペイロード情報を収容
するペイロード領域３３０にそれぞれ割当てられる。ペ
イロード領域３３０は１０４０（＝２６０×４）オクテ
ットの容量を持ち、長さ５３オクテットのＡＴＭセル１
４０がこのペイロード領域３３０にマッピングされる。
このＳＴＭ―４フレーム３００に収容されたＡＴＭセル
列に対して上記ＳＴＭ―１フレームの場合と同様なＡＴ
Ｍセルフォーマット変換処理を行うことにより、ＳＴＭ
―４フレーム３００の全領域にそれぞれ長さ５４オクテ
ットのＡＴＭセル，制御情報セル及び空きセルを２０カ
ラム群×９列のマトリクス状に配列できる。
【００３５】
【発明の効果】上述のとおり本発明は、ＳＴＭ―Ｎフレ
ームの形に多重化されたディジタル信号を構成するＡＴ
Ｍセルのそれぞれを長さ５３オクテットから長さ５４オ
クテットとしＳＴＭ―Ｎフレームの全領域に再配列する
ことにより、複数のＳＴＭ―Ｎフレームにまたがって１
つのＡＴＭセルがマッピングされることを防止し、各Ａ
ＴＭセルをＳＴＭ―Ｎフレームに同期し時間的連続性が
保証された状態でセルごとにＡＴＭスイッチング等の処
理をかけることができるようにした。これにより、ＡＴ
Ｍスイッチ等の装置において８ｋHz基準クロックに基づ
いてＡＴＭセル処理の制御が容易にできるようにし、処
理のスピードを維持するとともに信頼度を確保した。す
なわち、各ＡＴＭセルは分断されることはなく、５オク
テットのヘッダと４８オクテットの情報フィールドとは
常に同時に処理することが可能である。さらに各ＡＴＭ
セルには、１オクテットのセルオーバヘッドが付加され
ているので、セルオーバヘッド情報として装置間の制御
及び監視情報をセル単位で持つことができ、システム全
体の動作の信頼度がそれだけ高くなる。
ームの形に多重化されたディジタル信号を構成するＡＴ
Ｍセルのそれぞれを長さ５３オクテットから長さ５４オ
クテットとしＳＴＭ―Ｎフレームの全領域に再配列する
ことにより、複数のＳＴＭ―Ｎフレームにまたがって１
つのＡＴＭセルがマッピングされることを防止し、各Ａ
ＴＭセルをＳＴＭ―Ｎフレームに同期し時間的連続性が
保証された状態でセルごとにＡＴＭスイッチング等の処
理をかけることができるようにした。これにより、ＡＴ
Ｍスイッチ等の装置において８ｋHz基準クロックに基づ
いてＡＴＭセル処理の制御が容易にできるようにし、処
理のスピードを維持するとともに信頼度を確保した。す
なわち、各ＡＴＭセルは分断されることはなく、５オク
テットのヘッダと４８オクテットの情報フィールドとは
常に同時に処理することが可能である。さらに各ＡＴＭ
セルには、１オクテットのセルオーバヘッドが付加され
ているので、セルオーバヘッド情報として装置間の制御
及び監視情報をセル単位で持つことができ、システム全
体の動作の信頼度がそれだけ高くなる。
【００３６】さらに、ＳＴＭ―Ｎフレームの所定数ごと
に挿入される制御情報セルにより、回線ごとの制御及び
監視情報を伝送できる。ＡＴＭ伝送システム全体の中の
ある回線のある箇所に宛てて制御情報を送り込んだり、
その箇所からの応答情報によりその箇所の動作をモニタ
したりすることが上記制御情報セルの利用により可能と
なる。
に挿入される制御情報セルにより、回線ごとの制御及び
監視情報を伝送できる。ＡＴＭ伝送システム全体の中の
ある回線のある箇所に宛てて制御情報を送り込んだり、
その箇所からの応答情報によりその箇所の動作をモニタ
したりすることが上記制御情報セルの利用により可能と
なる。
【００３７】なお、本発明のＡＴＭセルフォーマット変
換装置の出力の供給を受ける装置として実施例ではＡＴ
Ｍスイッチを示したが、ＡＴＭセルをセル単位で処理す
るＡＴＭ多重化装置等に置換可能であることは自明であ
ろう。
換装置の出力の供給を受ける装置として実施例ではＡＴ
Ｍスイッチを示したが、ＡＴＭセルをセル単位で処理す
るＡＴＭ多重化装置等に置換可能であることは自明であ
ろう。
【図１】本発明の一実施例のＡＴＭセルフォーマット変
換装置のブロック図である。
換装置のブロック図である。
【図２】バーチャルコンテナＶＣ―４―1Cを含むＳＴＭ
―１フレーム（上記ＣＣＩＴＴ報告書“COM XVIII-R 33
-E”のFIG.3.1 ／G.708 及びFIG.5.20／G.709 参照）の
構造の概念図である。
―１フレーム（上記ＣＣＩＴＴ報告書“COM XVIII-R 33
-E”のFIG.3.1 ／G.708 及びFIG.5.20／G.709 参照）の
構造の概念図である。
【図３】図２のＳＴＭ―１フレームを図１のＡＴＭセル
フォーマット変換装置で変換した後のフレーム構造の図
２と同様の概念図である。
フォーマット変換装置で変換した後のフレーム構造の図
２と同様の概念図である。
【図４】図１のＡＴＭセルフォーマット変換装置内各部
のタイミング図である。
のタイミング図である。
【図５】バーチャルコンテナＶＣ―４―4Cを含むＳＴＭ
―４フレーム（上記“COM XVIII-R 33-E”のFIG.5.3 ／
G.708 参照）の構造の概念図である。
―４フレーム（上記“COM XVIII-R 33-E”のFIG.5.3 ／
G.708 参照）の構造の概念図である。
１ ＡＴＭセルフォーマット変換装置
２ ＡＴＭスイッチ
１０ ＳＤＨ終端回路
２０ ＡＴＭセル配列部
２１ ＡＴＭセル同期回路
２２ 書込みセルカウンタ
２３ 書込みアドレスカウンタ
２４ メモリ
２５ 読取りアドレスカウンタ
２６ 読取りセルカウンタ
２７，４２，５３ セレクタ（ＳＥＬ）
３０ セルオーバヘッド発生回路
４０ 制御情報セル挿入部
４１ 制御情報セル発生回路
５０ 空きセル挿入部
５１ 位相比較回路
５２ 空きセル発生回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０４Ｑ 11/04
9076−5Ｋ Ｈ０４Ｑ 11/04 Ｒ
Claims (6)
- 【請求項１】 ＣＣＩＴＴ勧告Ｇ．７０８に規定される
ＳＴＭ―Ｎフレーム（Synchronous Transport Module）
の形に多重化されるとともにバーチャルコンテナＶＣ―
４―NCのペイロード領域にそれぞれマッピングされた各
各が５３オクテットの長さを持つ複数のＡＴＭセルから
成る複数のＡＴＭセル列とこれらＡＴＭセル列にそれぞ
れ関連するバーチャルコンテナＶＣ―４―NCのパスオー
バーヘッド（ＰＯＨ）情報及びＳＴＭ―Ｎフレームのセ
クションオーバーヘッド（ＳＯＨ）情報から成るＳＤＨ
（Synchronous Digital Hierarchy ）のオーバーヘッド
情報とで構成されるディジタル信号を受け、前記ディジ
タル信号から前記ＳＤＨのオーバーヘッド情報を除去し
て前記複数のＡＴＭセルを抽出し、抽出した前記ＡＴＭ
セルの各各に１オクテットのセルオーバヘッド情報を付
加して長さ５４オクテットの１オクテット付加ＡＴＭセ
ルに変換し、長さ５４オクテットの空きセルを発生し、
前記１オクテット付加ＡＴＭセルに前記空きセルを付加
し、前記ＳＴＭ―Ｎフレームとこのフレームに収容され
る前記１オクテット付加ＡＴＭセルとの間の同期関係及
び前記ＳＴＭ―Ｎフレームの所定繰返し周期が確保され
るように前記１オクテット付加ＡＴＭセルを配列するＡ
ＴＭセルフォーマット変換方法。 - 【請求項２】 前記ＳＴＭ―Ｎフレームの所定数ごとに
長さ５４オクテットの制御情報セルを前記空きセルとと
もに前記１オクテット付加ＡＴＭセルに付加することを
特徴とする請求項１記載のＡＴＭセルフォーマット変換
方法。 - 【請求項３】 ＳＴＭ―Ｎフレームの形に多重化された
バーチャルコンテナＶＣ―４―NCのペイロード領域にマ
ッピングされ各各が５３オクテットの長さを持つ複数の
ＡＴＭセルから成るＡＴＭセル列を入力信号として受け
前記ＳＴＭ―ＮフレームごとのＳＤＨのオーバーヘッド
情報の位置を検出しペイロード領域対応のペイロード領
域表示信号を生ずるＳＤＨ終端手段と、前記ＡＴＭセル
の各各について１オクテットのセルオーバヘッド情報を
発生する手段と、前記ペイロード領域表示信号に応答し
て前記ＳＴＭ―Ｎフレームから前記ＳＤＨのオーバーヘ
ッド情報を除去し残された前記ＡＴＭセルの各各に前記
セルオーバヘッド情報を付加して長さ５４オクテットの
１オクテット付加ＡＴＭセルに変換し、前記ＳＴＭ―Ｎ
フレームとこれに収容される前記１オクテット付加ＡＴ
Ｍセルとの間の同期関係及び前記ＳＴＭ―Ｎフレームの
所定繰返し周期が確保されるように前記１オクテット付
加ＡＴＭセルを配列するＡＴＭセル配列手段と、前記Ａ
ＴＭセル配列手段の入力側の前記ＡＴＭセルと出力側の
前記１オクテット付加ＡＴＭセルとの間の位相差が所定
値以下であるときは前記１オクテット付加ＡＴＭセルと
同じ長さの空きセルを発生し前記ＡＴＭセル配列手段の
出力に挿入する空きセル挿入手段とを備えるＡＴＭセル
フォーマット変換装置。 - 【請求項４】 前記ＡＴＭセル配列手段と空きセル挿入
手段との間に設けられ、前記ＳＴＭ―Ｎフレームの所定
数ごとに前記１オクテット付加ＡＴＭセルと同じ長さの
制御情報セルを発生し、この制御情報セルを前記ＡＴＭ
セル配列手段の出力に挿入する制御情報セル挿入手段を
備えることを特徴とする請求項３記載のＡＴＭセルフォ
ーマット変換装置。 - 【請求項５】 前記ＡＴＭセル配列手段が、前記ペイロ
ード領域に収容される複数のＡＴＭセルの間の境界に応
答してＡＴＭセル境界信号を発生するＡＴＭセル同期回
路と、前記ＡＴＭセル境界信号をカウントし所定数ごと
に書込みリセット信号を生ずる書込みセルカウンタと、
前記書込みリセット信号により初期化され、前記ペイロ
ード領域表示信号をカウントイネーブル信号として書込
みアドレス信号を順次発生する書込みアドレスカウンタ
と、前記ペイロード領域表示信号を書込みイネーブル信
号とし、前記書込みアドレス信号に応答して前記ペイロ
ード領域に収容されている長さ５３オクテットのＡＴＭ
セルを順次格納するとともに、読取りアドレス信号に応
答して前記格納ずみのＡＴＭセルを順次読み出すメモリ
と、前記ＳＴＭ―Ｎフレームと同一周期の基準フレーム
パルスを基にして、前記１オクテット付加ＡＴＭセルの
前記所定数分の時間ごとに読取りリセット信号を発生す
るとともに、前記メモリの出力に他の種類のセルが挿入
されるときは前記１オクテット付加ＡＴＭセルと同じ長
さのカウント禁止信号を生ずるとともに、次の前記読取
りリセット信号を前記カウント禁止信号の長さに等しい
時間だけ遅延させる読取りセルカウンタと、前記読取り
リセット信号により初期化され、前記カウント禁止信号
をカウントディスエーブル信号とし、５３オクテット分
カウントするごとに１オクテット分停止するとともに前
記セルオーバヘッド付加信号を発生する動作を前記所定
数だけ繰返し前記読取りアドレス信号を順次発生する読
取りアドレスカウンタと、前記セルオーバヘッド付加信
号に基づいて、前記メモリの出力に得られる長さ５３オ
クテットのＡＴＭセルの各各に前記セルオーバヘッド情
報を付加し、前記１オクテット付加ＡＴＭセル列として
送出するセレクタとを有することを特徴とする請求項３
または４記載のＡＴＭセルフォーマット変換装置。 - 【請求項６】 ＳＴＭ―Ｎフレームの形に多重化された
バーチャルコンテナＶＣ―４―NCのペイロード領域にマ
ッピングされ各各が５３オクテットの長さを持つ複数の
ＡＴＭセルから成るＡＴＭセル列をセル単位に振り分け
るＡＴＭセルスイッチング装置において、請求項３，４
または５記載のＡＴＭセルフォーマット変換装置と、こ
のＡＴＭセルフォーマット変換装置から出力される前記
１オクテット付加ＡＴＭセルを前記ＳＴＭ―Ｎフレーム
と同一周期の基準フレームパルスに基づいてセル単位に
振り分けるＡＴＭスイッチとを備えることを特徴とする
ＡＴＭセルスイッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18597691A JP2682275B2 (ja) | 1990-07-27 | 1991-07-25 | Ａｔｍセルフォーマット変換方法及びａｔｍセルフォーマット変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-197627 | 1990-07-27 | ||
| JP19762790 | 1990-07-27 | ||
| JP18597691A JP2682275B2 (ja) | 1990-07-27 | 1991-07-25 | Ａｔｍセルフォーマット変換方法及びａｔｍセルフォーマット変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057219A true JPH057219A (ja) | 1993-01-14 |
| JP2682275B2 JP2682275B2 (ja) | 1997-11-26 |
Family
ID=26503451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18597691A Expired - Lifetime JP2682275B2 (ja) | 1990-07-27 | 1991-07-25 | Ａｔｍセルフォーマット変換方法及びａｔｍセルフォーマット変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682275B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183894A (ja) * | 1993-01-11 | 1995-07-21 | At & T Corp | 非同期転送モード（ａｔｍ）ペイロード同期装置 |
| US5920563A (en) * | 1996-02-07 | 1999-07-06 | Fujitsu Limited | Synchronous transfer mode/asynchronous transfer mode converting transmission path terminating apparatus |
| US6446146B1 (en) | 1998-08-20 | 2002-09-03 | Fujitsu Limited | Line terminating device |
| JP2011071729A (ja) * | 2009-09-25 | 2011-04-07 | Fujitsu Ltd | クロックとフレームの乗せ換え方法及び回路 |
| JP4749491B2 (ja) * | 2006-10-23 | 2011-08-17 | ハリス コーポレイション | ６つの８メガビット／秒の信号のｓｏｎｅｔフレームへのマッピング |
-
1991
- 1991-07-25 JP JP18597691A patent/JP2682275B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183894A (ja) * | 1993-01-11 | 1995-07-21 | At & T Corp | 非同期転送モード（ａｔｍ）ペイロード同期装置 |
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| US6446146B1 (en) | 1998-08-20 | 2002-09-03 | Fujitsu Limited | Line terminating device |
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