JPH01305743A - 調歩同期データの多重化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＣＭ多重化回路に関し、特に複数チャネルの
並列データを調歩同期式に変換し、多点サンプリングに
よってＰＣＭ伝送路上に多重化して伝送するＰＣＭ多重
化回路に関する。

〔概要〕

本発明は、入力される複数のチャネルのデータを多点サ
ンプリング方式によってＰＣＭ伝送路上に伝送可能な調
歩同期データ形式に変換し、前記複数チャネルのデータ
を時分割多重して伝送路に送出する調歩同期データの多
重化回路において、多点サンプリングのためのセレクタ
の制御信号を４個のカウンタと１個のメモリの組合せに
より発生することにより、 多重化回路の構成を簡単化して回路規模を小さくし、さ
らに多重化回路を集積回路化し易くするものである。

〔従来の技術〕

従来、この種のＰＣＭ多重化回路は、入力となる複数チ
ャネルの数に相当するだけの調歩同期式データ変換回路
、多点サンプリング回路、速度変換回路などを用意して
調歩同期式データとして多重化していた。

また、ＰＣＭ伝送路側からは通常ビット同期のためのク
ロック信号とフレーム同期のためのフレーム同期信号の
みが供給されるため、多点サンプリングのために必要な
りロック周波数が前述のビット同期のためのクロック信
号の整数分の１にならない場合には、フレーム同期信号
を整数倍して多点サンプリング用クロックを作るための
フェーズロックオシレータ（ＰＬＯ）が必要であった。

例えば、６／８工ンベロープ形式にて調歩同期信号の多
点サンプリングを行う場合には、１フレーム（１２５μ
ｓ　＝　８　Ｋ１１ｚ）ごとに６ビットのサンプリング
を行うため、多点サンプリング用クロックとしては４３
ＫＩＩｚのクロック信号が必要である。一方、ＰＣＭ伝
送路が１次群の場合そのビット同期用クロック信号は１
．５４４ＭＨｚあるいは２．０４８Ｍ１ｌｚであり、い
ずれの場合もビット同期用クロック信号を分周して多点
サンプリング用クロックを作ることができない。従って
、フレーム同期信号である８ＫＩＩｚの信号をフェーズ
ロックオシレータ（ＰＬＯ）によって６倍し、４Ｂ）［
ｌｌｚのクロック信号を作ることが必要となる。

第３図に従来の調歩同期データのＰＣＭ多重化回路の例
として８チヤネルの並列データを多重化する場合のＰＣ
Ｍ多重化回路のブロック図を示す。

第３図を参照すると、従来の調歩同期データのＰＣＭ多
重化回路は、入力となる並列データのチャネル０から７
に対応して符号１１〜１８の調歩同期式デー、夕変換回
路、符号２１〜２８の多点サンプリング回路、符号３１
〜３８の速度変換回路、セレクタ４１、デコーダ４２、
カウンタ４３、およびフェーズロックオシレータ４４か
ら構成されている。符号１〜８はＦＩＦＯ（先入れ先出
し）メモリであるが、必ずしもＦＩＦＯメモリである必
要はなく、例えば調歩同期式データ変換回路１１〜１８
が１バイト分のデータ送出終了ごとにマイクロプロセッ
サに対して割込みを行って次に転送すべき並列データを
要求してもよい。符号６１〜６８は８チヤネル分の並列
データの入力信号線で、ここではそれぞれが８ビットす
なわち１バイト分の信号線としている。また、符号７１
はＰＣＭ伝送路への出力信号線で、この回路によって多
重化された多点サンプリング状態の調歩同期データが出
力される。符号７２は調歩同期データの伝送速度（ボー
レート）を、また符号７３は調歩同期データのデータフ
ォーマットつまりデータ長、ストップビット長、パリテ
ィビット付加の有無をそれぞれ決定するための入力信号
線であリ、調歩同期式データ変換回路１１〜１８に接続
されている。符号７４はＰＣＭ伝送路のビット同期用ク
ロック信号の入力線、符号７５は同じくフレーム同期信
号の入力線である。

次に第３図の回路の動作について簡単に述べる。

フェーズロックオシレータ４４はフレーム同期信号の入
力信号線７５からフレーム同期信号を受は取り、多点サ
ンプリング用クロック信号を作る。一方、カウンタ４３
はフレーム同期信号により各フレームの先頭で初期化さ
れ、ビット同期用クロック信号を計数し、チャネル番号
をセレクタ４１およびデコーダ４２に対して供給する。

具体的にはＰＣＭ伝送路が１チヤネル８ビットで構成さ
れているとき、ビット同期用クロック信号を８計数する
ごとにチャネル番号を１加算する。

入力信号線６１から入力されたチャネル番号「０」の並
列データは、−旦ＦＩＦＯメモリｌに蓄積される。調歩
同期式データ変換回路１１は、ＦＩＦＯメモリ１にデー
タが１バイトでもあればこれを読み出し、並列データを
直列データに変換し、スタートビット、ストップビット
および必要ならパリティビットを付加して入力信号線７
２および７３に印加された条件に従った形式の調歩同期
データに変換する。変換されたデータは、次に多点サン
プリング回路２１に送られる。

多点サンプリング回路２１は直列入力並列出力型のシフ
トレジスタで構成され、調歩同期式データ変換回路１１
の出力の直列データをフェーズロックオシレータ４４の
出力である多点サンプリングクロック信号によってサン
プリングする。前述のように多点サンプリングクロック
が４８　Ｋ　Ｉｆ　ｚである場合には、ＰＣＭ伝送路の
１フレームのタイミングの間に多点サンプリング回路２
１には６ビットのサンプリングされたデータが保持され
る。

速度変換回路３１は、並列入力直列出力型のシフトレジ
スタで構成され、サンプリング回路２１に保持されたサ
ンプリング結果をＰＣＭ伝送路のビット同期用クロック
信号によってシフトし、ＰＣＭ伝送路上のスピードに変
換する。カウンタ４３はＰＣＭ伝送路上でのチャネル番
号を計数しており、セレクタ４１はチャネル番号「０」
のとき速度変換回路３１の出力を選択し、出力信号線７
１からＰＣＭ伝送路上へ送出する。またデコーダ４２は
カウンタ４３の出力するチャネル番号が「０」のとき、
出力信号線８１が能動状態となり、速度変換回路３１を
チャネル番号「０」のタイミングのときに活性化する。

以上ここではチャネル「０」に使用されるＦｒＦＯメモ
リｌ、調歩同期式データ変換回路１１、多点サンプリン
グ回路２１、および速度変換回路３１が動作する場合を
述べたが、他の回路についても全く同様である。

〔発明が解決しようとする問題点〕 上述した従来の調歩同期データのＰＣＭ多重化回路では
、調歩同期式データ変換回路、サンプリング回路、速度
変換回路を多重化するチャネルの数だけ用意する必要が
あり、ＰＣＭ−次群の全チャネルに相当する２４チヤネ
ルあるいは３０チヤネル分を多重化するような場合には
その回路規模が非常に太き（なり、高価になってしまう
欠点があった。

また、多点サンプリング用クロックを作るためにフェー
ズロックオシレータを使用しなければならないことが多
く、マスクスライス型のセミカスタムＩＣに集積するこ
とが難しい欠点があった。

本発明は上述の問題を解決するもので、カウンタとメモ
リとを使用することにより、調歩同期データの回路規模
を小さくし、その集積回路化を容易にする調歩同期デー
タの多重化回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、人力される複数のチャネルの並列データを調
歩同期データに並直列変換する回路手段と、この回路手
段で並直列変換された調歩同期データを多点サンプリン
グ方式によって、ＰＣＭ伝送路上に伝送可能なデータ形
式に変換する回路手段と、この変換された複数チャネル
のデータを時分割多重して伝送路に送出する回路手段と
を含む調歩同期データの多重化回路において、フレーム
同期信号で初期化されＰＣＭ伝送路のビット同期用クロ
ック信号を計数し、上記ＰＣＭ伝送路上でのチャネル番
号を出力する第一のカウンタと、フレーム同期信号で初
期化され上記ビット同期用クロック信号を計数し、上記
第一のカウンタの出力するチャネル番号内でのビット番
号を出力する第二〇カウンタと、前記ビット同期用クロ
ック信号を計数し、その計数上限値が伝送速度で定まる
外部入力信号により可変に設定される第三のカウンタと
、この第三〇カウンタの桁上がり信号を計数し、その計
数上限値が調歩同期フォーマットで定まる外部入力信号
により可変に設定される第四〇カウンタと、上記複数チ
ャネルの数に対応するワード数の記憶容量を有し、前記
第一〇カウンタの出力をアドレス入力とし、その指定し
たアドレスの内容が前記第一〇カウンタの計数直後に前
記第三のカウンタおよび前記第四のカウンタに設定され
、上記指定されたアドレスの内容が前記第一のカウンタ
の計数直前に前記第三のカウンタと前記第四〇カウンタ
の出力値に書換えられるメモリと、上記第一のカウンタ
の出力値により上記複数のチャネルのうちのいずれか一
つを選択し、前記第四〇カウンタの出力値によって選択
されたチャネルの並列データのうち１ビットを選択する
第一のセレクタと、前記第二のカウンタの出力に従って
、前記第一のセレクタの出力をＰＣＭ伝送路上に送出す
る第二のセレクタとを備えたことを特徴とする。

〔作用〕

入力された各チャネルのデータは各チャネルごとのＦＩ
ＦＯメモリに蓄積される。

第一のカウンタは、クロック信号を計数し、フレーム同
期信号によって初期化されて、第一のセレクタによって
選択すべきチャネル番号を出力する。

第二〇カウンタは、同じくクロック信号を計数しフレー
ム同期信号によって初期化され第一のカウンタで指定し
たチャネル番号内で選択されるべきビット番号を第二の
セレクタに出力する。

第三〇カウンタは調歩同期データの伝送速度で定まるビ
ット数だけクロック信号を計数し、その桁上がり信号を
第四〇カウンタに出力し、第四のカウンタは第三〇カウ
ンタの桁上がり信号を送出すべき調歩同期データのデー
タフォーマットで定まるビット数分計数する。この第三
および第四のカウンタの出力により、調歩同期データの
伝送速度とフォーマットで定まる多点サンプリング分の
ビット数を第一のセレクタで選択し、直接並列データを
多点サンプリング後の直列データに変換する。

メモリは選択されているチャネルをアドレスとして第三
および第四〇カウンタの計数途中経過を記憶しておき、
各チャネルに対応する計数結果をそのタイミングに合わ
せて第三および第四のカウンタに与え、各チャネルごと
に第三および第四のカウンタを設ける必要をなくしてい
る。

これにより、第一のセレクタと第二のセレクタとで並列
データを直接最終的な直列データに変換することができ
、多点サンプリング専用のクロックを必要とせずに多重
化できる。

〔実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

カウンタ５５（第１のカウンタ）は、ビット同期用クロ
ック信号入力信号線７４で入力されるＰＣＭ伝送路のビ
ット同期用クロック信号を計数し、同じくフレーム同期
用信号入力線７５で人力されるフレーム同期用信号によ
って初期化される。その出力はＰＣＭ伝送路上でのチャ
ネル番号を示す。カウンタ５４（第２のカウンタ）は、
同じくビット同期用クロック信号を計数し、フレーム同
期用信号によって初期化される。その出力はカウンタ５
５のチャネル番号内でのビット番号を示す。

カウンタ５１　（第３のカウンタ）は、ビット同期用ク
ロック信号を計数し、その計数上限は調歩同期データの
伝送速度（ボーレート）を決定するためのボーレート設
定情報入力信号線７２によって入力される情報により決
定される。計数上限の数値は多点サンプリングのクロッ
ク周波数を調歩同期データの伝送速度で除した値として
得られ、例えば４８ＫＩＩｚの多点サンプリングクロッ
クに対して２４００ｂｐｓの調歩同期データを送る場合
には、カウンタ５１は２０進カウンタとして動作するよ
うに構成される。

カウンタ５２（第４のカウンタ）は、カウンタ５１（第
３のカウンタ）の桁上がり出力を計数する。

その計数上限は調歩同期データのフォーマットを決定す
るための調歩同期データフォーマット情報入力信号線７
３によって入力される情報により決定される。計数上限
の数値は、調歩同期データのスタートビットから最後の
ストップビットまでのビットの総数によって決定され、
例えば、データ長８ビット、ストップビット２ビット、
パリティピット有りの場合にはスタートビットから最後
のストップビットまでのビット数は１２となるのでカウ
ンタ５２は１２進カウンタとして動作するように構成さ
れる。

第１図の例では８チヤネルの並列入力データをＰＣＭ伝
送路上に多重するが、各チャネルの入力信号線６１〜６
８の並列入力データはそれぞれＰＩＦ０メモリ１〜８に
蓄積される。

セレクタ９（第１のセレクタ）は前述のＦｒＦＯメモリ
１〜８の出力を収容しており、カウンタ５５（第１のカ
ウンタ）の出力値に従ってＦＩＦＯメモリ１〜８のうち
いずれか、すなわちいずれかのチャネルを選択し、さら
にカウンタ５２（第４のカウンタ）の出力値に従って選
択されたＦＩＦＯメモリの８ビットのデータのうちのい
ずれかのビットを選択する。ただし第１図の上では煩雑
になるため示していないが、カウンタ５２の出力値によ
ってＦＩＦＯメモリの８ビットのデータのうちのいずれ
かのビットを選択する際に、例えば送出すべき調歩同期
データがスタートビット、８ビットのデータ、パリティ
ピット、２ビットのストップビットからなるデータ形式
のとき、セレクタ９はカウンタ５２の出力値が「１」か
ら「８」の範囲ではＦＩＦＯメモリの出力の並列データ
のビット１から８をそれぞれ選択し、カウンタ５２の出
力値が「０」のときはその出力値はｒ　ＯＪとなってス
タートビットを示し、カウンタ５２の出力値が「９」の
ときはパリティピットを選択し、さらにカウンタ５２の
出力値が「１０」以上のときはその出力値が「１」とな
ってストップビットとなるように構成されている。これ
は本来のセレクタ回路に若干の組合せ回路を付加するこ
とによって実現可能である。

セレクタ１０（第２のセレクタ）は、セレクタ９の出力
を受は取りカウンタ５４（第２のカウンタ）の出力に従
ってセレクタ９の出力を出力信号線７１に出力するか否
かを決定する。具体的には６／８工ンベロープ形式の伝
送ではＰＣＭ信号の８ビットのうちビット「０」および
ビット「７」はそれぞれ制御信号のために使用されるた
め、セレクタ１０はカウンタ５４の出力値が「１」から
「６」の間のときセレクタ９の出力を出力信号線７１に
出力する。

メモリ５３は、８バイトすなわち８チヤネルのチャネル
数に相当する記憶容量を有し、カウンタ５５（第１のカ
ウンタ）の出力値によってアドレスが決定され、カウン
タ５５の計数直後、具体的にはカウンタ５４の出力値が
「ＯＪのときにメモリ５３の読み出された値がカウンタ
５１　（第３のカウンタ）とカウンタ５２（第４のカウ
ンタ）に設定され、カウンタ５５の計数直前、具体的に
はカウンタ５４の出力値が「７」のときにカウンタ５１
　（第３のカウンタ）とカウンタ５２（第４のカウンタ
）の計数結果が書き込まれる。これを第２図に示す。す
なわち、メモリ５３は各チャネルごとにカウンタ５１と
５２の計数の途中結果を保持する役割を果たしており、
本来ならば入力チャネル数の数だけ必要となるカウンタ
５１と５２の数を削減する働きをしている。

デコーダ５６はカウンタ５２の桁上がり時にカウンタ５
５の出力値を参照して対応するチャネルのＦＩＦＯメそ
りの１バイト読み出し完了信号を出力する。

次に並列データがチャネル「０」のＦＩＦＯメモリ１に
書き込まれてから出力端子７１に出力されるまでを説明
する。ＦＩＦＯメモリ１に書き込まれたデータは、カウ
ンタ５５が「Ｏ」を出力するとき、すなわちチャネル番
号「０」のとき選択される。このときカウンタ５１およ
びカウンタ５２にはメモリ５３に記憶されていた値が読
み出され、ＦＩＦＯメモリ１の出力のどのビットを選択
するかが示される。カウンタ５１は従来の方式において
調歩同期データを多点サンプリングする代わりに並列デ
ータを多点サンプリングを行った結果に直接変換する目
的のために同一のビットを何回繰返して送れば良いかを
計数している。例えば４８ＫＨｚの多点サンプリングで
２４００ｂｐｓの調歩同期データは同一のビットが２０
回サンプリングされるので、カウンタ５１が２０進カウ
ンタとしてＯから１９までを数える間開−のビットのセ
レクタ９で選択する。カウンタ５１が桁上がりを発生す
ると、カウンタ５２は「１」計数し、次のビットを選択
する。このときセレクタ９は、前述のようにカウンタ５
２の出力値によってスタートビット、パリティビットあ
るいはストップビットの出力も行う。セレクタ９の出力
はセレクタ１０によって６／８エンベロープの形に変換
されて出力信号線７１によってＰＣＭ伝送路へ伝送され
る。１ハイド分の伝送が終了し、カウンタ５２が桁上が
りを起こすと、デコーダ５６によってＦＩＦＯメそり読
み出し完了信号線９１が活性化し、ＦＩＦＯメモリ１の
出力データ１ハイド分をクリアして１ハイドのデータ転
送を終了する。

なお、前述の従来例と同じくＦＩＦＯメモリ１〜８は、
ＦＩＦＯメモリである必要はなく、例えば１ハイド分の
データ送出終了毎に外部のマイクロプロセッサに対して
割込みがかかり、次に転送すべきデータを外部のマイク
ロプロセッサがレジスタに書き込むような構成でも効果
は同様である。

〔発明の効果〕

以上説明したように、本発明は、従来の調歩同期データ
のＰＣＭ多重化回路においてチャネルに対応する数だけ
設けなければならなかった調歩同期データ変換回路、多
点サンプリング回路および速度変換回路をカウンタとセ
レクタの組合せによって従来のように一旦並列データを
直列の調歩同期データに変換することなしに、直接並列
データを多点サンプリング後の直列データに変換するこ
とを可能にして回路を簡略化した。

また、各チャネルごとの計数の途中結果はメモリに記憶
しておくことにより各チャネルごとに用意されるべき上
述のカウンタが１組だけで済むため、従来の方式に比較
して回路規模が小さくなる効果が得られた。さらに、並
列データを多点サンプリングせず直接最終的な直列デー
タに変換するため、多点サンプリング用クロックを必要
とせず、従って多点サンプリング用クロックを得るため
のフェーズロックオシレータ回路が不要となるため、メ
モリ付きマスクスライス型セミタスタムＩＣに集積する
ことが可能で、その製造においてより大きなコスト低減
が可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図。 第２図は第１図のメモリの書き込み読み出しタイミング
を示すタイムチャート。 第３図は従来の実施例を示すブロック図。 １〜８・・・ＦＩＦＯメモリ、１１−１８・・・調歩同
期式データ変換回路、２１〜２８・・・多点サンプリン
グ回路、３１〜３８・・・速度変換回路、４１・・・セ
レクタ、４２・・・デコーダ、４３・・・カウンタ、４
４・・・ＰＬＯ１５１，５２，５４，５５・・・カウン
タ、５３・・・メモリ、５６・・・デコーダ、６１〜６
８・・・入力信号線、７１・・・出力信号線、７２・・
・ボーレート設定情報入力信号線、７３・・・調歩同期
データフォーマット情報入力信号線、７４・・・ビット
同期用クロック信号入力信号線、７５・・・フレーム同
期用信号人力線、８１〜８８・・・速度変換回路活性化
信号線、９１〜９８・・・ＦＩＦＯメモリ読み出し完了
信号線。

Claims (1)

1. 【特許請求の範囲】 １、入力される複数のチャネルの並列データを調歩同期
   データに並直列変換する回路手段（１１〜１８）と、 この回路手段で並直列変換された調歩同期データを多点
   サンプリング方式によって、ＰＣＭ伝送路上に伝送可能
   なデータ形式に変換する回路手段（２１〜２８、３１〜
   ３８）と、 この変換された複数チャネルのデータを時分割多重して
   伝送路に送出する回路手段（４１）とを含む調歩同期デ
   ータの多重化回路において、フレーム同期信号で初期化
   されＰＣＭ伝送路のビット同期用クロック信号を計数し
   、上記ＰＣＭ伝送路上でのチャネル番号を出力する第一
   のカウンタ（５５）と、 フレーム同期信号で初期化され上記ビット同期用クロッ
   ク信号を計数し、上記第一のカウンタの出力するチャネ
   ル番号内でのビット番号を出力する第二のカウンタ（５
   ４）と、 前記ビット同期用クロック信号を計数し、その計数上限
   値が伝送速度で定まる外部入力信号（７２）により可変
   に設定される第三のカウンタ（５１）と、この第三のカ
   ウンタの桁上がり信号を計数し、その計数上限値が調歩
   同期フォーマットで定まる外部入力信号（７３）により
   可変に設定される第四のカウンタ（５２）と、 上記複数チャネルの数に対応するワード数の記憶容量を
   有し、前記第一のカウンタの出力をアドレス入力とし、
   その指定したアドレスの内容が前記第一のカウンタの計
   数直後に前記第三のカウンタおよび前記第四のカウンタ
   に設定され、上記指定されたアドレスの内容が前記第一
   のカウンタの計数直前に前記第三のカウンタと前記第四
   のカウンタの出力値に書換えられるメモリ（５３）と、
   上記第一のカウンタの出力値により上記複数のチャネル
   のうちのいずれか一つを選択し、前記第四のカウンタの
   出力値によって選択されたチャネルの並列データのうち
   １ビットを選択する第一のセレクタ（９）と、 前記第二のカウンタの出力に従って、前記第一のセレク
   タの出力をＰＣＭ伝送路上に送出する第二のセレクタ（
   １０）と を備えたことを特徴とする調歩同期データの多重化回路
   。