JP3867494B2 - データ処理装置、およびデータ処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高速シリアル通信に利用されるデータ処理装置およびデータ処理方法に関する。
【0002】
【従来の技術】
高速なデータ通信を実現する光伝送網の世界標準のひとつにSDH(Synchronous Digital Hierarchy)がある、このSDHは、データ多重化の単位としてSTM(Synchronous Transfer Module)と呼ばれる同期転送モードを定めており、その基本となるSTM−1(Synchronous Transfer Module Level One)のビットレートは155.52Mb/sである。
【0003】
このSTM−1のフレーム構成は、9行×270列の2次元のバイト配列から構成されており、先頭の9行×9列をセクションオーバーヘッド(以下、「SOH」と呼ぶ。)と呼び、これに続く9行×261列をペイロードと呼ぶ。SOHとは、ペイロードに付加されるフレーム同期信号や保守情報等を有する管理部であり、ペイロードには、多重化された実データが収容される。
【0004】
STMにおいて、1フレームは125マイクロ秒で送信されるため、1行×1列に係るデータを何バイトにするかによって、ビットレートが異なる。例えば、STM−1においては、1行×1列のデータは1バイトのデータであるため、9行×270バイト×(1/125マイクロ秒)=155.52より、ビットレートは155.52Mbpsとなる。SDHでは、1行×1列のデータを4バイトとしてSTM−1の4倍のビットレートを持つSTM−4や、16バイトとして16倍のビットレートを持つSTM−16等の標準化がされている。
【0005】
また、STMでは、1フレームをさらに複数のタイムスロット(チャネル)に分割する。そして、各タイムスロットにオリジナルデータ(送受信されるユーザデータ等)を格納することによって複数のデータを多重化する。これらの多重化されたデータは、SDH伝送網を介し、シリアルデータとして伝送される。
【0006】
SDH伝送網を介して伝送されるデータには、STMにおいてデータ区切り等を示すために所定のデータ(アイドルデータ)が挿入される。そして、アイドルデータと同一コードを有するオリジナルデータをアイドルデータと区別するために、所定のデータ変換が行われる。したがって、受信側においては、送信側で変換されたデータを復元するための透過処理を行う必要がある。
【0007】
透過処理とは、SDH伝送網の受信側において、逐次、受信シリアルデータを8ビット毎にパラレル変換し、送信側でデータ変換された所定のデータ(透過データ)をオリジナルデータに変換(復元)する処理である。
【0008】
図12は従来の透過処理を示す概略図である。
図12において、受信されたシリアルデータは、データ処理装置100の透過データ検出部110に入力される。そして、透過データ検出部110は、受信データ中の透過データに関する情報(透過データの位置等)を検出して、透過データ変換部120に受信データおよび検出情報を送信する。透過データ変換部120は、受信した検出情報に基づいて、受信データの透過データを所定のオリジナルデータに変換する。
【0009】
透過処理が実行されると、透過データがオリジナルデータに変換される際に、検出された透過データの後半バイトが抜き取られ、透過データ数分の空きバイトデータが生成される。そこで、データ列に対応して、透過データ変換後の1ブロック(パラレルデータブロック)中のデータ数(有効バイト数)を演算して、データの再配列を行う必要がある。
【0010】
具体的には、STM−16で透過処理が行れる場合、透過データ検出部において、データが4バイト単位でパラレルに入力されると、透過データが検出され、透過データ抜き取り部において透過データが抜き取られる。そして、4バイト毎に、抜き取られた透過データ数分のデータが前に詰められ、データ列に対して有効バイト数が演算される。透過データ抜き取り部では、この透過データ抜き取り後データおよび有効バイト数情報を透過データ再配列部に出力する。
【0011】
そして、透過データ配列部において、透過データ抜き取り後データおよび有効バイト数情報から、空きバイトデータ部分がさらに前詰めされ、パラレルデータの再構築が行われる。詰める度に空き列が発生するので、透過データ抜き取り後データから、フリップフロップ(F/F)によってシフトさせたデータを生成しておき、足りないデータをこのデータから抽出する。4バイト単位で処理が行われる場合は、4バイト中有効なデータを生成するために、フリップフロップ(F/F)において3つのシフトさせたデータを生成し、そこからセレクト信号でデータの抽出を行っている。
【0012】
一方、近年、通信データの大容量化に伴い、STM−64に基づく高速データ通信の利用が高まっている。STM−64の様な高速のデータでは、10GHzで駆動可能なデバイスが必要となるが、現在ではそのようなデバイスは存在しない。そこで、既存のFPGA(フィード・プログラマブル・ゲートアレー)での実現を考慮し、78MHz16バイトパラレルデータにて処理を実行する。
【0013】
【発明が解決しようとする課題】
しかしながら、透過データ抜き取り部におけるデータの前詰めは、16バイトパラレルデータによって行われるので、4バイトパラレルデータと同じ処理を行うと、FPGA内において78MHzでは処理できないという問題があった。
【0014】
また、透過データ配列部においても、パラレルデータの再配列を行う場合、16バイト中有効なデータを生成するためには、F/Fにおいて15個のデータを生成し、そこからセレクト信号でデータを抽出する必要があり、回路規模が大きくなり、また、出力するセレクト信号も複雑になるという問題点があった。
【0015】
本発明の課題は、STM等に基づく高速シリアルデータの透過処理を容易に実現することである。
【0016】
【課題を解決するための手段】
請求項1記載の発明は、
高速シリアルデータ通信に利用されるデータ処理装置において、
高速シリアルデータを受信し、所定データ幅のパラレルデータに変換するデータ変換部(例えば、データ処理装置1の入力端に設けられた不図示のI/F)と、
前記データ変換部によって変換されたパラレルデータから透過データに関する情報を検出する透過データ情報検出部(例えば、図1に示される透過データ検出部10)と、
前記透過データに関する情報に基づいて、前記透過データが変換されることにより減少する所定データ幅内の有効バイト数を演算する有効バイト数演算部(例えば、図2に示される加算器202、図7に示される加算器302)と、
前記透過データに関する情報および前記有効バイト数に基づいて、前記パラレルデータ中の透過データを変換し、後段のパラレルデータから所定データを移動させて、所定データ幅のパラレルデータに配列する透過データ変換部(例えば、図1に示される透過データ抜き取り部20)と、
前記有効バイト数に基づいて、透過データ変換部により配列された所定データ幅のパラレルデータが再配列されるアドレスを指定するアドレス制御部(例えば、図7に示されるポインタ304)と、
前記透過データ変換部において配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅でパラレルデータを再配列するデータ配列部(例えば、図1に示される透過データ配列部30)と、
を備えることを特徴としている。
【0017】
この請求項1記載の発明によれば、
高速シリアルデータ通信に利用されるデータ処理装置において、データ変換部は、高速シリアルデータを受信し、所定データ幅のパラレルデータに変換し、透過データ情報検出部は、データ変換部によって変換されたパラレルデータから透過データに関する情報を検出し、有効バイト数演算部は、透過データに関する情報に基づいて、透過データが変換されることにより減少する所定データ幅内の有効バイト数を演算し、透過データ変換部は、透過データに関する情報および有効バイト数に基づいて、パラレルデータ中の透過データを変換し、後段のパラレルデータから所定のデータを移動させて、所定のデータ幅のパラレルデータに配列し、アドレス制御部は、有効バイト数に基づいて、透過データ変換部により配列された所定データ幅のパラレルデータが再配列されるアドレスを指定し、データ配列部は、透過データ変換部において、配列されたパラレルデータを、有効バイト数およびアドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅でパラレルデータを再配列する。
【0018】
また、請求項6記載のデータ処理方法は、
高速シリアル通信に係るデータのデータ処理方法であって、
高速シリアルデータを受信し、所定データ幅のパラレルデータに変換する第1の工程と、
前記変換されたパラレルデータから透過データに関する情報を検出する第2の工程と、
前記透過データに関する情報に基づいて、前記透過データが変換されることにより減少する前記所定データ幅内の有効バイト数を演算する第3の工程と、
前記透過データに関する情報および前記有効バイト数に基づいて、前記パラレルデータ中の透過データを変換し、後段のパラレルデータから所定のデータを移動させて、所定のデータ幅のパラレルデータに配列する第4の工程と、
前記有効バイト数に基づいて、前記配列された所定のデータ幅のパラレルデータが再配列されるアドレスを指定する第5の工程と、
前記配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて所定のアドレスに所定データ幅でパラレルデータを再配列する第6の工程と、
を含む。
【0019】
したがって、この請求項1および請求項6記載の発明によって、受信したシリアルデータをパラレルデータに変換し、検出した透過データ情報に基づいて処理するため、比較的低速な汎用デバイスのみで容易に透過処理を実行することができる。
【0020】
請求項2記載の発明は、
請求項1記載のデータ処理装置において、
前記透過データ情報検出部は、
前記データ変換部から入力されたパラレルデータを記憶する記憶部を備え、記憶されたパラレルデータの最後部アドレスのデータと、入力される後続のパラレルデータの先頭アドレスについて、透過データに関する情報を検出することを特徴としている。
【0021】
この請求項2記載の発明によれば、請求項1記載のデータ処理装置において、透過データ情報検出部に備えられた記憶部は、データ変換部から入力されたパラレルデータを記憶し、記憶されたパラレルデータの最後部アドレスのデータと、入力される後続のパラレルデータの先頭アドレスについて、透過データに関する情報を検出する。
【0022】
また、請求項7記載のデータ処理方法は、
請求項6記載のデータ処理方法において、
前記第2の工程は、
前記入力されたパラレルデータを記憶する工程を含み、記憶されたパラレルデータの最後部アドレスのデータと、後続のパラレルデータの先頭アドレスについて、透過データに関する情報を検出する。
【0023】
したがって、請求項2および請求項7記載の発明によって、受信シリアルデータをパラレルデータに変換した際に、透過データが、2つのパラレルデータに分割されることになっても、透過データ情報を検出できるため、透過処理できる。
【0024】
請求項3記載の発明は、
請求項1記載のデータ処理装置において、
前記透過データ情報検出部は、
前記データ変換部によって変換されるパラレルデータに含まれる透過データの位置および数を検出する透過データ検出部と、
前記透過データ検出部によって検出された透過データの位置および数を前記透過データに関する情報として前記有効バイト数演算部に送信する透過データ情報送信部と、
を備えることを特徴としている。
【0025】
この請求項3記載の発明によれば、請求項1記載のデータ処理装置において、透過データ情報検出部に備えられた透過データ検出部は、データ変換部によって変換されるパラレルデータに含まれる透過データの位置および数を検出し、透過データ情報送信部は、透過データ検出部によって検出された透過データの位置および数を透過データに関する情報として有効バイト数演算部に送信する。
【0026】
また、請求項8記載のデータ処理方法は、
請求項6記載のデータ処理方法において、
前記第2の工程は、
前記変換されたパラレルデータに含まれる透過データの位置および数を検出する工程と、
前記検出された透過データの位置および数を前記透過データに関する情報として送信する工程と、
を含む。
【0027】
したがって、この請求項3および請求項8記載の発明によって、各パラレルデータについて、透過データ変換後に内部に含まれる有効なデータ数が算出されるため、各パラレルデータのデータ幅を容易に把握できる。
【0028】
請求項4記載の発明は、
請求項1記載のデータ処理装置において、
前記透過データ変換部は、
前記透過データ情報検出部に検出された透過データに関する情報に基づいて、前記パラレルデータ中の透過データをオリジナルデータに変換する透過処理部と、
前記有効バイト数演算部により演算された有効バイト数に基づいて、透過データが変換されたパラレルデータに後段のデータから所定データを移動させるデータ移動部と、
を複数備えることを特徴としている。
【0029】
この請求項4記載の発明によれば、請求項1記載のデータ処理装置において、透過データ変換部に備えられた複数の透過処理部は、透過データ情報検出部に検出された透過データに関する情報に基づいて、パラレルデータ中の透過データをオリジナルデータに変換し、複数のデータ移動部は、有効バイト数演算部により演算された有効バイト数に基づいて、透過データが変換されたパラレルデータに後段のデータから所定データを移動させる。
【0030】
また、請求項9記載のデータ処理方法は、
請求項6記載のデータ処理方法において、
前記第4の工程は、
前記検出された透過データに関する情報に基づいて、前記パラレルデータ中の透過データをオリジナルデータに変換する工程と、
前記有効バイト数に基づいて、透過データが変換されたパラレルデータに後段のデータから所定のデータを移動させる工程と、
を複数含む。
【0031】
したがって、この請求項4および請求項9記載の発明によって、所定のデータ幅で透過データを変換し、複数の段階をへて所定データ幅のパラレルデータを生成することができるので、処理データ幅の単位を小さくすることで処理速度を遅延させることなくデータが配列できる。
【0032】
請求項5記載の発明は、
請求項1記載のデータ処理装置において、
前記データ配列部は、
前記透過データ変換部において配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅で再配列させたパラレルデータを、所定データ幅配列される毎に読み出しを行うデータ読み出し部と、
前記データ読み出し部が、前記所定データ幅の読み出しを行うために、前記有効バイト数および前記アドレスに基づいて、パラレルデータの読み出しタイミングを制御する読み出しタイミング制御部と、
をさらに備えることを特徴としている。
【0033】
この請求項5記載の発明によれば、請求項1記載のデータ処理装置において、データ配列部に備えられたデータ読み出し部は、透過データ変換部において配列されたパラレルデータを、有効バイト数およびアドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅で再配列させたパラレルデータを、所定データ幅配列される毎に読み出しを行い、読み出しタイミング制御部は、データ読み出し部がデータの読み出しを行うために、有効バイト数およびアドレスに基づいて、パラレルデータの読み出しタイミングを制御する。
【0034】
また、請求項10記載のデータ処理方法は、
請求項6記載のデータ処理方法において、
前記第6の工程は、
前記配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅で再配列させたパラレルデータを、所定データ幅配列される毎に読み出しを行う工程と、
前記所定データ幅の読み出しを行うために、前記有効バイト数および前記アドレスに基づいて、パラレルデータの読み出しタイミングを制御する工程と、
をさらに含む。
【0035】
したがって、単純な制御信号を使って、回路規模を大きくすることなく、比較的低速な汎用デバイスのみで容易にデータの再配列ができる。
【0036】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図1〜図11は、本発明を適用したデータ処理装置1の一実施の形態を示す図である。
【0037】
データ処理装置1は、STM−64のシリアルデータが16バイト(128ビット)毎のパラレルデータに変換されて透過データ検出部10に入力されると、透過データ検出部10が、パラレルデータ中の透過処理の対象となるデータ(透過データ)が存在する位置を検出し、透過データ抜き取り部20が、検出された位置に基づいて透過データを抜き取った後に各パラレルデータブロック(以下、ブロックという)内で処理データの前詰めを行う。そして、データ配列部30が、各ブロックの空のバイトデータを順次、前段のブロックに詰めることによって、データの再配列を行う。
【0038】
つまり、透過データ抜き取り部20においては、透過データを抜き取った後、ブロック内においてデータの前詰めを行うので、それぞれのブロック内の末尾に空きバイトデータが存在する。そして、データ再配列部30においては、ブロック内にある空きバイトデータをブロック間にまたがって前詰めを行うので、ブロック内のすべてにデータが詰められたブロックを生成される。
なお、透過データとは、アイドルデータと同一コードを有するオリジナルデータをアイドルデータと区別するために、送信側において所定データに変換されたデータである。
【0039】
以上の様に、データ処理装置1は、STM−64の高速シリアルデータを16バイト毎のパラレルデータに変換して処理することで、比較的低速な汎用デバイスのみで容易に透過処理を実行することができる。
【0040】
まず、構成を説明する。
図1は、本実施の形態におけるデータ処理装置1の内部構成を示す概略図である。図1において、データ処理装置1は、透過データ検出部10、透過データ抜き取り部20、透過データ配列部30から構成される。また、データ処理装置1は、入力端に不図示のインターフェイス(I/F)を備えており、受信したシリアルデータからアイドルデータ以外のデータを抽出し、16バイトパラレルのデータに変換した後、透過データ検出部10に出力する。
【0041】
透過データ検出部10は、入力端から入力されたパラレルデータの中から、透過データを検出する。このとき、透過データ検出部10は、パラレルデータのひとつのデータについて、隣り合う2バイトデータの中から透過データを検出すると共に、後段のデータをラッチし、前段のデータの最後部アドレスデータと後段のデータの最先アドレスデータの組合せからも透過データを検出する。
【0042】
そして、透過データ検出部10は、透過データの検出情報(透過データがどのブロックの何バイト目にあるか等)を、入力されたパラレルデータと共に透過データ抜き取り部20に送信する。
【0043】
透過データ抜き取り部20は、透過データ検出部10から入力された透過データの検出情報に基づいて、各ブロックの透過データをオリジナルデータに変換する。そして、透過データ抜き取り部20は、透過データ変換後の1ブロック中のデータ数(有効バイト数)を検出する。そして、透過データ抜き取り部20は、配列したブロックおよびブロックの有効バイト数をデータ配列部30に出力する。
【0044】
ここで、透過データ抜き取り部20の構成について説明する。
図2は、透過データ抜き取り部20の内部回路の一例を示す図である。図2に示す回路において、透過データ抜き取り部20は、4つの4バイト処理ブロック201、2つのスイッチSW1、2つの加算器102、2つのフリップフロップ(F/F)203、1つのスイッチSW2、1つの加算器204、1つのフリップフロップ(F/F)205とから構成される。
【0045】
透過データ抜き取り部20は、透過データ検出部10から入力された16バイトパラレルデータを、4つの4バイト単位の処理ブロックに振り分けて透過処理を行う。そして、後段のスイッチSW1において、有効バイト数を取得して8バイトのデータに詰め直しを行い、さらに、後段のスイッチSW2において、有効バイト数を取得して16バイトのデータに詰め直しを行う。
【0046】
図3にスイッチSW1の詳細な内部構成の図を示す。
4バイト処理ブロック201において、透過データが抜き取られたデータがスイッチSW1に出力されると、2つの4バイト処理ブロックのうち、上段の4バイト処理ブロック201における有効バイト数がスイッチSW1に出力される。そして、この有効バイト数に基づいて、スイッチSW1の選択論理により、下段の4バイト処理ブロックから出力されるデータを移動させて前詰めを行い、8バイトのパラレルデータにブロックを配列する(図4参照)。
【0047】
そして、スイッチSW1は8バイトパラレルデータをF/F203に出力する。F/F203は、入力されたデータをラッチして、加算器202から入力される8バイトパラレルデータ中の有効バイト数と共に、所定のタイミングでこのデータをスイッチSW2に出力する。
【0048】
図5にスイッチSW2の詳細な内部構成の図を示す。
スイッチSW2には、2つのスイッチSW1からそれぞれ8バイトパラレルデータづつ、16バイトパラレルデータが入力される。まず、上段のスイッチSW1から入力される8バイトパラレルデータおよび有効バイト数を取得して、下段のスイッチSW1から同時に入力される8バイトパラレルデータから空きバイト数分のデータを移動させて前詰めを行い、16バイトパラレルデータにブロックを配列する(図6参照)。
【0049】
そして、スイッチSW2は16バイトパラレルデータをF/F205に出力する。F/F205は、入力されたデータをラッチして、加算器204から入力される16バイトパラレルデータ中の有効バイト数と共に、所定のタイミングでこのデータを透過データ配列部30に出力する。
【0050】
透過データ配列部30は、透過データ抜き取り部20から入力された有効バイト数に基づいてデータの書き込みを行う。そして、空きバイトデータがある場合は、後段のブロックからデータを移動させて前詰めを行い、空きバイトデータを有しない16バイトパラレルデータに各ブロックを再配列する。
【0051】
ここで、透過データ配列部30の構成について説明する。
図7は、透過データ配列部30の内部回路の一例を示す図である。図7に示す回路において、透過データ配列部30は、有効バイト数デコーダ301、加算器302、ポインタデコーダ303、ポインタ304、スイッチSW3、F/Fallay305、セレクタ306、コントローラ307、F/F308から構成される。
【0052】
透過データ配列部30は、透過データ抜き取り後の16バイトパラレルデータおよびブロックの有効バイト数が入力されると、16バイトパラレルデータをスイッチSW3に入力し、有効バイト数を有効バイト数デコーダ301および加算器302に入力する。
【0053】
有効バイト数デコーダ301は、有効バイト数に基づいて、データが有効であるか無効であるかを制御するイネーブル信号(EN)を生成する。イネーブル信号(EN)は、各バイトデータに対応して16個生成され、入力されたデータの上位から有効バイト数分のデータに対してイネーブル信号(EN)を「High」にしてスイッチSW3に出力される。
【0054】
加算器302は、5bitで構成されており、透過データ抜き取り部20から入力される前段ブロックの有効バイト数に、後段ブロックの有効バイト数を加算する。加算器302は、5bitで構成されることから、有効バイト数は“0”〜“31”までカウントされ、“31”を超えるバイト数においては、“0”に戻ってカウントされる。そこで、有効バイト数が32個の場合は、有効バイト数は“0”とカウントされる。加算器302で加算された値はポインタ304に出力される。
【0055】
ポインタ304は、5bitのF/Fから構成されており、F/Fallay305におけるアドレスデータを生成する。また、F/Fallay305は32個のF/F群から構成され、ポインタ304はこの32バイトの各バイトにそれぞれ“0”〜“31”の個別の番号(ポインタの値)を与える。ポインタ304は、現在値と加算器302から出力される加算された有効バイト数に基づいて、F/Fallay305における後段ブロックの先頭アドレスを決定して32組のアドレスデータを生成する。
【0056】
ポインタデコーダ303は、ポインタ304によって生成された32個のアドレスデータをそれぞれのアドレスに対応するSW3INTに出力する。ここで、ポインタデコーダ303は、対応するスイッチSW3内部の各SW3INTにアドレスデータを16個づつ出力する。これは、入力されるSW3INTは32個あるが、入力されるパラレルデータは、16バイトしかないので、32個のアドレスデータは、入力されるSW3INTにそれぞれ対応して16個のアドレスデータが抽出され、出力される。そして、この32個のアドレスデータのうち1つをポインタデコーダ303が有効に設定することで、各SW3INTから出力されるデータがアドレスに対応して選択される。
【0057】
スイッチSW3は、32個のSW3INTから構成され、透過データ抜き取り後の16バイトパラレルデータ、有効バイト数デコーダ301から出力される16個のEN、およびポインタデコーダ303から出力される32個のアドレスデータに基づいて、ポインタ304によって示されたアドレスを先頭にして有効なデータのみをF/Fallay305に順々に出力する。
【0058】
図8にスイッチSW3の詳細な内部構成の図を示す。
この図に示すように、スイッチSW3は、SW3INT_1〜SW3INT_32の32個のSW3INTから構成されており、透過データ抜き取り後の16バイトパラレルデータ、および有効バイト数デコーダ301から出力される16個のENをそれぞれ1組として、全部で16組のパラレルデータが、32個のSW3INTにそれぞれ入力される。
【0059】
さらに、ポインタデコーダ303から出力される32個のアドレスデータが、SW3INT_1〜SW3INT_32のアドレスに対応して入力される。これは、SW3INT1つに入力されるデータは16バイトパラレルであるので、必要なアドレスデータは16個であり、ポインタデコーダ303から出力される32個のアドレスデータのうち、SW3INT_1〜SW3INT_32のアドレスに対応した16個のアドレスデータが抽出されて、それぞれのSW3INTに入力される。
【0060】
SW3INT_1〜SW3INT_32に入力された16バイトの透過コード抜き取り後データは、各SW3INTの選択理論に基づいて選択され、O1〜O32のデータとして32バイトのデータがF/Fallay305に出力される。
【0061】
図9にスイッチSW3の選択理論の図表の概略図を示す。
図9に示される選択理論の図表は、簡略化のためSW3INTを16個とし(SW3INT_1〜SW3INT_16)、入力されるパラレルデータは8バイトパラレル(SEL1〜SEL8)であるとする。
【0062】
例えば、前段ブロックの最後のデータがポインタ“4”(SW3INT_5)で終了している場合、後段ブロックの先頭アドレスはポインタ“5”となる。そこで、SW3INT_6から後段ブロックの先頭データ(SEL1)が出力される様に、ポインタデコーダ303は、DEC6を有効にする。
【0063】
これにより、SW3INT_6においては、SEL1が選択され、SW3INT_7においては、SEL2が選択され、以下順々にSEL8まで、8バイトパラレルのデータが連続して選択される。DEC6以外のデータは全て無効であり、SW3INT_1〜SW3INT_16から出力される16バイトのデータのうち有効なデータは8バイトとなることがわかる。
【0064】
なお、本実施例においてはこの選択理論を拡張して、SW3INTが32個であり、入力されるパラレルデータは16バイトパラレル(SEL1〜SEL16)であるので、スイッチSW3から出力されるO1〜O32のデータのうち有効なデータは16バイトとなることがわかる。
【0065】
また、この選択された16バイトのデータのうち、ENによって「High」に制御されているデータのみが実際には有効なデータとしてF/Fallay305に出力される。
【0066】
F/Fallay305は、F/Fが32バイトパラレルに並んでいる構造を持つF/F群で、32バイトの各バイトに個別のアドレスが与えられている。スイッチSW3から、ポインタ304によってアドレスを指定されたデータが入力されると、ポインタ値にしたがって、有効なデータのみを32バイトパラレルのF/Fallayに順々に書き込む。そして、F/Fallayの前半分(16バイト)、後半分(16バイト)が書き込まれる毎に16バイトパラレルデータが透過処理データとしてセレクタ306に読み出される。
【0067】
図10にF/Fallay305の詳細な内部構成の図を示す。
F/Fallay305は、32個のF/Fから構成され、SW3INT_1〜SW3INT_32からそれぞれ出力される32組(SW3_O1〜SW3_O32)のデータおよびENが、それぞれのF/Fに入力される。F/FはENから、入力されるデータが有効か否かを判断し、有効なデータのみをラッチして書き込みを行う。
【0068】
ここで、F/Fallay305で実行されるデータ書き込みの動作原理を図11(a)〜(d)を用いて詳細に説明する。
【0069】
図11(a)において、アドレスデータがポインタ“0”、有効バイト数が“13”であるブロックが入力される場合、F/Fallay305では、ポインタ“0”を先頭として、13バイトのデータが書き込まれる。
【0070】
そして、図11(b)において、次に入力されるブロックは、カウンタ304によって、アドレスデータがポインタ“13”と指定されており、有効バイト数が“10”であることから、ポインタ“13”を先頭として、10バイトのデータが書き込まれる。
【0071】
ここで、F/Fallay305の32バイト中、前半分の16バイトは既に書き込みが完了しているので、書き込まれた前半分の16バイトデータはセレクタ306により読み出しが行われる。図11(c)は前半分の16バイトデータが読み出された状態を示した図である。
【0072】
ここで、書き込みの進行状況は全てポインタ304が管理するポインタ値によって制御される。具体的には、32バイトの前半分つまりポインタ“15”まで書き込みが完了した時点で読み出しを実行する場合、ポインタ“16”が立ち上がれば読み出し可能ということになる。
【0073】
つまり、5bitで構成されるカウンタ304においては、ポインタ“16”は、「10000」であり、bit5が立ち上がれば、読み出し可能になることがわかる。同様に、後半分の書き込みが完了した場合、つまりポインタ“31”までの書き込みが完了した場合は、ポインタ“0”が立ち上がれば読み出し可能になる。そこで、カウンタ304においては、ポインタ“0”は「00000」であり、bit5が立ち下がれば、読み出し可能になることがわかる。
【0074】
つまり、F/Fallay305において、16バイト毎のデータの読み出しを行うには、ポインタ304のbit5の立ち上がりおよび立ち下がりを検出することで、読み出し制御を行うことができる。なお、ポインタ304のbit5の立ち上がりおよび立ち下がりは、後述するコントローラ307によって検出されるが、詳細は後に述べる。
【0075】
図11(d)にもどって、次に入力されるブロックは、ポインタ304によってアドレスデータがポインタ“23”と与えられる。データの書き込みは、データの連続性を保つためにたとえ前半分の16バイトが空きになっても、前ブロックが終了した次のポインタ値を先頭にして書き込みが開始される。
【0076】
有効バイト数が“15”であるこのブロックは、ポインタ“23”を先頭として15バイトのデータが書き込まれる。ここで、F/Fallay305は32バイトであるため、ポインタ“23”からデータの書き込みを始めると、後半分には9バイトデータしか書き込むことができない。そこで、書き込まれる15バイトデータのうち初めの9バイトデータはF/Fallay305の後半分に書き込まれ、残りの6バイトデータは、F/Fallay305の前半分に書き込まれる。
【0077】
そして、F/Fallay305の前半分に書き込みが開始された時点で、ポインタbit5の立ち下がりが検出され、F/Fallay305の後半分はセレクタ306によって16バイトデータが読み出される。
【0078】
これにより、F/Fallay305において、有効なデータのみがアドレスにしたがって順々に書き込まれるので、空きバイトデータおよび空きブロックが発生せずに、データの再配列が行われる。
【0079】
セレクタ306は、F/Fallay305において、有効なデータが順々に書き込まれると、コントローラ305からの指示により、F/Fallay305を前半分(16バイト)および後半分(16バイト)に分けて、順次、16バイトデータ毎にデータの読み出しを行い、F/F308にデータを出力する。
【0080】
コントローラ307は、ポインタ304におけるbit5の立ち上がりおよび立ち下がりを検出して、セレクタ306に検出信号を出力する。セレクタ306によるF/Fallay306からのデータの読み出しは、ポインタ値によって管理される。
【0081】
具体的にはポインタ“15→16”に変化するとき、およびポインタ“31→0”に変化するときが、読み出しが行われるタイミングである。このポインタの変化は、ポインタ304において、「01111→10000(ポインタ“15→16”)」であり、「11111→00000(ポインタ“31→0”)」の変化である。つまり、ポインタ304のbit5の立ち上がりおよび立ち下がりに着目することによりその変化が検出できる。
【0082】
そこで、コントローラ307では、ポインタ304のbit5の立ち上がりおよび立ち下がりのみを検出して、検出信号をセレクタ306に出力する。さらに、コントローラ307は、透過後イネーブル信号(透過後EN)を生成して出力する。この透過後ENは、セレクタ306からデータの読み出しが可能でないとき、つまり、F/Fallay305に16バイト分のデータが詰まっていないときは「Low」として、逆に、読み出し可能なデータがあるときは「High」として出力する。
【0083】
セレクタ307により、読み出された16バイトパラレルデータは、F/F308に出力され、透過処理後データとして所定のタイミングで出力される。
【0084】
次に、本実施の形態の動作を説明する。
データ処理装置1において、STMに基づくデータが受信されると、不図示のインターフェイス(I/F)において、アイドルデータ以外のデータが抽出され、16バイトパラレルデータに変換される。
【0085】
この16バイトパラレルデータは、I/Fから透過データ検出部10に出力され、透過データ検出部10において、変換されたパラレルデータ中に、透過データがどのブロックの何バイト目にあるかが検出される。そして、これを検出情報として、入力されたパラレルデータと共に透過データ抜き取り部20に出力される。
【0086】
次いで、透過データ抜き取り部20では、16バイトパラレルデータが4バイト毎に処理ブロックに入力され、検出情報に基づいて透過データの抜き取り(透過処理)が実行される。透過データの抜き取りによって空きバイトデータが発生したブロックの4バイト毎のデータを、スイッチSW1において有効バイト数に基づいて前詰めを行い、8バイトパラレルのデータを生成する。そして、生成された8バイトパラレルデータをさらにスイッチSW2において、16バイトパラレルのデータに前詰めすることにより、空きバイトデータが16バイトパラレルデータの下部に配列された透過データ抜き取り後データが生成される。
【0087】
そして、この透過データ抜き取り後データは、有効バイト数と共に透過データ配列部30に入力される。透過データ配列部30において、透過データ抜き取り後データは、スイッチSW3に入力され、有効バイト数は有効バイト数デコーダ301および加算器302に入力される。
【0088】
有効バイト数デコーダ301に入力された有効バイト数からは、データが有効か否かを制御するイネーブル信号(EN)が生成され、加算器302に入力された有効バイト数からは、ポインタ304を介して、F/Fallay305におけるアドレスデータが生成される。
【0089】
そして、ENおよびアドレスデータはスイッチSW3に入力され、このENおよびアドレスデータに基づいて、透過データ抜き取り後データである16バイトパラレルデータから、有効なデータのみがアドレスを指定されてF/Fallay305に入力される。
【0090】
F/Fallay305に入力されたデータは、32バイトのF/Fallay305に空きバイトデータおよび空きブロックが発生しないように順々に書き込まれる。そして、F/Fallay305において、32バイトの半分の16バイトのデータが書き込まれる毎に、セレクタ306によってデータが順次読み出される。なお、この読み出しタイミングはコントローラ307によって、ポインタ304のbit5の立ち上がりおよび立ち下がりを検出することにより制御されている。
【0091】
セレクタ306によって、読み出された16バイトパラレルデータは、F/F308に出力され、所定のタイミングによって、透過処理後データとして出力される。なお、この透過処理後データは、透過データが全て変換され、オリジナルデータに復元されたデータであり、空きバイトデータおよび空きブロックを有しないデータである。
【0092】
以上のように、本実施の形態におけるデータ処理装置1は、STM−64の高速シリアルデータを16バイトパラレルデータで透過処理する。
【0093】
したがって、比較的低速な汎用デバイスによって、容易に受信データ中の透過データをオリジナルデータに透過処理できる。
【0094】
また、データ処理装置1は、比較的簡単な回路によって、透過データ検出部10、透過データ抜き取り部20、および透過データ配列部30を構成できる。
【0095】
したがって、データ処理装置1全体の回路規模を小型化でき、コストの削減が図れる。
【0096】
なお、上記の実施の形態に示したデータ処理装置1の構成は一例であり、本実施の形態の趣旨を逸脱しない範囲において適宜変更可能である。
【0097】
【発明の効果】
請求項1記載の発明のデータ処理装置、および請求項6記載のデータ処理方法によれば、受信したシリアルデータをパラレルデータに変換し、検出した透過データ情報に基づいて処理するため、比較的低速な汎用デバイスのみで容易に透過処理を実行することができる。
【0098】
請求項2記載の発明のデータ処理装置、および請求項7記載のデータ処理方法によれば、受信シリアルデータをパラレルデータに変換した際に、透過データが、2つのパラレルデータに分割されることになっても、透過データ情報を検出できるため、透過処理できる。
【0099】
請求項3記載の発明のデータ処理装置、および請求項8記載のデータ処理方法によれば、各パラレルデータについて、透過データ変換後に内部に含まれる有効なデータ数が算出されるため、各パラレルデータのデータ幅を容易に把握できる。
【0100】
請求項4記載の発明のデータ処理装置、および請求項9記載のデータ処理方法によれば、所定のデータ幅で透過データを変換し、複数の段階をへて所定データ幅のパラレルデータを生成することができるので、処理データ幅の単位を小さくすることで処理速度を遅延させることなくデータが配列できる。
【0101】
請求項5記載の発明のデータ処理装置、および請求項10記載のデータ処理方法によれば、単純な制御信号を使って、回路規模を大きくすることなく、比較的低速な汎用デバイスのみで容易にデータの再配列ができる。
【図面の簡単な説明】
【図1】本発明を適用した実施の形態のデータ処理装置1の内部構成を示す概略図である。
【図2】透過データ抜き取り部20の内部構成の一例を示す図である。
【図3】4バイトブロック処理部およびスイッチSW1の内部構成の一例を示す図である。
【図4】4バイトブロック処理部およびスイッチSW1から出力される出力データの一例を示す図である。
【図5】スイッチSW1およびスイッチSW2の内部構成の一例を示す図である。
【図6】スイッチSW1およびスイッチSW2から出力される出力データの一例を示す図である。
【図7】透過データ配列部30の内部構成の一例を示す図である。
【図8】スイッチSW3の内部構成の一例を示す図である。
【図9】スイッチSW3内の各SW3INTの選択理論の一例を示す図表である。
【図10】F/Fallay305の内部構成の一例を示す図である。
【図11】F/Fallay305におけるデータ書き込みの動作原理の一例を示す図である。
【図12】従来の透過処理を示す概略図である。
【符号の説明】
1 データ処理装置
10 透過データ検出部
20 透過データ抜き取り部
201 4バイト処理ブロック
202、204 加算器
203、205 F/F
SW1、SW2 スイッチ
30 透過データ配列部
301 有効バイト数レコーダ
302 加算器
303 ポインタデコーダ
304 ポインタ
305 F/Fallay
306 セレクタ
307 コントローラ
308 F/F
SW3 スイッチ
100 透過処理装置
110 透過データ検出部
120 透過データ変換部
Claims (10)
- 高速シリアルデータ通信に利用されるデータ処理装置において、
高速シリアルデータを受信し、所定データ幅のパラレルデータに変換するデータ変換部と、
前記データ変換部によって変換されたパラレルデータから透過データに関する情報を検出する透過データ情報検出部と、
前記透過データに関する情報に基づいて、前記透過データが変換されることにより減少する所定データ幅内の有効バイト数を演算する有効バイト数演算部と、
前記透過データに関する情報および前記有効バイト数に基づいて、前記パラレルデータ中の透過データを変換し、後段のパラレルデータから所定データを移動させて、所定データ幅のパラレルデータに配列する透過データ変換部と、
前記有効バイト数に基づいて、透過データ変換部により配列された所定データ幅のパラレルデータが再配列されるアドレスを指定するアドレス制御部と、
前記透過データ変換部において配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅でパラレルデータを再配列するデータ配列部と、
を備えることを特徴とするデータ処理装置。 - 前記透過データ情報検出部は、
前記データ変換部から入力されたパラレルデータを記憶する記憶部を備え、記憶されたパラレルデータの最後部アドレスのデータと、入力される後続のパラレルデータの先頭アドレスについて、透過データに関する情報を検出することを特徴とする請求項1記載のデータ処理装置。 - 前記透過データ情報検出部は、
前記データ変換部によって変換されるパラレルデータに含まれる透過データの位置および数を検出する透過データ検出部と、
前記透過データ検出部によって検出された透過データの位置および数を前記透過データに関する情報として前記有効バイト数演算部に送信する透過データ情報送信部と、
を備えることを特徴とする請求項1記載のデータ処理装置。 - 前記透過データ変換部は、
前記透過データ情報検出部に検出された透過データに関する情報に基づいて、前記パラレルデータ中の透過データをオリジナルデータに変換する透過処理部と、
前記有効バイト数演算部により演算された有効バイト数に基づいて、透過データが変換されたパラレルデータに後段のデータから所定データを移動させるデータ移動部と、
を複数備えることを特徴とする請求項1記載のデータ処理装置。 - 前記データ配列部は、
前記透過データ変換部において配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅で再配列させたパラレルデータを、所定データ幅配列される毎に読み出しを行うデータ読み出し部と、
前記データ読み出し部が、前記所定データ幅の読み出しを行うために、前記有効バイト数および前記アドレスに基づいて、パラレルデータの読み出しタイミングを制御する読み出しタイミング制御部と、
をさらに備えることを特徴とする請求項1記載のデータ処理装置。 - 高速シリアル通信に係るデータのデータ処理方法であって、
高速シリアルデータを受信し、所定データ幅のパラレルデータに変換する第1の工程と、
前記変換されたパラレルデータから透過データに関する情報を検出する第2の工程と、
前記透過データに関する情報に基づいて、前記透過データが変換されることにより減少する前記所定データ幅内の有効バイト数を演算する第3の工程と、
前記透過データに関する情報および前記有効バイト数に基づいて、前記パラレルデータ中の透過データを変換し、後段のパラレルデータから所定のデータを移動させて、所定のデータ幅のパラレルデータに配列する第4の工程と、
前記有効バイト数に基づいて、前記配列された所定のデータ幅のパラレルデータが再配列されるアドレスを指定する第5の工程と、
前記配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて所定のアドレスに所定データ幅でパラレルデータを再配列する第6の工程と、
を含むことを特徴とするデータ処理方法。 - 前記第2の工程は、
前記入力されたパラレルデータを記憶する工程を含み、記憶されたパラレルデータの最後部アドレスのデータと、後続のパラレルデータの先頭アドレスについて、透過データに関する情報を検出することを特徴とする請求項6記載のデータ処理方法。 - 前記第2の工程は、
前記変換されたパラレルデータに含まれる透過データの位置および数を検出する工程と、
前記検出された透過データの位置および数を前記透過データに関する情報として送信する工程と、
を含むことを特徴とする請求項6記載のデータ処理方法。 - 前記第4の工程は、
前記検出された透過データに関する情報に基づいて、前記パラレルデータ中の透過データをオリジナルデータに変換する工程と、
前記有効バイト数に基づいて、透過データが変換されたパラレルデータに後段のデータから所定のデータを移動させる工程と、
を複数含むことを特徴とする請求項6記載のデータ処理方法。 - 前記第6の工程は、
前記配列されたパラレルデータを、前記有効バイト数および前記アドレスに基づいて、後段のパラレルデータから所定数のデータを移動させて、所定のアドレスに所定データ幅で再配列させたパラレルデータを、所定データ幅配列される毎に読み出しを行う工程と、
前記所定データ幅の読み出しを行うために、前記有効バイト数および前記アドレスに基づいて、パラレルデータの読み出しタイミングを制御する工程と、
をさらに含むことを特徴とする請求項6記載のデータ処理方法。
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