JPH11284590A - 多重化送信装置、分離化受信装置および多重分離化送受信装置 - Google Patents
多重化送信装置、分離化受信装置および多重分離化送受信装置Info
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- JPH11284590A JPH11284590A JP8561298A JP8561298A JPH11284590A JP H11284590 A JPH11284590 A JP H11284590A JP 8561298 A JP8561298 A JP 8561298A JP 8561298 A JP8561298 A JP 8561298A JP H11284590 A JPH11284590 A JP H11284590A
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Abstract
(57)【要約】
【課題】本発明は低次群のデータを多重し、高次群のデ
ータに変換する多重化送信装置、および、多重化された
高次群のデータを低次群のデータに分離する分離化受信
装置に関し、低次群のディジタルデータと高次群のディ
ジタルデータの間でポインタを使用することなく、高次
群へのマッピングを行う多重化送信装置、低次群へのデ
マッピングを行う分離化受信装置を実現することを目的
とする。 【解決手段】低次群のディジタルデータを受信するデー
タ受信手段と、データ受信手段で受信した低次群のディ
ジタルデータを格納する記憶手段と、記憶手段に格納さ
れた低次群のディジタルデータを高次群のディジタルデ
ータの所定の位置へのマッピングを行うマッピング手段
を備え、データ受信手段で受信した低次群のディジタル
データを記憶手段に格納し、マッピング手段により、高
次群のディジタルデータの所定の位置へマッピングを行
うように構成する。
ータに変換する多重化送信装置、および、多重化された
高次群のデータを低次群のデータに分離する分離化受信
装置に関し、低次群のディジタルデータと高次群のディ
ジタルデータの間でポインタを使用することなく、高次
群へのマッピングを行う多重化送信装置、低次群へのデ
マッピングを行う分離化受信装置を実現することを目的
とする。 【解決手段】低次群のディジタルデータを受信するデー
タ受信手段と、データ受信手段で受信した低次群のディ
ジタルデータを格納する記憶手段と、記憶手段に格納さ
れた低次群のディジタルデータを高次群のディジタルデ
ータの所定の位置へのマッピングを行うマッピング手段
を備え、データ受信手段で受信した低次群のディジタル
データを記憶手段に格納し、マッピング手段により、高
次群のディジタルデータの所定の位置へマッピングを行
うように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の低次群のデ
ィジタルデータを多重し、高次群のディジタルデータに
変換して送信する多重化送信装置、および、多重化され
た高次群のディジタルデータを低次群のディジタルデー
タに分離して出力する分離化受信装置に関する。
ィジタルデータを多重し、高次群のディジタルデータに
変換して送信する多重化送信装置、および、多重化され
た高次群のディジタルデータを低次群のディジタルデー
タに分離して出力する分離化受信装置に関する。
【０００２】近年、マルチメディア通信等の普及により
各拠点を結ぶ通信ネットワークの伝送路上に多重される
データ量は増大し、ディジタル伝送装置で多重分離を行
うチャネル数は増大してきており、かかるディジタルデ
ータの多重化を行う多重化送信装置、多重化されたディ
ジタルデータの分離化を行う分離化受信装置のハードウ
ェア規模は、処理するチャネル数の増加により大きくな
ってきている。
各拠点を結ぶ通信ネットワークの伝送路上に多重される
データ量は増大し、ディジタル伝送装置で多重分離を行
うチャネル数は増大してきており、かかるディジタルデ
ータの多重化を行う多重化送信装置、多重化されたディ
ジタルデータの分離化を行う分離化受信装置のハードウ
ェア規模は、処理するチャネル数の増加により大きくな
ってきている。
【０００３】このような多重化送信装置、分離化受信装
置のハードウェア規模を縮小することが要求されてい
る。
置のハードウェア規模を縮小することが要求されてい
る。
【０００４】
【従来の技術】図１４は従来例のマッピング処理を説明
する図を示す。図に示すように、１．５４４Ｍｂ／ｓの
Ｃ−１１、６．３１２Ｍｂ／ｓのＣ−２にパス管理情報
としてのパスオーバヘッドＰＯＨ、およびポインタＰＴ
Ｒを付加してＴＵＧ−２へ多重化を行い、さらにＴＵＧ
−２にパスオーバヘッドＰＯＨ、およびポインタＰＴＲ
を付加して７多重してＡＵＧ−３とし、さらにＳＴＭ−
Ｎへ多重する。このとき、ポインタにより、それぞれの
データの先頭位置を確認し、多重化処理を行ったあとで
も、データの先頭を検出できるようにして、ポインタ制
御による多重化処理を行っている。
する図を示す。図に示すように、１．５４４Ｍｂ／ｓの
Ｃ−１１、６．３１２Ｍｂ／ｓのＣ−２にパス管理情報
としてのパスオーバヘッドＰＯＨ、およびポインタＰＴ
Ｒを付加してＴＵＧ−２へ多重化を行い、さらにＴＵＧ
−２にパスオーバヘッドＰＯＨ、およびポインタＰＴＲ
を付加して７多重してＡＵＧ−３とし、さらにＳＴＭ−
Ｎへ多重する。このとき、ポインタにより、それぞれの
データの先頭位置を確認し、多重化処理を行ったあとで
も、データの先頭を検出できるようにして、ポインタ制
御による多重化処理を行っている。
【０００５】以下、従来例の多重化処理としてＣ−２か
らＳＴＭ−０へのマッピング処理で説明する。図１５は
Ｃ−２のフレーム構成を説明する図である。
らＳＴＭ−０へのマッピング処理で説明する。図１５は
Ｃ−２のフレーム構成を説明する図である。
【０００６】Ｃ−２のフレーム構成は、それぞれ＃１〜
＃４の４チャネルを収容するタイムスロットＴＳ１〜Ｔ
Ｓ２４の７６８ビットにオーバヘッド通信チャネルビッ
トＳＴ、フレームビットＦの２１ビットを付加した７８
９ビットが８ｋＨｚで繰り返され６．３１２Ｍｂ／ｓの
データ速度となっている。ここでは、フレームビットＦ
としては図に示すように「１１００１０１００」を使用
している。
＃４の４チャネルを収容するタイムスロットＴＳ１〜Ｔ
Ｓ２４の７６８ビットにオーバヘッド通信チャネルビッ
トＳＴ、フレームビットＦの２１ビットを付加した７８
９ビットが８ｋＨｚで繰り返され６．３１２Ｍｂ／ｓの
データ速度となっている。ここでは、フレームビットＦ
としては図に示すように「１１００１０１００」を使用
している。
【０００７】図１６はＶＣ−２のフレーム構成を説明す
る図である。ＶＣ−２はＣ−２の＃１〜＃４の４チャネ
ルを収容するタイムスロットＴＳ１〜ＴＳ２４をマッピ
ングしたものであり、１０７バイトで１フレームを構成
している。
る図である。ＶＣ−２はＣ−２の＃１〜＃４の４チャネ
ルを収容するタイムスロットＴＳ１〜ＴＳ２４をマッピ
ングしたものであり、１０７バイトで１フレームを構成
している。
【０００８】図１７はＴＵ−２のフレーム構成を説明す
る図である。ＴＵ−２のフレーム構成はＶＣ−２にＴＵ
−２ポインタを付加したものであり、１０８バイトの構
成となる。また、ＴＵ−２ポインタは４マルチフレーム
構成をとっており、４バイトのポインタでＶＣ−２の管
理情報であるＶ５の位置を示す。
る図である。ＴＵ−２のフレーム構成はＶＣ−２にＴＵ
−２ポインタを付加したものであり、１０８バイトの構
成となる。また、ＴＵ−２ポインタは４マルチフレーム
構成をとっており、４バイトのポインタでＶＣ−２の管
理情報であるＶ５の位置を示す。
【０００９】図１８はＴＵ−２からＶＣ−３へのマッピ
ングを説明する図である。図１４で説明したようにＴＵ
−２は１つでＴＵＧ−２となり、ＴＵＧ−２を７多重し
てＶＣ−３となる。また、図１７に示すようにＴＵ−２
の１０８バイトを１２列×９行に区切り、ＴＵＧ−２の
＃１の第１列〜ＴＵＧ−２の＃７の第１列、ＴＵＧ−２
の＃２の第１列〜ＴＵＧ−２の＃７の第２列、以下同様
にＴＵＧ−２の＃１の第１２列〜ＴＵＧ−２の＃７の第
１２列の順にバイトインタリーブで多重化しＶＣ−３と
する。
ングを説明する図である。図１４で説明したようにＴＵ
−２は１つでＴＵＧ−２となり、ＴＵＧ−２を７多重し
てＶＣ−３となる。また、図１７に示すようにＴＵ−２
の１０８バイトを１２列×９行に区切り、ＴＵＧ−２の
＃１の第１列〜ＴＵＧ−２の＃７の第１列、ＴＵＧ−２
の＃２の第１列〜ＴＵＧ−２の＃７の第２列、以下同様
にＴＵＧ−２の＃１の第１２列〜ＴＵＧ−２の＃７の第
１２列の順にバイトインタリーブで多重化しＶＣ−３と
する。
【００１０】図１９はＶＣ−３からＳＴＭ−０へのマッ
ピングを説明する図である。ＶＣ−３にＡＵポインタを
付加してＳＴＭ−０フレームを構成する。ＶＣ−３はＳ
ＴＭ−０フレームのペイロードに収容され、ＡＵポイン
タでＶＣ−３の先頭を表示する。
ピングを説明する図である。ＶＣ−３にＡＵポインタを
付加してＳＴＭ−０フレームを構成する。ＶＣ−３はＳ
ＴＭ−０フレームのペイロードに収容され、ＡＵポイン
タでＶＣ−３の先頭を表示する。
【００１１】かかる処理によりＣ−２からＳＴＭ−０へ
の多重化が行われる。図２０は従来例の多重化送信装置
を説明する図である。図の多重化送信装置は図１４に示
したＣ−１１あるいはＣ−２からＳＴＭ−１への多重を
行うものである。
の多重化が行われる。図２０は従来例の多重化送信装置
を説明する図である。図の多重化送信装置は図１４に示
したＣ−１１あるいはＣ−２からＳＴＭ−１への多重を
行うものである。
【００１２】図中の１０ＡはＶＣ−１１を終端するＶＣ
−１１終端部１１Ａ、ＴＵ−１１を終端するＴＵ−１１
終端部１２Ａ、ＶＣ−２を終端するＶＣ−２終端部１３
Ａ、ＴＵ−２を終端するＴＵ−２終端部１４Ａからなる
ＴＵＧ処理部であり、ＴＵＧ−２を出力する。
−１１終端部１１Ａ、ＴＵ−１１を終端するＴＵ−１１
終端部１２Ａ、ＶＣ−２を終端するＶＣ−２終端部１３
Ａ、ＴＵ−２を終端するＴＵ−２終端部１４Ａからなる
ＴＵＧ処理部であり、ＴＵＧ−２を出力する。
【００１３】２０ＡはＴＵＧ処理部１０Ａから出力され
たＴＵＧ−２を７個バイトインタリーブで多重化するバ
イトインタリーブ部であり、２１ＡはＶＣ−３を終端す
るＶＣ−３終端部、２２ＡはＡＵ−３を終端するＡＵ−
３終端部、３０ＡはＳＴＭ−１を終端するＳＴＭ−１終
端部である。
たＴＵＧ−２を７個バイトインタリーブで多重化するバ
イトインタリーブ部であり、２１ＡはＶＣ−３を終端す
るＶＣ−３終端部、２２ＡはＡＵ−３を終端するＡＵ−
３終端部、３０ＡはＳＴＭ−１を終端するＳＴＭ−１終
端部である。
【００１４】このように、低次群のディジタルデータを
高次群のディジタルデータに多重化して送信する場合、
それぞれ処理部、終端部でポインタ処理、パスオーバヘ
ッドＰＯＨ処理が必要となる。
高次群のディジタルデータに多重化して送信する場合、
それぞれ処理部、終端部でポインタ処理、パスオーバヘ
ッドＰＯＨ処理が必要となる。
【００１５】
【発明が解決しようとする課題】上述の従来例の多重化
送信装置ではポインタ処理、パスオーバヘッドＰＯＨの
処理が数段に亘って必要となり、装置のハードウェア量
が大きくなってしまう。
送信装置ではポインタ処理、パスオーバヘッドＰＯＨの
処理が数段に亘って必要となり、装置のハードウェア量
が大きくなってしまう。
【００１６】また、高次群のディジタルデータを低次群
のディジタルデータに分離化して出力する場合も同様
に、ポインタ処理、パスオーバヘッドＰＯＨの処理が数
段に亘って必要となる。
のディジタルデータに分離化して出力する場合も同様
に、ポインタ処理、パスオーバヘッドＰＯＨの処理が数
段に亘って必要となる。
【００１７】本発明は、低次群のディジタルデータと高
次群のディジタルデータの間で多重化処理、分離化処理
を行うとき、ポインタを使用することなく、高次群への
マッピングを行う多重化送信装置、低次群へのデマッピ
ングを行う分離化受信装置を実現しようとする。
次群のディジタルデータの間で多重化処理、分離化処理
を行うとき、ポインタを使用することなく、高次群への
マッピングを行う多重化送信装置、低次群へのデマッピ
ングを行う分離化受信装置を実現しようとする。
【００１８】
【課題を解決するための手段】図１は本発明の第１の原
理を説明する図である。図は低次群のディジタルデータ
を高次群のディジタルデータに多重化して出力する多重
化送信装置を示す。
理を説明する図である。図は低次群のディジタルデータ
を高次群のディジタルデータに多重化して出力する多重
化送信装置を示す。
【００１９】図中の１００は低次群のディジタルデータ
を受信するデータ受信手段であり、２００はデータ受信
手段１００で受信した低次群のディジタルデータを格納
する記憶手段であり、３００は記憶手段２００に格納さ
れた低次群のディジタルデータを高次群のディジタルデ
ータの所定の位置へのマッピングを行うマッピング手段
である。
を受信するデータ受信手段であり、２００はデータ受信
手段１００で受信した低次群のディジタルデータを格納
する記憶手段であり、３００は記憶手段２００に格納さ
れた低次群のディジタルデータを高次群のディジタルデ
ータの所定の位置へのマッピングを行うマッピング手段
である。
【００２０】かかる構成により、データ受信手段１００
で受信した低次群のディジタルデータを記憶手段２００
に格納し、マッピング手段３００により、装置内速度で
各フレームの先頭から読み出すことにより、高次群のデ
ィジタルデータの所定の位置にマッピングする。
で受信した低次群のディジタルデータを記憶手段２００
に格納し、マッピング手段３００により、装置内速度で
各フレームの先頭から読み出すことにより、高次群のデ
ィジタルデータの所定の位置にマッピングする。
【００２１】このような処理により、ポインタ処理、Ｐ
ＯＨの処理を行うことなく、低次群のディジタルデータ
を高次群のディジタルデータに多重化できるので、装置
のハードウェア規模を縮小できる。（請求項１） 図２は本発明の第２の原理を説明する図である。
ＯＨの処理を行うことなく、低次群のディジタルデータ
を高次群のディジタルデータに多重化できるので、装置
のハードウェア規模を縮小できる。（請求項１） 図２は本発明の第２の原理を説明する図である。
【００２２】図は高次群のディジタルデータを低次群の
ディジタルデータに分離化して出力する分離化受信装置
を示す。図中の２００は受信した高次群のディジタルデ
ータを格納する記憶手段であり、４００は受信した高次
群のディジタルデータを、記憶手段２００の低次群の所
定の回線の所定のタイムスロットに対応するアドレスに
格納するデマッピング手段であり、５００は記憶手段２
００に格納された高次群のディジタルデータを低次群の
ディジタルデータの所定の位置へ出力するデータ出力手
段である。
ディジタルデータに分離化して出力する分離化受信装置
を示す。図中の２００は受信した高次群のディジタルデ
ータを格納する記憶手段であり、４００は受信した高次
群のディジタルデータを、記憶手段２００の低次群の所
定の回線の所定のタイムスロットに対応するアドレスに
格納するデマッピング手段であり、５００は記憶手段２
００に格納された高次群のディジタルデータを低次群の
ディジタルデータの所定の位置へ出力するデータ出力手
段である。
【００２３】かかる構成により、受信した高次群のディ
ジタルデータを、デマッピング手段４００により、低次
群の所定の回線の所定のタイムスロットに対応する記憶
手段２００のアドレスに書き込み、データ出力手段５０
０により低次群の速度で出力する。
ジタルデータを、デマッピング手段４００により、低次
群の所定の回線の所定のタイムスロットに対応する記憶
手段２００のアドレスに書き込み、データ出力手段５０
０により低次群の速度で出力する。
【００２４】このような処理により、ポインタ処理、Ｐ
ＯＨの処理を行うことなく、高次群のディジタルデータ
を低次群のディジタルデータに分離化できるので、装置
のハードウェア規模を縮小できる。（請求項２）
ＯＨの処理を行うことなく、高次群のディジタルデータ
を低次群のディジタルデータに分離化できるので、装置
のハードウェア規模を縮小できる。（請求項２）
【００２５】
【発明の実施の形態】図３は本発明の実施の形態（１）
のブロック構成を説明する図である。（Ａ）は多重化送
信装置の構成を示し、原理図で説明したデータ受信手段
１００を同期検出部１１０、シリアル／パラレル変換回
路１２０で構成し、記憶手段２００をエラスティックメ
モリ２１０、ライト制御部２２０、リード制御部２３０
で構成し、マッピング手段３００をマッピング処理部３
１０、回線選択制御部３２０から構成している。
のブロック構成を説明する図である。（Ａ）は多重化送
信装置の構成を示し、原理図で説明したデータ受信手段
１００を同期検出部１１０、シリアル／パラレル変換回
路１２０で構成し、記憶手段２００をエラスティックメ
モリ２１０、ライト制御部２２０、リード制御部２３０
で構成し、マッピング手段３００をマッピング処理部３
１０、回線選択制御部３２０から構成している。
【００２６】図において、太線に付した斜線と８は８ビ
ットのパラレルデータであることを示す。以下の図にお
いては、斜線および数字の８は省略する。図４は本発明
のマッピング処理を説明する図を示す。以下、本発明の
マッピング処理を６．３１２Ｍｂ／ｓのＣ−２の７本
を、ＳＴＭ−０の５０Ｍｂ／ｓに収容する例で説明す
る。
ットのパラレルデータであることを示す。以下の図にお
いては、斜線および数字の８は省略する。図４は本発明
のマッピング処理を説明する図を示す。以下、本発明の
マッピング処理を６．３１２Ｍｂ／ｓのＣ−２の７本
を、ＳＴＭ−０の５０Ｍｂ／ｓに収容する例で説明す
る。
【００２７】図に示すようにＣ−２の７本のデータ、Ｃ
−２−＃１〜Ｃ−２−＃７はそれぞれ独立の回線から入
力されるので、非同期で入力される。これをそれぞれ１
フレーム分のエラスティックメモリ２１０に書き込み、
装置内速度で各フレームの先頭から読み出しＳＴＭ−０
の固定位置にマッピングする。
−２−＃１〜Ｃ−２−＃７はそれぞれ独立の回線から入
力されるので、非同期で入力される。これをそれぞれ１
フレーム分のエラスティックメモリ２１０に書き込み、
装置内速度で各フレームの先頭から読み出しＳＴＭ−０
の固定位置にマッピングする。
【００２８】図５は本発明の実施の形態（１）のＳ／Ｐ
変換のタイムチャートを示す。図のタイムチャートは図
３の同期検出部１１０が６．３１２Ｍｂ／ｓの同期パタ
ーンＦを検出してフレーム同期をとり、シリアル／パラ
レル変換回路１２０によって、６．３１２Ｍｂ／ｓのシ
リアルデータを８ビットのパラレルデータに変換する動
作を示す。
変換のタイムチャートを示す。図のタイムチャートは図
３の同期検出部１１０が６．３１２Ｍｂ／ｓの同期パタ
ーンＦを検出してフレーム同期をとり、シリアル／パラ
レル変換回路１２０によって、６．３１２Ｍｂ／ｓのシ
リアルデータを８ビットのパラレルデータに変換する動
作を示す。
【００２９】図において、図１５で説明したＣ−２のＴ
Ｓ１の＃１〜＃４をＣＨ１〜ＣＨ４、ＴＳ２の＃１〜＃
４をＣＨ５〜ＣＨ８（以下同様）と称する。図６は本発
明の実施の形態（１）のメモリライトのタイムチャート
を示す。
Ｓ１の＃１〜＃４をＣＨ１〜ＣＨ４、ＴＳ２の＃１〜＃
４をＣＨ５〜ＣＨ８（以下同様）と称する。図６は本発
明の実施の形態（１）のメモリライトのタイムチャート
を示す。
【００３０】図３のライト制御部２２０は、アドレスを
リセットするアドレスリセット信号ＷＲと書き込みアド
レスを生成し、エラスティックメモリ２１０への書込み
制御を行う。図において、ライトイネーブル信号ＷＩに
したがってＣＨ１〜ＣＨ３の８ビットのパラレルデータ
をエラスティックメモリ２１０のアドレス１〜アドレス
３に書き込む動作を示す。ＣＨ４以降についても同様の
処理を行う。
リセットするアドレスリセット信号ＷＲと書き込みアド
レスを生成し、エラスティックメモリ２１０への書込み
制御を行う。図において、ライトイネーブル信号ＷＩに
したがってＣＨ１〜ＣＨ３の８ビットのパラレルデータ
をエラスティックメモリ２１０のアドレス１〜アドレス
３に書き込む動作を示す。ＣＨ４以降についても同様の
処理を行う。
【００３１】図７は本発明の実施の形態（１）のメモリ
リードのタイムチャートを示す。図のタイムチャートは
エラスティックメモリ２１０に書き込まれたデータを装
置内速度の６．４８Ｍｂ／ｓで読み出す動作を示す。装
置内のフレーム位相に合わせてリード制御部２３０はア
ドレスリセット信号ＲＲと読み出しアドレスを生成し読
出し処理を行う。
リードのタイムチャートを示す。図のタイムチャートは
エラスティックメモリ２１０に書き込まれたデータを装
置内速度の６．４８Ｍｂ／ｓで読み出す動作を示す。装
置内のフレーム位相に合わせてリード制御部２３０はア
ドレスリセット信号ＲＲと読み出しアドレスを生成し読
出し処理を行う。
【００３２】ここでは、図６でエラスティックメモリ２
１０に書き込んだＣＨ１〜ＣＨ３の８ビットのパラレル
データを読み出して、ＳＴＭ−０フレームへマッピング
を行う動作を示す。図においては、多重化したＣ−２の
７本の回線の中の＃１の回線を選択し、＃１回線のＣＨ
１、ＣＨ２以下をマッピングする処理を示しているが、
回線選択制御部３２０は回線＃１〜＃７を順次選択し、
マッピング処理部３１０は選択した回線にしたがい、Ｓ
ＴＭ−０フレームの指定の位置へマッピングを行う。
１０に書き込んだＣＨ１〜ＣＨ３の８ビットのパラレル
データを読み出して、ＳＴＭ−０フレームへマッピング
を行う動作を示す。図においては、多重化したＣ−２の
７本の回線の中の＃１の回線を選択し、＃１回線のＣＨ
１、ＣＨ２以下をマッピングする処理を示しているが、
回線選択制御部３２０は回線＃１〜＃７を順次選択し、
マッピング処理部３１０は選択した回線にしたがい、Ｓ
ＴＭ−０フレームの指定の位置へマッピングを行う。
【００３３】図８は本発明の実施の形態（１）の多重化
送信装置の回路構成を説明する図である。図は図３の
（Ａ）に示した多重化送信装置の回路構成を示すもので
あり、シリアル／パラレル変換回路１２０をシフトレジ
スタ１２１とデコーダ１２２とＤ−フリップフロップ回
路ＤＦ１〜ＤＦ８から構成し、同期検出部１１０を同期
パターン検出部１１１で構成し、ライト制御部２２０を
７８９進のカウンタ２２１で構成し、リード制御部２３
０を６４８０進のカウンタ２３１とデコーダ２３２、回
線選択制御部３２０をデコーダ３２１とセレクタ３２２
で構成し、マッピング処理部３１０をＡＮＤ回路Ａ１〜
Ａ８、ＯＲ回路ＯＲ１〜ＯＲ８、Ｄ−フリップフロップ
回路ＤＦ１１〜ＤＦ１８から構成している。
送信装置の回路構成を説明する図である。図は図３の
（Ａ）に示した多重化送信装置の回路構成を示すもので
あり、シリアル／パラレル変換回路１２０をシフトレジ
スタ１２１とデコーダ１２２とＤ−フリップフロップ回
路ＤＦ１〜ＤＦ８から構成し、同期検出部１１０を同期
パターン検出部１１１で構成し、ライト制御部２２０を
７８９進のカウンタ２２１で構成し、リード制御部２３
０を６４８０進のカウンタ２３１とデコーダ２３２、回
線選択制御部３２０をデコーダ３２１とセレクタ３２２
で構成し、マッピング処理部３１０をＡＮＤ回路Ａ１〜
Ａ８、ＯＲ回路ＯＲ１〜ＯＲ８、Ｄ−フリップフロップ
回路ＤＦ１１〜ＤＦ１８から構成している。
【００３４】図において、カウンタ２２１は７８９進の
カウンタであり、Ｃ−２フレームの７８９ビットのそれ
ぞれのビット位置を検出し、ＣＨごとの８ビットパラレ
ルデータとしての書込みを制御する。また、カウンタ２
３１は６４８０進のカウンタであり、６．４８Ｍｂ／ｓ
のクロックにしたがって、ＳＴＭ−０フレームの指定の
位置に、Ｃ−２のデータをマッピングして出力する制御
を行う。
カウンタであり、Ｃ−２フレームの７８９ビットのそれ
ぞれのビット位置を検出し、ＣＨごとの８ビットパラレ
ルデータとしての書込みを制御する。また、カウンタ２
３１は６４８０進のカウンタであり、６．４８Ｍｂ／ｓ
のクロックにしたがって、ＳＴＭ−０フレームの指定の
位置に、Ｃ−２のデータをマッピングして出力する制御
を行う。
【００３５】図３の（Ｂ）は分離化受信装置の構成を示
し、原理図で説明した記憶手段２００をエラスティック
メモリ２１０、ライト制御部２２０、リード制御部２３
０で構成し、デマッピング手段４００をデマッピング処
理部４１０、回線選択制御部４２０で構成し、データ出
力手段５００をパラレル／シリアル変換回路５１０から
構成している。
し、原理図で説明した記憶手段２００をエラスティック
メモリ２１０、ライト制御部２２０、リード制御部２３
０で構成し、デマッピング手段４００をデマッピング処
理部４１０、回線選択制御部４２０で構成し、データ出
力手段５００をパラレル／シリアル変換回路５１０から
構成している。
【００３６】図の構成により、ＳＴＭ−０フレームの固
定位置にマッピングされている７回線分の６．３１２Ｍ
ｂ／ｓのデータから、指定の１回線を選択して出力する
例で説明する。
定位置にマッピングされている７回線分の６．３１２Ｍ
ｂ／ｓのデータから、指定の１回線を選択して出力する
例で説明する。
【００３７】図において、回線選択制御部４２０により
回線＃１〜＃７の７回線の中の１回線を指定し、デマッ
ピング処理部４１０を介して、ライト制御部２２０で生
成したライトアドレスにより、データの先頭からエラス
ティックメモリ２１０に書込みを行う。
回線＃１〜＃７の７回線の中の１回線を指定し、デマッ
ピング処理部４１０を介して、ライト制御部２２０で生
成したライトアドレスにより、データの先頭からエラス
ティックメモリ２１０に書込みを行う。
【００３８】エラスティックメモリ２１０に書き込まれ
たデータは速度６．３１２Ｍｂ／ｓのクロックで６Ｍｂ
／ｓフレームの先頭から読出しを行い、読み出した８ビ
ットパラレルデータをパラレル／シリアル変換回路５１
０でをシリアルデータに変換して出力する。
たデータは速度６．３１２Ｍｂ／ｓのクロックで６Ｍｂ
／ｓフレームの先頭から読出しを行い、読み出した８ビ
ットパラレルデータをパラレル／シリアル変換回路５１
０でをシリアルデータに変換して出力する。
【００３９】図３（Ａ）、（Ｂ）に使用するエラスティ
ックメモリの端子機能は下記の通りである。 ＷＣＫ；書込みクロック入力。内蔵のクロックドライバ
を介して書込みカウンタを歩進させる。また、書込み側
データ、制御信号の読込みタイミングを与える。停止時
はＷＣＫ＝１とする。
ックメモリの端子機能は下記の通りである。 ＷＣＫ；書込みクロック入力。内蔵のクロックドライバ
を介して書込みカウンタを歩進させる。また、書込み側
データ、制御信号の読込みタイミングを与える。停止時
はＷＣＫ＝１とする。
【００４０】ＷＤＴ１〜８；書込みデータ入力。書込み
クロックの立ち上がりで書き込まれ、書込みカウンタで
指定されるメモリセルに保持される。 ＷＲ；書込みカウンタを先頭アドレスにリセットする負
極性制御信号入力。
クロックの立ち上がりで書き込まれ、書込みカウンタで
指定されるメモリセルに保持される。 ＷＲ；書込みカウンタを先頭アドレスにリセットする負
極性制御信号入力。
【００４１】ＷＩ；書込みカウンタの歩進を禁止する負
極性制御信号入力。ＸＷＲに優先する。 ＲＩ；読出しカウンタの歩進を禁止する負極性制御信号
入力。ＸＲＲに優先する。
極性制御信号入力。ＸＷＲに優先する。 ＲＩ；読出しカウンタの歩進を禁止する負極性制御信号
入力。ＸＲＲに優先する。
【００４２】ＲＲ；読出しカウンタを先頭アドレスにリ
セットする負極性制御信号入力。 ＲＤＴ１〜８；読出しデータ出力。読出しクロックの立
ち上がりで読出しカウンタで指定されるメモリセルの内
容を出力する。
セットする負極性制御信号入力。 ＲＤＴ１〜８；読出しデータ出力。読出しクロックの立
ち上がりで読出しカウンタで指定されるメモリセルの内
容を出力する。
【００４３】ＲＣＫ；読出しクロック入力。内蔵のクロ
ックドライバを介して読出しカウンタを歩進させる。停
止時はＲＣＫ＝１とする。
ックドライバを介して読出しカウンタを歩進させる。停
止時はＲＣＫ＝１とする。
【００４４】エラスティックメモリ２１０は上述の端子
からデータ、制御信号を入力することにより、本発明の
マッピング、デマッピング処理を行う。図９は本発明の
実施の形態（１）の低次群データ抽出のタイムチャート
を示す。
からデータ、制御信号を入力することにより、本発明の
マッピング、デマッピング処理を行う。図９は本発明の
実施の形態（１）の低次群データ抽出のタイムチャート
を示す。
【００４５】（Ａ）は書込みタイムチャートを示す。Ｓ
ＴＭ−０の６．４８Ｍｂ／ｓのクロックに同期してＳＴ
Ｍ−０のデータが入力され、これを回線選択制御部４２
０からの回線選択信号により、例えば、回線＃１を選択
してＥＳライトイネーブル信号によりエラスティックメ
モリ２１０に８ビットのパラレルデータとして書込みを
行う。
ＴＭ−０の６．４８Ｍｂ／ｓのクロックに同期してＳＴ
Ｍ−０のデータが入力され、これを回線選択制御部４２
０からの回線選択信号により、例えば、回線＃１を選択
してＥＳライトイネーブル信号によりエラスティックメ
モリ２１０に８ビットのパラレルデータとして書込みを
行う。
【００４６】（Ｂ）は読出しタイムチャートを示す。エ
ラスティックメモリ２１０の読出しは６．３１２Ｍｂ／
ｓのクロックでデータを読み出す。このとき、ＥＳリー
ドイネーブル信号の５クロック経過後にデータを出力す
るようにしている。図９においては、回線＃１のデータ
を出力するタイムチャートで説明しているが、他の回線
のデータを出力するときは、該当する回線のタイミング
位置に回線選択信号を出力することにより、指定の回線
のデータを出力することができる。
ラスティックメモリ２１０の読出しは６．３１２Ｍｂ／
ｓのクロックでデータを読み出す。このとき、ＥＳリー
ドイネーブル信号の５クロック経過後にデータを出力す
るようにしている。図９においては、回線＃１のデータ
を出力するタイムチャートで説明しているが、他の回線
のデータを出力するときは、該当する回線のタイミング
位置に回線選択信号を出力することにより、指定の回線
のデータを出力することができる。
【００４７】図１０は本発明の実施の形態（１）の分離
化受信装置の回路構成を説明する図である。図は図３の
（Ｂ）に示した多重化送信装置の回路構成を示すもので
あり、ライト制御部２２０を６４８０進のカウンタ２２
１とデコーダ２２２で構成し、リード制御部２３０を７
８９進のカウンタ２３１とデコーダ２３２、デマッピン
グ処理部４１０をＤＦ１〜ＤＦ８から構成し、回線選択
制御部４２０をデコーダ４２１とセレクタ４２２で構成
し、パラレル／シリアル変換回路５１０をシフトレジス
タ５１１から構成している。
化受信装置の回路構成を説明する図である。図は図３の
（Ｂ）に示した多重化送信装置の回路構成を示すもので
あり、ライト制御部２２０を６４８０進のカウンタ２２
１とデコーダ２２２で構成し、リード制御部２３０を７
８９進のカウンタ２３１とデコーダ２３２、デマッピン
グ処理部４１０をＤＦ１〜ＤＦ８から構成し、回線選択
制御部４２０をデコーダ４２１とセレクタ４２２で構成
し、パラレル／シリアル変換回路５１０をシフトレジス
タ５１１から構成している。
【００４８】また、図３の（Ａ）、（Ｂ）では、独立し
た多重化送信装置、分離化受信装置として説明したが、
かかる多重化機能、分離化機能を備えた多重分離化送受
信装置として構成することも可能である。
た多重化送信装置、分離化受信装置として説明したが、
かかる多重化機能、分離化機能を備えた多重分離化送受
信装置として構成することも可能である。
【００４９】図１１は本発明の実施の形態（２）のブロ
ック構成を説明する図を示す。（Ａ）は実施の形態
（２）の多重化送信装置を示し、実施の形態（１）では
エラスティックメモリを使用していたものを、低次群デ
ータ（ここでは１．５４４Ｍｂ／ｓ）をＣＨ１〜ＣＨ２
４（８ビットパラレルデータ）に分離して、ラッチする
ラッチ部６００を設けて構成したものである。
ック構成を説明する図を示す。（Ａ）は実施の形態
（２）の多重化送信装置を示し、実施の形態（１）では
エラスティックメモリを使用していたものを、低次群デ
ータ（ここでは１．５４４Ｍｂ／ｓ）をＣＨ１〜ＣＨ２
４（８ビットパラレルデータ）に分離して、ラッチする
ラッチ部６００を設けて構成したものである。
【００５０】マッピング制御部６２０はマッピング部６
１０を介してラッチ部６００でラッチした低次群のデー
タを高次群のデータの指定の位置にマッピングすること
により、例えば、ＳＴＭ−０の高次群のデータを出力す
る。
１０を介してラッチ部６００でラッチした低次群のデー
タを高次群のデータの指定の位置にマッピングすること
により、例えば、ＳＴＭ−０の高次群のデータを出力す
る。
【００５１】（Ｂ）は実施の形態（２）の分離化受信装
置を示し、高次群データ、ここでは、ＳＴＭ−０フレー
ムの固定位置にマッピングされたデータを、デマッピン
グ制御部７２０がフレームパルスを基準にデマッピング
部７１０でＣＨ１〜ＣＨ２４のチャネルごとの８パラレ
ルのデータに分離し、分離したデータをラッチ部７００
でラッチしたのち１．５４４Ｍｂ／ｓの低次群のデータ
して出力する。
置を示し、高次群データ、ここでは、ＳＴＭ−０フレー
ムの固定位置にマッピングされたデータを、デマッピン
グ制御部７２０がフレームパルスを基準にデマッピング
部７１０でＣＨ１〜ＣＨ２４のチャネルごとの８パラレ
ルのデータに分離し、分離したデータをラッチ部７００
でラッチしたのち１．５４４Ｍｂ／ｓの低次群のデータ
して出力する。
【００５２】図１２は本発明の実施の形態（２）のデー
タラッチによるマッピングタイムチャートを示す。図は
図１１で説明した処理をタイムチャートとして表したも
のである。
タラッチによるマッピングタイムチャートを示す。図は
図１１で説明した処理をタイムチャートとして表したも
のである。
【００５３】１．５４４Ｍｂ／ｓのシリアルデータは８
ビットの２４チャネルのデータが８ＫＨｚの周期で繰り
返される。これを８ビットパラレルの２４チャネルのデ
ータに変換したのちラッチ部６００でラッチする。これ
を、マッピング制御部６２０の制御によりマッピング部
がＳＴＭ−０フレームの指定の位置にマッピングする。
ビットの２４チャネルのデータが８ＫＨｚの周期で繰り
返される。これを８ビットパラレルの２４チャネルのデ
ータに変換したのちラッチ部６００でラッチする。これ
を、マッピング制御部６２０の制御によりマッピング部
がＳＴＭ−０フレームの指定の位置にマッピングする。
【００５４】図１３は本発明の実施の形態（３）のブロ
ック構成を説明する図である。図はライトアドレスとリ
ードアドレスの接近によるエラスティックメモリ２１０
の誤動作を回避するものであり、図３（Ａ）の構成に、
ライト制御部２２０とリード制御部２３０の生成するア
ドレスの位相関係を監視する位相監視部８００と、入力
データを遅延させる遅延回路８１０と、入力データと入
力データを遅延させたデータの何れかを選択して出力す
るセレクタ８２０を追加して構成したものである。
ック構成を説明する図である。図はライトアドレスとリ
ードアドレスの接近によるエラスティックメモリ２１０
の誤動作を回避するものであり、図３（Ａ）の構成に、
ライト制御部２２０とリード制御部２３０の生成するア
ドレスの位相関係を監視する位相監視部８００と、入力
データを遅延させる遅延回路８１０と、入力データと入
力データを遅延させたデータの何れかを選択して出力す
るセレクタ８２０を追加して構成したものである。
【００５５】エラスティックメモリ２１０の動作保証と
して、ライトアドレスとリードアドレスは５クロック以
上離れていることが必要である。本発明では、書込み側
の速度と読出し側の速度が異なっているので、アドレス
が次第に接近してくる。アドレスが接近してきて５クロ
ック以内になった場合、セレクタ８２０は遅延回路８１
０で遅延させたデータを選択することによりアドレスの
接近を防ぎエラスティックメモリ２１０の誤動作を防止
する。
して、ライトアドレスとリードアドレスは５クロック以
上離れていることが必要である。本発明では、書込み側
の速度と読出し側の速度が異なっているので、アドレス
が次第に接近してくる。アドレスが接近してきて５クロ
ック以内になった場合、セレクタ８２０は遅延回路８１
０で遅延させたデータを選択することによりアドレスの
接近を防ぎエラスティックメモリ２１０の誤動作を防止
する。
【００５６】
【発明の効果】本発明によれば、Ｃ−１１、Ｃ−２の低
次群データから、ＳＴＭ−Ｎの高次群へのマッピングお
よび、ＳＴＭ−Ｎの高次群からＣ−１１、Ｃ−２の低次
群データへのデマッピング行うとき、ＰＯＨ処理、ポイ
ンタ処理を行うことなくマッピング、デマッピングが可
能となるので、装置のハードウェア規模を減少すること
が可能となる。
次群データから、ＳＴＭ−Ｎの高次群へのマッピングお
よび、ＳＴＭ−Ｎの高次群からＣ−１１、Ｃ−２の低次
群データへのデマッピング行うとき、ＰＯＨ処理、ポイ
ンタ処理を行うことなくマッピング、デマッピングが可
能となるので、装置のハードウェア規模を減少すること
が可能となる。
【図１】 本発明の第１の原理を説明する図
【図２】 本発明の第２の原理を説明する図
【図３】 本発明の実施の形態（１）のブロック構成を
説明する図
説明する図
【図４】 本発明のマッピング処理を説明する図
【図５】 本発明の実施の形態（１）のＳ／Ｐ変換のタ
イムチャート
イムチャート
【図６】 本発明の実施の形態（１）のメモリライトの
タイムチャート
タイムチャート
【図７】 本発明の実施の形態（１）のメモリリードの
タイムチャート
タイムチャート
【図８】 本発明の実施の形態（１）の多重化送信装置
の回路構成を説明する図
の回路構成を説明する図
【図９】 本発明の実施の形態（１）の低次群データ抽
出のタイムチャート
出のタイムチャート
【図１０】 本発明の実施の形態（１）の分離化受信装
置の回路構成を説明する図
置の回路構成を説明する図
【図１１】 本発明の実施の形態（２）のブロック構成
を説明する図
を説明する図
【図１２】 本発明の実施の形態（２）のデータラッチ
によるマッピングタイムチャート
によるマッピングタイムチャート
【図１３】 本発明の実施の形態（３）のブロック構成
を説明する図
を説明する図
【図１４】 従来例のマッピング処理を説明する図
【図１５】 Ｃ−２のフレーム構成を説明する図
【図１６】 ＶＣ−２のフレーム構成を説明する図
【図１７】 ＴＵ−２のフレーム構成を説明する図
【図１８】 ＴＵ−２からＶＣ−３へのマッピングを説
明する図
明する図
【図１９】 ＶＣ−３からＳＴＭ−０へのマッピングを
説明する図
説明する図
【図２０】 従来例の多重化送信装置を説明する図
１００ データ受信手段 １１０ 同期検出部 １１１ 同期パターン検出部 １２０ シリアル／パラレル変換回路 １２１、５１１ シフトレジスタ １２２、２２２、２３２、３２１、４２１、５１２ デ
コーダ ２００ 記憶手段 ２１０ エラスティックメモリ ２２０ ライト制御部 ２２１、２３１ カウンタ ２３０ リード制御部 ３００ マッピング手段 ３１０ マッピング処理部 ３２０、４２０ 回線選択制御部 ３２２、４２２、８２０ セレクタ ４００ デマッピング手段 ４１０ デマッピング処理部 ５００ データ出力手段 ５１０ パラレル／シリアル変換回路 ６００、７００ ラッチ部 ６１０ マッピング部 ６２０ マッピング制御部 ７１０ デマッピング部 ７２０ デマッピング制御部 ８００ 位相監視部 ８１０ 遅延回路 １０Ａ ＴＵＧ処理部 １１Ａ ＶＣ−１１終端部 １２Ａ ＴＵ−１１終端部 １３Ａ ＶＣ−２終端部 １４Ａ ＴＵ−２終端部 ２０Ａ バイトインタリーブ部 ２１Ａ ＶＣ−３終端部 ２２Ａ ＡＵ−３終端部 ３０Ａ ＳＴＭ−１終端部 ＤＦ１〜ＤＦ８、ＤＦ１１〜ＤＦ１８ フリップフロッ
プ回路 Ａ１〜Ａ８ ＡＮＤ回路 ＯＲ１〜ＯＲ８ ＯＲ回路
コーダ ２００ 記憶手段 ２１０ エラスティックメモリ ２２０ ライト制御部 ２２１、２３１ カウンタ ２３０ リード制御部 ３００ マッピング手段 ３１０ マッピング処理部 ３２０、４２０ 回線選択制御部 ３２２、４２２、８２０ セレクタ ４００ デマッピング手段 ４１０ デマッピング処理部 ５００ データ出力手段 ５１０ パラレル／シリアル変換回路 ６００、７００ ラッチ部 ６１０ マッピング部 ６２０ マッピング制御部 ７１０ デマッピング部 ７２０ デマッピング制御部 ８００ 位相監視部 ８１０ 遅延回路 １０Ａ ＴＵＧ処理部 １１Ａ ＶＣ−１１終端部 １２Ａ ＴＵ−１１終端部 １３Ａ ＶＣ−２終端部 １４Ａ ＴＵ−２終端部 ２０Ａ バイトインタリーブ部 ２１Ａ ＶＣ−３終端部 ２２Ａ ＡＵ−３終端部 ３０Ａ ＳＴＭ−１終端部 ＤＦ１〜ＤＦ８、ＤＦ１１〜ＤＦ１８ フリップフロッ
プ回路 Ａ１〜Ａ８ ＡＮＤ回路 ＯＲ１〜ＯＲ８ ＯＲ回路
フロントページの続き (72)発明者 中西 芳和 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内
Claims (5)
- 【請求項１】 ディジタル同期通信において、 低次群のディジタルデータを受信するデータ受信手段
と、 前記データ受信手段で受信した低次群のディジタルデー
タを格納する記憶手段と、 前記記憶手段に格納された低次群のディジタルデータを
高次群のディジタルデータの所定の位置へのマッピング
を行うマッピング手段を備え、 前記データ受信手段で受信した低次群のディジタルデー
タを前記記憶手段に格納し、マッピング手段により、高
次群のディジタルデータの所定の位置へマッピングを行
うことを特徴とする多重化送信装置。 - 【請求項２】 ディジタル同期通信において、 受信した高次群のディジタルデータを格納する記憶手段
と、 受信した高次群のディジタルデータを、記憶手段の低次
群の所定の回線の所定のタイムスロットに対応するアド
レスに格納するデマッピング手段と、 前記記憶手段に格納された高次群のディジタルデータを
低次群のディジタルデータの所定の位置へ出力するデー
タ出力手段を備え、 受信した高次群のディジタルデータを前記デマッピング
手段により、低次群の所定の回線の所定のタイムスロッ
トに対応する記憶手段のアドレスに書き込み、前記デー
タ出力手段により低次群の所定の回線の所定の位置に出
力することを特徴とする分離化受信装置。 - 【請求項３】 ディジタル同期通信において、 低次群のディジタルデータを格納する格納手段と、 前記データ受信手段で受信した低次群のディジタルデー
タを高次群のディジタルデータの所定の位置へのマッピ
ングを行うマッピング手段を備えた多重化装置と、 受信した高次群のディジタルデータを格納する格納手段
と、 高次群のディジタルデータを、前記記憶手段の低次群の
所定の回線の所定のタイムスロットに対応するアドレス
に格納するデマッピングデマッピング手段を備えた分離
化受信装置とを有することを特徴とする多重分離化送受
信装置。 - 【請求項４】 請求項１記載の多重化送信装置において
低次群のディジタルデータを受信するデータ受信手段
と、 前記データ受信手段で受信した低次群のディジタルデー
タをチャネルごとにラッチするラッチ手段を設け、 前記ラッチ手段でラッチした低次群のディジタルデータ
を高次群の所定の位置にマッピングすることを特徴とす
る多重化送信装置。 - 【請求項５】 請求項１記載の多重化送信装置において
前記記憶手段に書き込みを行うライトアドレス信号と、
前記記憶手段からの読み出しを行うリードアドレス信号
との接近を検出して、遅延処理を行う遅延挿脱部を設け
たことを特徴とする多重化送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8561298A JPH11284590A (ja) | 1998-03-31 | 1998-03-31 | 多重化送信装置、分離化受信装置および多重分離化送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8561298A JPH11284590A (ja) | 1998-03-31 | 1998-03-31 | 多重化送信装置、分離化受信装置および多重分離化送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284590A true JPH11284590A (ja) | 1999-10-15 |
Family
ID=13863671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8561298A Withdrawn JPH11284590A (ja) | 1998-03-31 | 1998-03-31 | 多重化送信装置、分離化受信装置および多重分離化送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284590A (ja) |
-
1998
- 1998-03-31 JP JP8561298A patent/JPH11284590A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |