JP3366330B2 - 時間又は空間ドメインにおいて切換を実行する方法 - Google Patents
時間又は空間ドメインにおいて切換を実行する方法Info
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- 238000000034 method Methods 0.000 title claims description 16
- 230000007704 transition Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000001419 dependent effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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-
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- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
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- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
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Description
【発明の詳細な説明】
発明の分野
本発明は、共通のフレーム構造を有する多数の異なる
ハイアラーキレベルの信号に対し、時間ドメインにおい
て切換を実行するための請求項１の前文に記載の方法
と、空間ドメインにおいて切換を実行するための請求項
３の前文に記載の方法とに係る。上記フレーム構造は、
例えば、SDHシステムで使用されるSTM−１信号のフレー
ム構造であり、このフレーム構造について、以下に詳細
に説明する。
ハイアラーキレベルの信号に対し、時間ドメインにおい
て切換を実行するための請求項１の前文に記載の方法
と、空間ドメインにおいて切換を実行するための請求項
３の前文に記載の方法とに係る。上記フレーム構造は、
例えば、SDHシステムで使用されるSTM−１信号のフレー
ム構造であり、このフレーム構造について、以下に詳細
に説明する。
従って、本発明の方法は、タイムスイッチ及びスペー
ススイッチの両方に使用することができる。この点につ
いて、タイムスイッチとは、到来信号のフレーム構造に
おけるタイムスロットの内容を出ていくフレーム構造に
おけるタイムスロットへ切り換えることのできる装置を
指す（時間における切り換え）。この装置は、タイムス
イッチと称するのに加えて、タイムスロット交換機とも
称する。更に、スペーススイッチとは、入りラインを出
ラインに接続することのできる切換装置を指す（空間に
おける切り換え）。
ススイッチの両方に使用することができる。この点につ
いて、タイムスイッチとは、到来信号のフレーム構造に
おけるタイムスロットの内容を出ていくフレーム構造に
おけるタイムスロットへ切り換えることのできる装置を
指す（時間における切り換え）。この装置は、タイムス
イッチと称するのに加えて、タイムスロット交換機とも
称する。更に、スペーススイッチとは、入りラインを出
ラインに接続することのできる切換装置を指す（空間に
おける切り換え）。
先行技術の説明
既知の切り換え方法においては、例えば、STM−１フ
レームの従属単位グループ（TU−12、TU−２、TU−３）
の切り換えは、TU−３レベルでは列13からそしてTU−２
及びTU−12レベルでは列19から切り換えをスタートし
て、３、21又は63個の列へ別々にスイッチング命令を与
えることにより実施されている。従って、一度に１つの
レベルで切り換えを行うことができる。別の方法は、63
列のブロックにおいて列19ないし270を切り換え、そし
てTU−３レベルにおいて列13ないし18へ別々にスイッチ
ング命令を与えることである。このように、３つのレベ
ル全てにおいて同時に交差接続を行うことができる。
レームの従属単位グループ（TU−12、TU−２、TU−３）
の切り換えは、TU−３レベルでは列13からそしてTU−２
及びTU−12レベルでは列19から切り換えをスタートし
て、３、21又は63個の列へ別々にスイッチング命令を与
えることにより実施されている。従って、一度に１つの
レベルで切り換えを行うことができる。別の方法は、63
列のブロックにおいて列19ないし270を切り換え、そし
てTU−３レベルにおいて列13ないし18へ別々にスイッチ
ング命令を与えることである。このように、３つのレベ
ル全てにおいて同時に交差接続を行うことができる。
しかしながら、既知の切り換え方法の欠点は、実際上
非常に複雑な装置を必要とすることである。
非常に複雑な装置を必要とすることである。
発明の要旨
本発明の目的は、上記欠点を克服することである。こ
れは、請求項１の特徴部分に開示された時間切り換えに
関する本発明の方法と、請求項４の特徴部分に開始され
た空間切り換えに関する本発明の方法とによって達成さ
れる。
れは、請求項１の特徴部分に開示された時間切り換えに
関する本発明の方法と、請求項４の特徴部分に開始され
た空間切り換えに関する本発明の方法とによって達成さ
れる。
本発明の考え方は、切り換えの観点から同じ形態でフ
レーム構造において繰り返される基本的な切換ブロック
を定めることによって到来信号のフレーム構造を利用
し、そして単に上記基本的な切換ブロックの切り換えに
意図されたアドレス制御メモリをベースとしてこのメモ
リを繰り返し読み取りそして交差接続されないタイムス
ロットにおいて切換命令をスキップすることにより全て
のタイムスロットの切り換えを実行することである。
レーム構造において繰り返される基本的な切換ブロック
を定めることによって到来信号のフレーム構造を利用
し、そして単に上記基本的な切換ブロックの切り換えに
意図されたアドレス制御メモリをベースとしてこのメモ
リを繰り返し読み取りそして交差接続されないタイムス
ロットにおいて切換命令をスキップすることにより全て
のタイムスロットの切り換えを実行することである。
本発明の解決策により、交差接続されるべき信号のレ
ベルを実際のスイッチに知らせる必要はない。従って、
この解決策は、実際の装置を従来よりも更に簡単に実施
できるようにする。
ベルを実際のスイッチに知らせる必要はない。従って、
この解決策は、実際の装置を従来よりも更に簡単に実施
できるようにする。
以下、添付図面を参照し、STM−１信号をベースとす
る例について本発明を詳細に説明する。
る例について本発明を詳細に説明する。
図面の簡単な説明
図１は、単一のSTM−Ｎフレームの基本構造を示す図
である。
である。
図２は、単一のSTM−１フレームの構造を示す図であ
る。
る。
図３は、既存のPCMシステムからのSTM−Ｎフレームの
組立を示す図である。
組立を示す図である。
図４は、STM−１フレーム及びこれに含まれた異なる
サイズのブロックを示す図である。
サイズのブロックを示す図である。
図５は、本発明のタイムスイッチ及び時間切換の実行
を示す図である。
を示す図である。
図６は、図５に示すタイムスイッチの読取ユニットを
詳細に示す図である。
詳細に示す図である。
図７は、本発明のタイムスイッチにおけるアドレス制
御メモリのスイッチング命令を異なるチャンネルにいか
に分配するかを３つの別々の場合について示す図であ
る。
御メモリのスイッチング命令を異なるチャンネルにいか
に分配するかを３つの別々の場合について示す図であ
る。
図８は、３つの異なるハイアラーキレベルの信号が同
時に切り換えられる場合に本発明のタイムスイッチにお
けるアドレス制御メモリのスイッチング命令を異なるハ
イアラーキレベルのチャンネルにいかに分配するかを示
す図である。
時に切り換えられる場合に本発明のタイムスイッチにお
けるアドレス制御メモリのスイッチング命令を異なるハ
イアラーキレベルのチャンネルにいかに分配するかを示
す図である。
図９は、本発明の解決策をスペーススイッチに適用し
た場合を示す図である。
た場合を示す図である。
好ましい実施例の詳細な説明
図１は、SDHネットワークに使用されるSTM−Ｎフレー
ムの構造を示し、そして図２は、単一のSTM−１フレー
ムを示す。STM−Ｎフレームは、９行及びNx270列のマト
リクスを備え、各行と列との間の接続点に１バイトが存
在するようにされる。Nx9の最初の列の行１ないし３及
び行５ないし９は、セクションオーバーヘッドSOHを備
え、そして行４は、AUポインタを備えている。フレーム
構造体の残り部分は、Nx261列の長さを有するセクショ
ンで形成され、STM−Ｎフレームのペイロードセクショ
ンを含む。
ムの構造を示し、そして図２は、単一のSTM−１フレー
ムを示す。STM−Ｎフレームは、９行及びNx270列のマト
リクスを備え、各行と列との間の接続点に１バイトが存
在するようにされる。Nx9の最初の列の行１ないし３及
び行５ないし９は、セクションオーバーヘッドSOHを備
え、そして行４は、AUポインタを備えている。フレーム
構造体の残り部分は、Nx261列の長さを有するセクショ
ンで形成され、STM−Ｎフレームのペイロードセクショ
ンを含む。
図２は、上記したように長さが270バイトの単一のSTM
−１フレームを示している。ペイロードセクションは、
１つ以上の管理単位AUを備えている。図示された例にお
いて、ペイロードセクションは、管理単位AU−４より成
り、これに最も高いレベルの仮想コンテナVC−４が挿入
される。（或いは又、STM−１転送フレームが３つのAU
−３単位を含み、その各々がそれに対応する下位レベル
の仮想コンテナVC−３を含んでもよい。）VC−４は、次
いで、各行の始めに配置されて１バイトの長さをもつ経
路オーバーヘッドPOH（全部で９バイト）と、次の２列
に配置された固定スタフFSと、次の３列に配置されたTU
−３ポインタ即ちナルポインタインジケータNPIと、次
の３列に配置された固体スタフ即ちVC−３経路オーバー
ヘッド（VC−３ POH）と、実際のペイロードセクショ
ンPLとで構成される。ナルポインタインジケータNPI
は、TU−３単位より成る従属単位グループTUG−３を、T
U−２単位より成る従属単位グループTUG−３から分離す
るのに使用される。
−１フレームを示している。ペイロードセクションは、
１つ以上の管理単位AUを備えている。図示された例にお
いて、ペイロードセクションは、管理単位AU−４より成
り、これに最も高いレベルの仮想コンテナVC−４が挿入
される。（或いは又、STM−１転送フレームが３つのAU
−３単位を含み、その各々がそれに対応する下位レベル
の仮想コンテナVC−３を含んでもよい。）VC−４は、次
いで、各行の始めに配置されて１バイトの長さをもつ経
路オーバーヘッドPOH（全部で９バイト）と、次の２列
に配置された固定スタフFSと、次の３列に配置されたTU
−３ポインタ即ちナルポインタインジケータNPIと、次
の３列に配置された固体スタフ即ちVC−３経路オーバー
ヘッド（VC−３ POH）と、実際のペイロードセクショ
ンPLとで構成される。ナルポインタインジケータNPI
は、TU−３単位より成る従属単位グループTUG−３を、T
U−２単位より成る従属単位グループTUG−３から分離す
るのに使用される。
図３は、STM−Ｎフレームを既存のビット流でいかに
形成できるかを示している。これらのビット流（図の右
側に示された1.5、２、６、８、34、45又は140Mビット/
s）は、第１の段階において、CCITTで指定されたコンテ
ナＣにパックされる。第２の段階において、制御データ
を含むオーバーヘッドバイトがこれらコンテナに挿入さ
れ、従って、上記仮想コンテナVC−11、VC−12、VC−
２、VC−３又はVC−４を得る（省略形の第１のサフィッ
クスはハイアラーキのレベルを表し、そして第２のサフ
ィックスは、ビットレートを表す）。この仮想コンテナ
は、同期ネットワークを経てその付与点まで通過する間
に不変のままである。ハイアラーキのレベルに基づい
て、更に、仮想コンテナは、それらにポインタを与える
ことにより上記のいわゆる従属単位TU又はAU単位（AU−
３及びAU−４）のいずれかに形成される。AU単位は、ST
M−１フレームに直接マップすることができるが、TU単
位は、従属単位グループTUG及びVC−３及びVC−４単位
を介してAU単位を形成するように組み立てねばならず、
これを次いでSTM−１フレームにマップすることができ
る。図３において、マッピングは連続する細い線で示さ
れ、整列は破線で示され、そしてマルチプレクスは、連
続する太い線で示されている。
形成できるかを示している。これらのビット流（図の右
側に示された1.5、２、６、８、34、45又は140Mビット/
s）は、第１の段階において、CCITTで指定されたコンテ
ナＣにパックされる。第２の段階において、制御データ
を含むオーバーヘッドバイトがこれらコンテナに挿入さ
れ、従って、上記仮想コンテナVC−11、VC−12、VC−
２、VC−３又はVC−４を得る（省略形の第１のサフィッ
クスはハイアラーキのレベルを表し、そして第２のサフ
ィックスは、ビットレートを表す）。この仮想コンテナ
は、同期ネットワークを経てその付与点まで通過する間
に不変のままである。ハイアラーキのレベルに基づい
て、更に、仮想コンテナは、それらにポインタを与える
ことにより上記のいわゆる従属単位TU又はAU単位（AU−
３及びAU−４）のいずれかに形成される。AU単位は、ST
M−１フレームに直接マップすることができるが、TU単
位は、従属単位グループTUG及びVC−３及びVC−４単位
を介してAU単位を形成するように組み立てねばならず、
これを次いでSTM−１フレームにマップすることができ
る。図３において、マッピングは連続する細い線で示さ
れ、整列は破線で示され、そしてマルチプレクスは、連
続する太い線で示されている。
図３から明らかなように、STM−１フレームは多数の
別々の方法で組み立てることができ、例えば、最高レベ
ルの仮想コンテナVC−４の内容は、組立をスタートした
レベル及び組立を実行した方法に基づいて変化し得る。
従って、STM−１信号は、例えば、３つのTU−３単位、
又は21個のTU−２単位、又は63個のTU−12単位（或い
は、上記単位のあるものの任意の組み合わせ）を含んで
もよい。上位レベルの単位が多数の下位レベルの単位を
含み、例えば、VC−４単位がTU−12単位を含む（図３の
単一のVC−４単位には63個のこのような単位がある）と
きには、下位レベル単位の各１つから第１バイトを最初
に連続的に取り出し、次いで、第２バイトを取り出し、
等々とするようにインターリーブすることにより下位レ
ベル単位が上位レベルフレームにマップされる。従っ
て、VC−４信号が、例えば、上記の63個のTU−12信号を
含むときには、これらの信号は、図２に示すようにVC−
４フレームに配置され、第１のTU−12信号の第１バイト
が最初に配置され、次いで、第２のTU−12信号の第１バ
イトが配置され、等々となる。最後の信号、即ち第63番
目のTU−12信号の第１バイトの後に、第１のTU−12信号
の第２バイトが続き、等々となる。
別々の方法で組み立てることができ、例えば、最高レベ
ルの仮想コンテナVC−４の内容は、組立をスタートした
レベル及び組立を実行した方法に基づいて変化し得る。
従って、STM−１信号は、例えば、３つのTU−３単位、
又は21個のTU−２単位、又は63個のTU−12単位（或い
は、上記単位のあるものの任意の組み合わせ）を含んで
もよい。上位レベルの単位が多数の下位レベルの単位を
含み、例えば、VC−４単位がTU−12単位を含む（図３の
単一のVC−４単位には63個のこのような単位がある）と
きには、下位レベル単位の各１つから第１バイトを最初
に連続的に取り出し、次いで、第２バイトを取り出し、
等々とするようにインターリーブすることにより下位レ
ベル単位が上位レベルフレームにマップされる。従っ
て、VC−４信号が、例えば、上記の63個のTU−12信号を
含むときには、これらの信号は、図２に示すようにVC−
４フレームに配置され、第１のTU−12信号の第１バイト
が最初に配置され、次いで、第２のTU−12信号の第１バ
イトが配置され、等々となる。最後の信号、即ち第63番
目のTU−12信号の第１バイトの後に、第１のTU−12信号
の第２バイトが続き、等々となる。
以下のテーブルは、STM−１フレームの列の内容を、
該フレームがTU−12、TU−２又はTU−３単位を含むかど
うかに基づいて概要として示すものである。
該フレームがTU−12、TU−２又はTU−３単位を含むかど
うかに基づいて概要として示すものである。
列番号 TU−12 TU−５ TU−３
1−９ SOH SOH SOH
10 VC−4 POH VC−4 POH VC−4 POH
11−12 固定スタフ 固定スタフ 固定スタフ
13−15 NPI NPI TU−３ポインタ
16−18 固定スタフ 固定スタフ VC−3 POH
19−81 1x63xTU−12 3x21xTU−２ 21x3xTU−３
82−144 1x63xTU−12 3x21xTU−２ 21x3xTU−３
145−207 1x63xTU−12 3x21xTU−２ 21x3xTU−３
208−270 1x63xTU−12 3x21xTU−２ 21x3xTU−３
SDHシステムは、例えば、参考文献〔１〕ないし
〔３〕に詳細に述べられている（参照文献は、本明細書
に終わりにリストする）。
〔３〕に詳細に述べられている（参照文献は、本明細書
に終わりにリストする）。
上記に基づき、STM−１信号のフレームを図４に示す
ように切り換えに対して示すことができる。これは、２
つの形式のブロックより成り、例えば、各行のセクショ
ン及び経路オーバーヘッドより成る第１の18バイトが第
１ブロック41を形成し、そして各行のそれに続く63バイ
トが第２ブロック42を形成し、単一のSTM−１フレーム
４にはこれが４つ続いている。第１のブロックに含まれ
たデータは、交差接続されず（TU−３信号の場合の列13
ないし18を除いて）、出力フレームにおいても同じタイ
ムスロットにおいて継続している。
ように切り換えに対して示すことができる。これは、２
つの形式のブロックより成り、例えば、各行のセクショ
ン及び経路オーバーヘッドより成る第１の18バイトが第
１ブロック41を形成し、そして各行のそれに続く63バイ
トが第２ブロック42を形成し、単一のSTM−１フレーム
４にはこれが４つ続いている。第１のブロックに含まれ
たデータは、交差接続されず（TU−３信号の場合の列13
ないし18を除いて）、出力フレームにおいても同じタイ
ムスロットにおいて継続している。
図５及び６は、時間切換を実施するための本発明の解
決策を示している。図５は、タイムスイッチの構造を示
すブロック図であり、図６は、図５に示す読取ユニット
63の詳細な図である。この例に示すタイムスイッチは、
本発明と同日に出願されたフィンランド特許出願第9232
95号及び第923296号の要旨である。しかしながら、本発
明の方法は、従来のタイムスイッチにも使用することが
できる。
決策を示している。図５は、タイムスイッチの構造を示
すブロック図であり、図６は、図５に示す読取ユニット
63の詳細な図である。この例に示すタイムスイッチは、
本発明と同日に出願されたフィンランド特許出願第9232
95号及び第923296号の要旨である。しかしながら、本発
明の方法は、従来のタイムスイッチにも使用することが
できる。
タイムスイッチ（図５）は、最も大きなフレームブロ
ックの２倍の大きさである１つのメモリブロック61のみ
を備えている。従って、この場合に、メモリブロック61
のサイズは、126バイトとなる。メモリへの書き込み
は、簡単なカウンタ62によって制御され、このカウンタ
は、到来する信号フレームには同期せず（クロック信号
に同期し）、そして１から126までを連続的にカウント
する。異なるサイズのフレームブロックを含む到来信号
のバイトは、カウンタにより与えられるアドレスWAにお
いてメモリへ連続的に書き込まれ、このアドレスは各バ
イトごとに１つだけ増加される。書き込みは、到来する
信号フレームに同期せずに行われ、即ちフレーム内の任
意の位置からスタートする。
ックの２倍の大きさである１つのメモリブロック61のみ
を備えている。従って、この場合に、メモリブロック61
のサイズは、126バイトとなる。メモリへの書き込み
は、簡単なカウンタ62によって制御され、このカウンタ
は、到来する信号フレームには同期せず（クロック信号
に同期し）、そして１から126までを連続的にカウント
する。異なるサイズのフレームブロックを含む到来信号
のバイトは、カウンタにより与えられるアドレスWAにお
いてメモリへ連続的に書き込まれ、このアドレスは各バ
イトごとに１つだけ増加される。書き込みは、到来する
信号フレームに同期せずに行われ、即ちフレーム内の任
意の位置からスタートする。
カウンタ62により与えられる書き込みアドレスWAは、
読取ユニット63、特にその中の減算回路64（図６）へも
供給され、該回路は、書き込みアドレスから値63を減算
することにより遅延を発生する（この場合は、交差接続
遅延は63バイトの長さを有し、そして一般的には、バイ
トでの最大フレームブロックの巾の長さである）。この
ようにして得られる読み取りアドレスは、加算回路65へ
送られ、該回路は、アドレス制御メモリ66から得たスイ
ッチングデータに読み取りアドレスを加える。
読取ユニット63、特にその中の減算回路64（図６）へも
供給され、該回路は、書き込みアドレスから値63を減算
することにより遅延を発生する（この場合は、交差接続
遅延は63バイトの長さを有し、そして一般的には、バイ
トでの最大フレームブロックの巾の長さである）。この
ようにして得られる読み取りアドレスは、加算回路65へ
送られ、該回路は、アドレス制御メモリ66から得たスイ
ッチングデータに読み取りアドレスを加える。
STM−１フレームの上記基本構造は、TU−2/3信号を、
それらがTU−12信号で形成されたかのように切り換えで
きるようにする。これは、STM−１フレームの63個の連
続するバイトを基本的な切換ブロックとして定めること
によって行うことができる。これらのブロック（STM−
１フレームの列19−81、82−144、145−207及び208−27
0）は全て同様に切り換えられるので、それらに対して
２つ以上のスイッチングマトリクスを定める必要はな
い。従って、アドレス制御メモリは、63個分のメモリ位
置という長さを有し、これは上記のように繰り返し読み
取られ、そして上記ブロックの各タイムスロットに交差
接続を与えて、各TU−12チャンネルがそれ自身のスイッ
チング命令を有するか、各TU−２チャンネルが３つの同
様のスイッチング命令を有するか、又は各TU−３チャン
ネルが21個の同様のスイッチング命令を有するようにす
る。
それらがTU−12信号で形成されたかのように切り換えで
きるようにする。これは、STM−１フレームの63個の連
続するバイトを基本的な切換ブロックとして定めること
によって行うことができる。これらのブロック（STM−
１フレームの列19−81、82−144、145−207及び208−27
0）は全て同様に切り換えられるので、それらに対して
２つ以上のスイッチングマトリクスを定める必要はな
い。従って、アドレス制御メモリは、63個分のメモリ位
置という長さを有し、これは上記のように繰り返し読み
取られ、そして上記ブロックの各タイムスロットに交差
接続を与えて、各TU−12チャンネルがそれ自身のスイッ
チング命令を有するか、各TU−２チャンネルが３つの同
様のスイッチング命令を有するか、又は各TU−３チャン
ネルが21個の同様のスイッチング命令を有するようにす
る。
この例において、相対的な読み取りアドレスは、アド
レス制御メモリにおけるスイッチングデータとして使用
される。これは、アドレス制御メモリにおける各メモリ
位置のスイッチングデータが、フレーム構造体内のタイ
ムスロットに含まれたデータの相対的な遷移を指示する
ことを意味する。相対的アドレスは、信号がその到来よ
りも相対的に早いタイムスロットにおいてタイムスイッ
チを出る場合に正であり、そして逆の場合に負である。
相対的なアドレスは、−62ないし＋62の（整数）値を有
するが、各タイムスロットに有するのではなく、各タイ
ムスロットは、相対的な読み取りアドレスが存在し得る
それ自身の許容範囲を有している。従って、各フレーム
ブロック42の各行の第１のタイムスロットは、正のアド
レス値（０から＋62まで）しかもたず、第２のタイムス
ロットは、−１から＋61までのアドレス値を有し、等々
となり、そして最後のタイムスロットは、負の値及びゼ
ロのみを有し、即ち０から−62までのアドレス値を有す
ることになる（上記の最低及び最高の値全てが含まれ
る）。相対的な読み取りアドレスの使用は、上記のフィ
ンランド特許出願に詳細に開示されており、詳細につい
てはこれを参照されたい。
レス制御メモリにおけるスイッチングデータとして使用
される。これは、アドレス制御メモリにおける各メモリ
位置のスイッチングデータが、フレーム構造体内のタイ
ムスロットに含まれたデータの相対的な遷移を指示する
ことを意味する。相対的アドレスは、信号がその到来よ
りも相対的に早いタイムスロットにおいてタイムスイッ
チを出る場合に正であり、そして逆の場合に負である。
相対的なアドレスは、−62ないし＋62の（整数）値を有
するが、各タイムスロットに有するのではなく、各タイ
ムスロットは、相対的な読み取りアドレスが存在し得る
それ自身の許容範囲を有している。従って、各フレーム
ブロック42の各行の第１のタイムスロットは、正のアド
レス値（０から＋62まで）しかもたず、第２のタイムス
ロットは、−１から＋61までのアドレス値を有し、等々
となり、そして最後のタイムスロットは、負の値及びゼ
ロのみを有し、即ち０から−62までのアドレス値を有す
ることになる（上記の最低及び最高の値全てが含まれ
る）。相対的な読み取りアドレスの使用は、上記のフィ
ンランド特許出願に詳細に開示されており、詳細につい
てはこれを参照されたい。
異なるハイアラーキレベルの従属単位グループのマル
チプレクシングは、バイトのインターリーブに基づくの
で、列19、22、25・・・268は第１のTU−３単位を形成
し、列20、23、26・・・269は第２のTU−３単位を形成
し、そして列21、24、27・・・270は第３のTU−３単位
を形成するか、或いは対応的に、TU−２及び／又はTU−
12単位を含む第１、第２及び第３のTUG−３単位を形成
する（図３参照）。従って、例えば、スイッチング命令
ワード（メモリ位置）１、４、７、10、13・・・16は、
スイッチング命令を第１のTU−３チャンネルに与え、命
令ワード２、５、８、11、14・・・62は、それを第２の
TU−３チャンネルに与え、そして命令ワード３、６、
９、12、15・・・63は、それを第３のTU−３チャンネル
に与える。図７は、STM−１フレームが（ｉ）TU−12単
位のみ、（ii）TU−２単位のみ、そして（iii）TU−３
単位のみを含む場合に、アドレス制御メモリのスイッチ
ング命令ワード（メモリ位置）が異なるチャンネルにい
かに接続されるかを示している。
チプレクシングは、バイトのインターリーブに基づくの
で、列19、22、25・・・268は第１のTU−３単位を形成
し、列20、23、26・・・269は第２のTU−３単位を形成
し、そして列21、24、27・・・270は第３のTU−３単位
を形成するか、或いは対応的に、TU−２及び／又はTU−
12単位を含む第１、第２及び第３のTUG−３単位を形成
する（図３参照）。従って、例えば、スイッチング命令
ワード（メモリ位置）１、４、７、10、13・・・16は、
スイッチング命令を第１のTU−３チャンネルに与え、命
令ワード２、５、８、11、14・・・62は、それを第２の
TU−３チャンネルに与え、そして命令ワード３、６、
９、12、15・・・63は、それを第３のTU−３チャンネル
に与える。図７は、STM−１フレームが（ｉ）TU−12単
位のみ、（ii）TU−２単位のみ、そして（iii）TU−３
単位のみを含む場合に、アドレス制御メモリのスイッチ
ング命令ワード（メモリ位置）が異なるチャンネルにい
かに接続されるかを示している。
アドレス制御メモリは、位相識別回路67の出力67aか
らフレームの位相に関する情報を受け取る。列１ないし
12がフレーム内を進行するときに情報を与える列フラグ
CFLGは、位相識別回路67の別の出力67bから得られる。
このフラグが有効である（これら列の間に）ときには、
アドレス制御メモリの出力が強制的にゼロにされ、即ち
これら列の間にアドレス回路65には交差接続データが与
えられない。相対的なアドレス０を考慮し、上記列のデ
ータは、スイッチを「まっすぐに」通過する（即ち、そ
れが到来したのと同じタイムスロットにおいてスイッチ
を出る）。従って、加算回路65の出力は、値（WA−68）
を有し、一方、ブロック42の各タイムスロットは、値
（WA−63＋相対読み取りアドレス）を有し、相対読み取
りアドレスは、上記のようにタイムスロットに基づきあ
る範囲内にある。更に、アドレス制御メモリの内容は、
列13ないし18（上記テーブル参照）において解読されね
ばならず、即ちスイッチング命令が適当であるかどうか
照合しなければならない。列13ないし15以外の列がこれ
らの列中にアドレスされる場合には、命令は適当ではな
く、TU−３信号に関連した列に関与しないことになる。
列16ないし18についても同じことが言える。スイッチン
グ命令が適当でない場合には、ナルポインタインジケー
タNPIが列13ないし15へと発生され、そして対応的に固
定スタフが列16ないし18へと発生される。命令が適当な
TU−３レベルのスイッチング命令である場合は、TU−３
又はTU−２スイッチング命令の一部であるか、又はTU−
12スイッチング命令である。いかなる場合にも当該列を
切り換えることができる。というのは、TU−２又はTU−
12信号がTU−３型の命令によって切り換えられる場合
に、到来するTUG−３単位から切り換えられ、これは、
この場合にTU−３信号を含むことができないからであ
る。それ故、ナルポインタインジケータの位置が変化す
る場合に問題にならない。
らフレームの位相に関する情報を受け取る。列１ないし
12がフレーム内を進行するときに情報を与える列フラグ
CFLGは、位相識別回路67の別の出力67bから得られる。
このフラグが有効である（これら列の間に）ときには、
アドレス制御メモリの出力が強制的にゼロにされ、即ち
これら列の間にアドレス回路65には交差接続データが与
えられない。相対的なアドレス０を考慮し、上記列のデ
ータは、スイッチを「まっすぐに」通過する（即ち、そ
れが到来したのと同じタイムスロットにおいてスイッチ
を出る）。従って、加算回路65の出力は、値（WA−68）
を有し、一方、ブロック42の各タイムスロットは、値
（WA−63＋相対読み取りアドレス）を有し、相対読み取
りアドレスは、上記のようにタイムスロットに基づきあ
る範囲内にある。更に、アドレス制御メモリの内容は、
列13ないし18（上記テーブル参照）において解読されね
ばならず、即ちスイッチング命令が適当であるかどうか
照合しなければならない。列13ないし15以外の列がこれ
らの列中にアドレスされる場合には、命令は適当ではな
く、TU−３信号に関連した列に関与しないことになる。
列16ないし18についても同じことが言える。スイッチン
グ命令が適当でない場合には、ナルポインタインジケー
タNPIが列13ないし15へと発生され、そして対応的に固
定スタフが列16ないし18へと発生される。命令が適当な
TU−３レベルのスイッチング命令である場合は、TU−３
又はTU−２スイッチング命令の一部であるか、又はTU−
12スイッチング命令である。いかなる場合にも当該列を
切り換えることができる。というのは、TU−２又はTU−
12信号がTU−３型の命令によって切り換えられる場合
に、到来するTUG−３単位から切り換えられ、これは、
この場合にTU−３信号を含むことができないからであ
る。それ故、ナルポインタインジケータの位置が変化す
る場合に問題にならない。
図８は、基本的な切換ブロックが異なるハイアラーキ
レベルの信号の組み合わせより成る（これは、単一のST
M−１フレームをいかに組み立てできるかに基づいてい
かなる種類のものでもよい、図３参照）ときのアドレス
制御メモリの内容の一例を示している。この場合に、同
じ命令が、３メモリ位置の間隔で各TU−３チャンネルに
コピーされ、21メモリ位置の間隔で各TU−２チャンネル
にコピーされており、そして各TU−12チャンネルは、１
つのスイッチング命令しか有していない。
レベルの信号の組み合わせより成る（これは、単一のST
M−１フレームをいかに組み立てできるかに基づいてい
かなる種類のものでもよい、図３参照）ときのアドレス
制御メモリの内容の一例を示している。この場合に、同
じ命令が、３メモリ位置の間隔で各TU−３チャンネルに
コピーされ、21メモリ位置の間隔で各TU−２チャンネル
にコピーされており、そして各TU−12チャンネルは、１
つのスイッチング命令しか有していない。
本発明の解決策は、図９に示すスペーススイッチ90に
も使用できる。この例において、スペーススイッチは、
４つの入力及び４つの出力を有する。又、４つのマルチ
プレクサユニット91が設けられており、その各々は、4/
1マルチプレクサ92及びアドレス制御メモリ93を備えて
いる。各マルチプレクサ92の入力は、スペーススイッチ
の対応する入力に接続され（第１のマルチプレクサにつ
いてしか図示されていない）、そして各マルチプレクサ
の出力は、スペーススイッチの出力の１つを形成する。
各4/1マルチプレクサは、個別のアドレス制御メモリ93
によって制御される。この場合に、単一のアドレス制御
メモリは、63個のメモリ位置を有し、そしてスイッチン
グデータは、図７及び８に基づいてグループ分けされ
る。しかしながら、この場合に、スイッチング命令の最
も好ましい形態は、相対的な読み取りアドレスではな
く、絶対アドレスであり、即ち到来するSTM−１信号の
番号（入力ラインの番号）であり、この場合、１ないし
４である。この番号は、その特定の瞬間にマルチプレク
サの出力へとバイトが切り換えられるSTM−１信号を指
示する。STM−１フレームが始まるときには、スイッチ
ング命令ワードの読み取りが一度に１タイムスロットづ
つスタートされる。これは、命令ワード18まで続けら
れ、その後に、プロセスは開始点へ復帰し、63個の命令
ワードが全て読み取られる。これは４回行われ、その後
に新たなSTM−１フレームが開始する。列１ないし12の
間に、スイッチングデータは常にスキップされ、即ち交
差接続は実行されず、データはまっすぐに切り換えられ
る（第１入力のバイトは第１出力へ切り換えられ、第２
入力のバイトは第２出力へ切り換えられ、等々）。フレ
ームの位相の関する情報は、位相識別回路94から受け取
られる。スペーススイッチにおいて、列13ないし18は、
タイムスイッチの場合のように解読される必要はない。
というのは、スペーススイッチの場合に、タイムスイッ
チのように誤った切り換えが行われることがないからで
ある。
も使用できる。この例において、スペーススイッチは、
４つの入力及び４つの出力を有する。又、４つのマルチ
プレクサユニット91が設けられており、その各々は、4/
1マルチプレクサ92及びアドレス制御メモリ93を備えて
いる。各マルチプレクサ92の入力は、スペーススイッチ
の対応する入力に接続され（第１のマルチプレクサにつ
いてしか図示されていない）、そして各マルチプレクサ
の出力は、スペーススイッチの出力の１つを形成する。
各4/1マルチプレクサは、個別のアドレス制御メモリ93
によって制御される。この場合に、単一のアドレス制御
メモリは、63個のメモリ位置を有し、そしてスイッチン
グデータは、図７及び８に基づいてグループ分けされ
る。しかしながら、この場合に、スイッチング命令の最
も好ましい形態は、相対的な読み取りアドレスではな
く、絶対アドレスであり、即ち到来するSTM−１信号の
番号（入力ラインの番号）であり、この場合、１ないし
４である。この番号は、その特定の瞬間にマルチプレク
サの出力へとバイトが切り換えられるSTM−１信号を指
示する。STM−１フレームが始まるときには、スイッチ
ング命令ワードの読み取りが一度に１タイムスロットづ
つスタートされる。これは、命令ワード18まで続けら
れ、その後に、プロセスは開始点へ復帰し、63個の命令
ワードが全て読み取られる。これは４回行われ、その後
に新たなSTM−１フレームが開始する。列１ないし12の
間に、スイッチングデータは常にスキップされ、即ち交
差接続は実行されず、データはまっすぐに切り換えられ
る（第１入力のバイトは第１出力へ切り換えられ、第２
入力のバイトは第２出力へ切り換えられ、等々）。フレ
ームの位相の関する情報は、位相識別回路94から受け取
られる。スペーススイッチにおいて、列13ないし18は、
タイムスイッチの場合のように解読される必要はない。
というのは、スペーススイッチの場合に、タイムスイッ
チのように誤った切り換えが行われることがないからで
ある。
スペーススイッチそれ自体は公知であるから、ここで
は詳細に説明しない。
は詳細に説明しない。
添付図面に図示された例を参照して本発明を上記に説
明したが、本発明は、これに限定されるものではなく、
上記した本発明の考え方及び特許請求の範囲内で種々の
変更できることが明らかであろう。又、本発明は、SDH
仕様のSTM−１信号を参照して説明したが、本発明の解
決策はいかなる時分割マルチプレクス信号にも使用でき
る。
明したが、本発明は、これに限定されるものではなく、
上記した本発明の考え方及び特許請求の範囲内で種々の
変更できることが明らかであろう。又、本発明は、SDH
仕様のSTM−１信号を参照して説明したが、本発明の解
決策はいかなる時分割マルチプレクス信号にも使用でき
る。
参考文献
〔１〕CCITTブルーブック、推奨規格G.709:「同期マル
チプレクシング構造（Synchronous Multiplexing Struc
ture）」、1990年、５月 〔２〕SDH−Ny degital heirarki、TELE 2/90 〔３〕CCITTブルーブック、推奨規格G.783:「同期デジ
タルハイアラーキ（SDH）マルチプレクス装置の機能ブ
ロックの特徴（Characteristics of Synchronous Digit
al Hierarchy（SDH）Multiplexing Equipment Function
al Blocks）」、1990年８月、付録Ｂ
チプレクシング構造（Synchronous Multiplexing Struc
ture）」、1990年、５月 〔２〕SDH−Ny degital heirarki、TELE 2/90 〔３〕CCITTブルーブック、推奨規格G.783:「同期デジ
タルハイアラーキ（SDH）マルチプレクス装置の機能ブ
ロックの特徴（Characteristics of Synchronous Digit
al Hierarchy（SDH）Multiplexing Equipment Function
al Blocks）」、1990年８月、付録Ｂ
フロントページの続き
(56)参考文献 特開 平５−292556（ＪＰ，Ａ)
特開 昭59−77793（ＪＰ，Ａ)
特開 平３−207197（ＪＰ，Ａ)
特開 平４−207692（ＪＰ，Ａ)
特開 平４−222133（ＪＰ，Ａ)
特表 昭55−500677（ＪＰ，Ａ)
特表 平７−509591（ＪＰ，Ａ)
特表 平９−502309（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04Q 11/04
Claims (3)
- 【請求項１】共通のフレーム構造を有する多数の異なる
ハイアラーキレベルの信号に対し時間切換を実行する方
法であって、到来信号のタイムスロットの内容を書き込
みアドレス（WA）により決定されたメモリ位置において
メモリ（61）に書き込み、そしてアドレス制御メモリ
（66）に含まれたスイッチングデータによって指示され
たメモリ位置において上記メモリ（61）から読み取り、
到来信号のフレーム構造に基づいて基本的な切換ブロッ
クを定めて、そのタイムスロットの数が、切り換えられ
るべき最低のハイアラーキレベル（TU−12）の信号の考
えられる最大数に対応するようにし、上記基本的な切換
ブロックは、切り換えに対して同じ形態で繰り返される
ものである方法において、 上記アドレス制御メモリ（66）に記憶されるべきスイッ
チング命令の数は、上記基本的な切換ブロック（42）の
サイズに対応し、これにより、基本的な切換ブロックが
上位レベルの信号も含むときに、上記信号が基本的な切
換ブロック（42）においていかに生じるかに基づいて所
与の間隔でアドレス制御メモリ（66）に同じスイッチン
グ命令が使用され、 全フレーム構造の間に同じアドレス制御メモリ（66）が
読み取られて、そのフレームの全てのタイムスロットに
スイッチング命令を与え、そして 上記アドレス制御メモリ（66）から読み取られたスイッ
チング命令は、交差接続されないタイムスロット中はス
キップされることを特徴とする方法。 - 【請求項２】使用されるスイッチング命令は、フレーム
構造内のタイムスロットに含まれたデータの相対的な遷
移を指示する相対的な読み取りアドレスであり、上記ス
イッチング命令は、交差接続されないタイムスロット中
は強制的にゼロにされる請求項１に記載の方法。 - 【請求項３】共通のフレーム構造を有する多数の異なる
ハイアラーキレベルの信号に対し空間ドメインの切り換
えを実行する方法であって、アドレス制御メモリ（93）
に含まれたスイッチングデータに基づいて切り換えを行
い、そして到来するフレーム構造に基づいて基本的な切
換ブロック（42）を定めて、そのタイムスロットの数
が、切り換えられるべき最低のハイアラーキレベル（TU
−12）の信号の考えられる最大数に対応するようにし、
上記基本的な切換ブロック（42）は、切り換えに対して
同じ形態で繰り返されるものである方法において、 上記アドレス制御メモリ（93）に記憶されるべきスイッ
チング命令の数は、上記基本的な切換ブロック（42）の
サイズに対応し、これにより、基本的な切換ブロックが
上位レベルの信号も含むときに、上記信号が基本的な切
換ブロック（42）においていかに生じるかに基づいて所
与の間隔でアドレス制御メモリ（93）に同じスイッチン
グ命令が使用され、 全フレーム構造の間に同じアドレス制御メモリ（93）が
読み取られて、そのフレームの全てのタイムスロットに
スイッチング命令を与え、そして 上記アドレス制御メモリ（66）から読み取られたスイッ
チング命令は、交差接続されないタイムスロット中はス
キップされることを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI923297A FI91349C (fi) | 1992-07-17 | 1992-07-17 | Menetelmä kytkennän toteuttamiseksi aika- tai tilatasossa |
| FI923297 | 1992-07-17 | ||
| PCT/FI1993/000292 WO1994003021A1 (en) | 1992-07-17 | 1993-07-08 | Method for implementing switching in time or space domain |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09502310A JPH09502310A (ja) | 1997-03-04 |
| JP3366330B2 true JP3366330B2 (ja) | 2003-01-14 |
Family
ID=8535632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50418294A Expired - Fee Related JP3366330B2 (ja) | 1992-07-17 | 1993-07-08 | 時間又は空間ドメインにおいて切換を実行する方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5570358A (ja) |
| EP (1) | EP0650652B1 (ja) |
| JP (1) | JP3366330B2 (ja) |
| AU (1) | AU671842B2 (ja) |
| DE (1) | DE69322784T2 (ja) |
| DK (1) | DK0650652T3 (ja) |
| FI (1) | FI91349C (ja) |
| HK (1) | HK1011820A1 (ja) |
| NZ (1) | NZ253722A (ja) |
| WO (1) | WO1994003021A1 (ja) |
Families Citing this family (15)
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| US6650637B1 (en) * | 1998-12-14 | 2003-11-18 | Lucent Technologies Inc. | Multi-port RAM based cross-connect system |
| SE9901607L (sv) * | 1999-05-04 | 2000-11-05 | Net Insight Ab | Växel |
| CN1099792C (zh) * | 1999-06-26 | 2003-01-22 | 深圳市中兴通讯股份有限公司 | 单板大容量数字时分交换网络 |
| GB2358764B (en) * | 2000-01-28 | 2004-06-30 | Vegastream Ltd | Casualty-based memory access ordering in a multriprocessing environment |
| US6587937B1 (en) * | 2000-03-31 | 2003-07-01 | Rockwell Collins, Inc. | Multiple virtual machine system with efficient cache memory design |
| US6870831B2 (en) | 2000-05-04 | 2005-03-22 | Pmc-Sierra, Inc. | Flexible, self-aligning time and space switch fabrics |
| US6836486B2 (en) * | 2000-12-21 | 2004-12-28 | Nortel Networks Limited | Switching of low order data structures using a high order switch |
| WO2002099590A2 (en) * | 2001-06-05 | 2002-12-12 | Marconi Communications, Inc. | Column-based reconfigurable switching matrix |
| US7962645B2 (en) * | 2005-01-31 | 2011-06-14 | International Business Machines Corporation | Apparatus, system, and method for automatically mapping a tape library system |
| US8489846B1 (en) | 2005-06-24 | 2013-07-16 | Rockwell Collins, Inc. | Partition processing system and method for reducing computing problems |
| CN101394335B (zh) * | 2007-09-20 | 2011-01-19 | 中兴通讯股份有限公司 | 一种同步数字交叉连接的自路由的方法及系统 |
Family Cites Families (6)
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|---|---|---|---|---|
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| DE3122230A1 (de) * | 1981-06-04 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer zeitmultiplex-fernmeldevermittlungsanlagen, insbesondere pcm-fernsprechvermittlungsanlagen, mit zeitmultiplexleitungen, deren zeitkanaele teils fuer nachrichtenverbindungen und teils zur uebertragung von signalisierungsinformationen dienen |
| SE464003B (sv) * | 1989-06-26 | 1991-02-18 | Ellemtel Utvecklings Ab | Foerfarande att i en digital tidsvaeljare mellan abonnenter genomkoppla bredbandsfoerbindeler samt en anordning foer att genomfoera foerfarandet |
| JP3169217B2 (ja) * | 1990-01-19 | 2001-05-21 | 株式会社日立製作所 | 時分割多元速度回線接続方法及び装置 |
| GB9105922D0 (en) * | 1991-03-20 | 1991-05-08 | Plessey Telecomm | Time switch speech store module |
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-
1992
- 1992-07-17 FI FI923297A patent/FI91349C/fi active
-
1993
- 1993-07-08 US US08/373,203 patent/US5570358A/en not_active Expired - Lifetime
- 1993-07-08 AU AU45037/93A patent/AU671842B2/en not_active Ceased
- 1993-07-08 EP EP93914764A patent/EP0650652B1/en not_active Expired - Lifetime
- 1993-07-08 DK DK93914764T patent/DK0650652T3/da active
- 1993-07-08 NZ NZ253722A patent/NZ253722A/en unknown
- 1993-07-08 DE DE69322784T patent/DE69322784T2/de not_active Expired - Lifetime
- 1993-07-08 JP JP50418294A patent/JP3366330B2/ja not_active Expired - Fee Related
- 1993-07-08 WO PCT/FI1993/000292 patent/WO1994003021A1/en active IP Right Grant
-
1998
- 1998-11-30 HK HK98112590A patent/HK1011820A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0650652B1 (en) | 1998-12-23 |
| DE69322784T2 (de) | 1999-06-10 |
| NZ253722A (en) | 1995-12-21 |
| JPH09502310A (ja) | 1997-03-04 |
| US5570358A (en) | 1996-10-29 |
| FI91349B (fi) | 1994-02-28 |
| DK0650652T3 (da) | 1999-08-23 |
| FI923297A0 (fi) | 1992-07-17 |
| DE69322784D1 (de) | 1999-02-04 |
| AU671842B2 (en) | 1996-09-12 |
| WO1994003021A1 (en) | 1994-02-03 |
| HK1011820A1 (en) | 1999-07-16 |
| EP0650652A1 (en) | 1995-05-03 |
| FI91349C (fi) | 1994-06-10 |
| AU4503793A (en) | 1994-02-14 |
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