JP3477202B2 - 時間切換を実行する方法及びタイムスイッチ - Google Patents
時間切換を実行する方法及びタイムスイッチInfo
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- JP3477202B2 JP3477202B2 JP50418094A JP50418094A JP3477202B2 JP 3477202 B2 JP3477202 B2 JP 3477202B2 JP 50418094 A JP50418094 A JP 50418094A JP 50418094 A JP50418094 A JP 50418094A JP 3477202 B2 JP3477202 B2 JP 3477202B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Circuits Of Receivers In General (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、時間切換を実行するための請求項１の前文
に記載の方法と、請求項４の前文に記載のタイムスイッ
チとに係る。
に記載の方法と、請求項４の前文に記載のタイムスイッ
チとに係る。
先行技術の説明
この点について、タイムスイッチとは、到来信号のフ
レーム構造におけるタイムスロットの内容を出ていくフ
レーム構造におけるタイムスロットへと切り換えること
のできる装置を指す。この装置は、タイムスイッチと称
するのに加えて、タイムスロット交換機とも称する。
レーム構造におけるタイムスロットの内容を出ていくフ
レーム構造におけるタイムスロットへと切り換えること
のできる装置を指す。この装置は、タイムスイッチと称
するのに加えて、タイムスロット交換機とも称する。
TDM（時分割マルチプレクス）信号の交差接続は、到
来タイムスロットの内容が書き込まれる接続メモリと、
一方では、メモリへの書き込みを制御する手段と、そし
て他方では、メモリからの読み取りを制御する手段とを
備えたタイムスイッチにおいて行われる。スイッチング
データは、タイムスイッチのアドレス制御メモリに記憶
され、そのメモリ位置は、各出ていくタイムスロットご
とに１つのメモリ位置というように繰り返し読み取られ
る。メモリ位置の内容は、情報が読み取られる接続メモ
リのメモリ位置を指示する。
来タイムスロットの内容が書き込まれる接続メモリと、
一方では、メモリへの書き込みを制御する手段と、そし
て他方では、メモリからの読み取りを制御する手段とを
備えたタイムスイッチにおいて行われる。スイッチング
データは、タイムスイッチのアドレス制御メモリに記憶
され、そのメモリ位置は、各出ていくタイムスロットご
とに１つのメモリ位置というように繰り返し読み取られ
る。メモリ位置の内容は、情報が読み取られる接続メモ
リのメモリ位置を指示する。
既知の解決策においては、スイッチングデータは、タ
イムスロットの絶対アドレスより成り、即ちその特定の
瞬間に出ていく出力信号のタイムスロットには、その出
力タイムスロットへ内容を切り換えるべき到来タイムス
ロットの番号が与えられる。
イムスロットの絶対アドレスより成り、即ちその特定の
瞬間に出ていく出力信号のタイムスロットには、その出
力タイムスロットへ内容を切り換えるべき到来タイムス
ロットの番号が与えられる。
既知の解決策は、装置を著しく複雑にするという欠点
がある。
がある。
発明の要旨
本発明の目的は、上記欠点を克服することである。こ
れは、請求項１の特徴部分に開示された本発明の方法に
よって達成される。又、本発明のタイムスイッチは、請
求項４の特徴部分に開示されたことを特徴とする。
れは、請求項１の特徴部分に開示された本発明の方法に
よって達成される。又、本発明のタイムスイッチは、請
求項４の特徴部分に開示されたことを特徴とする。
本発明の考え方は、フレーム構造内に生じる相対的な
遷移としてメモリから読み取るのに必要な読み取りアド
レスを指示することである。
遷移としてメモリから読み取るのに必要な読み取りアド
レスを指示することである。
本発明の解決策は、タイムスイッチを従来よりも簡単
な仕方で実施できるようにする。ハードウェアの簡単化
により、それにより生じる遅延が短くなり、動作の信頼
性の改善を導く。
な仕方で実施できるようにする。ハードウェアの簡単化
により、それにより生じる遅延が短くなり、動作の信頼
性の改善を導く。
以下、添付図面を参照し、STM−１信号をベースとす
る例について本発明を詳細に説明する。
る例について本発明を詳細に説明する。
図面の簡単な説明
図１は、単一のSTM−Ｎフレームの基本構造を示す図
である。
である。
図２は、単一のSTM−１フレームの構造を示す図であ
る。
る。
図３は、既存のPCMシステムからのSTM−Ｎフレームの
組立を示す図である。
組立を示す図である。
図４は、STM−１フレーム及びこれに含まれた異なる
サイズのブロックを示す図である。
サイズのブロックを示す図である。
図５は、本発明のタイムスイッチ及び時間切換の実行
を示す図である。
を示す図である。
図６は、図５に示すタイムスイッチの読取ユニットを
詳細に示す図である。
詳細に示す図である。
好ましい実施例の詳細な説明
図１は、SDHネットワークに使用されるSTM−Ｎフレー
ムの構造を示し、そして図２は、単一のSTM−１フレー
ムを示す。STM−Ｎフレームは、９行及びNx270列のマト
リクスを備え、各行と列との間の接続点に１バイトが存
在するようにされる。Nx9の最初の列の行１ないし３及
び行５ないし９は、セクションオーバーヘッドSOHを備
え、そして行４は、AUポインタを備えている。フレーム
構造体の残り部分は、Nx261列の長さを有するセクショ
ンで形成され、STM−Ｎフレームのペイロードセクショ
ンを含む。
ムの構造を示し、そして図２は、単一のSTM−１フレー
ムを示す。STM−Ｎフレームは、９行及びNx270列のマト
リクスを備え、各行と列との間の接続点に１バイトが存
在するようにされる。Nx9の最初の列の行１ないし３及
び行５ないし９は、セクションオーバーヘッドSOHを備
え、そして行４は、AUポインタを備えている。フレーム
構造体の残り部分は、Nx261列の長さを有するセクショ
ンで形成され、STM−Ｎフレームのペイロードセクショ
ンを含む。
図２は、上記したように長さが270バイトの単一のSTM
−１フレームを示している。ペイロードセクションは、
１つ以上の管理単位AUを備えている。図示された例にお
いて、ペイロードセクションは、管理単位AU−４より成
り、これに最も高いレベルの仮想コンテナVC−４が挿入
される。（或いは又、STM−１転送フレームが３つのAU
−３単位を含み、その各々がそれに対応する下位レベル
の仮想コンテナVC−３を含んでもよい。）VC−４は、次
いで、各行の始めに配置されて１バイトの長さをもつ経
路オーバーヘッドPOH（全部で９バイト）と、次の２列
に配置された固定スタフFSと、次の３列に配置されたTU
−３ポインタ即ちナルポインタインジケータNPIと、次
の３列に配置された固定スタフ即ちVC−３経路オーバー
ヘッド（VC−３ POH）と、実際のペイロードセクショ
ンPLとで構成される。ナルポインタインジケータNPI
は、TU−３単位より成る従属単位グループTUG−３を、T
U−２単位より成る従属単位グループTUG−３から分離す
るのに使用される。
−１フレームを示している。ペイロードセクションは、
１つ以上の管理単位AUを備えている。図示された例にお
いて、ペイロードセクションは、管理単位AU−４より成
り、これに最も高いレベルの仮想コンテナVC−４が挿入
される。（或いは又、STM−１転送フレームが３つのAU
−３単位を含み、その各々がそれに対応する下位レベル
の仮想コンテナVC−３を含んでもよい。）VC−４は、次
いで、各行の始めに配置されて１バイトの長さをもつ経
路オーバーヘッドPOH（全部で９バイト）と、次の２列
に配置された固定スタフFSと、次の３列に配置されたTU
−３ポインタ即ちナルポインタインジケータNPIと、次
の３列に配置された固定スタフ即ちVC−３経路オーバー
ヘッド（VC−３ POH）と、実際のペイロードセクショ
ンPLとで構成される。ナルポインタインジケータNPI
は、TU−３単位より成る従属単位グループTUG−３を、T
U−２単位より成る従属単位グループTUG−３から分離す
るのに使用される。
図３は、STM−Ｎフレームを既存のビット流でいかに
形成できるかを示している。これらのビット流（図の右
側に示された1.5、２、６、８、34、45又は140Mビット/
s）は、第１の段階において、CCITTで指定されたコンテ
ナＣにパックされる。第２の段階において、制御データ
を含むオーバーヘッドバイトがこれらコンテナに挿入さ
れ、従って、上記仮想コンテナVC−11、VC−12、VC−
２、VC−３又はVC−４を得る（省略形の第１のサフィッ
クスはハイアラーキのレベルを表し、そして第２のサフ
ィックスは、ビットレートを表す）。この仮想コンテナ
は、同期ネットワークを経てその付与点まで通過する間
に不変のままである。ハイアラーキのレベルに基づい
て、更に、仮想コンテナは、それらにポインタを与える
ことにより上記のいわゆる従属単位TU又はAU単位（AU−
３及びAU−４）のいずれかに形成される。AU単位は、ST
M−１フレームに直接マップすることができるが、TU単
位は、従属単位グループTUG及びVC−３及びVC−４単位
を介してAU単位を形成するように組み立てねばならず、
これを次いでSTM−１フレームにマップすることができ
る。図３において、マッピングは連続する細い線で示さ
れ、整列は破線で示され、そしてマルチプレクスは、連
続する太い線で示されている。
形成できるかを示している。これらのビット流（図の右
側に示された1.5、２、６、８、34、45又は140Mビット/
s）は、第１の段階において、CCITTで指定されたコンテ
ナＣにパックされる。第２の段階において、制御データ
を含むオーバーヘッドバイトがこれらコンテナに挿入さ
れ、従って、上記仮想コンテナVC−11、VC−12、VC−
２、VC−３又はVC−４を得る（省略形の第１のサフィッ
クスはハイアラーキのレベルを表し、そして第２のサフ
ィックスは、ビットレートを表す）。この仮想コンテナ
は、同期ネットワークを経てその付与点まで通過する間
に不変のままである。ハイアラーキのレベルに基づい
て、更に、仮想コンテナは、それらにポインタを与える
ことにより上記のいわゆる従属単位TU又はAU単位（AU−
３及びAU−４）のいずれかに形成される。AU単位は、ST
M−１フレームに直接マップすることができるが、TU単
位は、従属単位グループTUG及びVC−３及びVC−４単位
を介してAU単位を形成するように組み立てねばならず、
これを次いでSTM−１フレームにマップすることができ
る。図３において、マッピングは連続する細い線で示さ
れ、整列は破線で示され、そしてマルチプレクスは、連
続する太い線で示されている。
図３から明らかなように、STM−１フレームは多数の
別々の方法で組み立てることができ、例えば、最高レベ
ルの仮想コンテナVC−４の内容は、組立をスタートした
レベル及び組立を実行した方法に基づいて変化し得る。
従って、STM−１信号は、例えば、３つのTU−３単位、
又は21個のTU−２単位、又は63個のTU−12単位（或い
は、上記単位のあるものの任意の組み合わせ）を含んで
もよい。上位レベルの単位が多数の下位レベルの単位を
含み、例えば、VC−４単位がTU−12単位を含む（図３の
単一のVC−４単位には63個のこのような単位がある）と
きには、下位レベル単位の各１つから第１バイトを最初
に連続的に取り出し、次いで、第２バイトを取り出し、
等々とするようにインターリーブすることにより下位レ
ベル単位が上位レベルフレームにマップされる。従っ
て、VC−４信号が、例えば、上記の63個のTU−12信号を
含むときには、これらの信号は、図２に示すようにVC−
４フレームに配置され、第１のTU−12信号の第１バイト
が最初に配置され、次いで、第２のTU−12信号の第１バ
イトが配置され、等々となる。最後の信号、即ち第63番
目のTU−12信号の第１バイトの後に、第１のTU−12信号
の第２バイトが続き、等々となる。
別々の方法で組み立てることができ、例えば、最高レベ
ルの仮想コンテナVC−４の内容は、組立をスタートした
レベル及び組立を実行した方法に基づいて変化し得る。
従って、STM−１信号は、例えば、３つのTU−３単位、
又は21個のTU−２単位、又は63個のTU−12単位（或い
は、上記単位のあるものの任意の組み合わせ）を含んで
もよい。上位レベルの単位が多数の下位レベルの単位を
含み、例えば、VC−４単位がTU−12単位を含む（図３の
単一のVC−４単位には63個のこのような単位がある）と
きには、下位レベル単位の各１つから第１バイトを最初
に連続的に取り出し、次いで、第２バイトを取り出し、
等々とするようにインターリーブすることにより下位レ
ベル単位が上位レベルフレームにマップされる。従っ
て、VC−４信号が、例えば、上記の63個のTU−12信号を
含むときには、これらの信号は、図２に示すようにVC−
４フレームに配置され、第１のTU−12信号の第１バイト
が最初に配置され、次いで、第２のTU−12信号の第１バ
イトが配置され、等々となる。最後の信号、即ち第63番
目のTU−12信号の第１バイトの後に、第１のTU−12信号
の第２バイトが続き、等々となる。
以下のテーブルは、STM−１フレームの列の内容を、
該フレームがTU−12、TU−２又はTU−３単位を含むかど
うかに基づいて概要として示すものである。
該フレームがTU−12、TU−２又はTU−３単位を含むかど
うかに基づいて概要として示すものである。
列番号 TU−12 TU−２ TU−３
1−9 SOH SOH SOH
10 VC−4 POH VC−4 POH VC−4 POH
11−12 固定スタフ 固定スタフ 固定スタフ
13−15 NPI NPI TU−３ポインタ
16−18 固定スタフ 固定スタフ VC−3 POH
19−81 1x63xTU−12 3x21xTU−２ 21x3xTU−３
82−144 1x63xTU−12 3x21xTU−２ 21x3xTU−３
145−207 1x63xTU−12 3x21xTU−２ 21x3xTU−３
208−270 1x63xTU−12 3x21xTU−２ 21x3xTU−３
SUHシステムは、例えば、参照文献〔１〕ないし
〔３〕に詳細に述べられている（参照文献は、本明細書
に終わりにリストする）。
〔３〕に詳細に述べられている（参照文献は、本明細書
に終わりにリストする）。
上記に基づき、STM−１信号のフレームを図４に示す
ように切り換えに対して示すことができる。これは、２
つの形式のブロックより成り、例えば、各行のセクショ
ン及び経路オーバーヘッドより成る第１の18バイトが第
１ブロック41を形成し、そして各行のそれに続く63バイ
トが第２ブロック42を形成し、単一のSTM−１フレーム
４にはこれが４つ続いている。第１のブロックに含まれ
たデータは、交差接続されず（TU−３信号の場合の列13
ないし18を除いて）、出力フレームにおいても同じタイ
ムスロットにおいて継続している。
ように切り換えに対して示すことができる。これは、２
つの形式のブロックより成り、例えば、各行のセクショ
ン及び経路オーバーヘッドより成る第１の18バイトが第
１ブロック41を形成し、そして各行のそれに続く63バイ
トが第２ブロック42を形成し、単一のSTM−１フレーム
４にはこれが４つ続いている。第１のブロックに含まれ
たデータは、交差接続されず（TU−３信号の場合の列13
ないし18を除いて）、出力フレームにおいても同じタイ
ムスロットにおいて継続している。
図５及び６は、時間切換を実施するための本発明の解
決策を示している。図５は、構造体全体のブロック図で
あり、図６は、図５に示す読取ユニット63の詳細な図で
ある。接続メモリ及びこれへの書き込みについては、こ
の例によるタイムスイッチは、本発明と同じ出願日のフ
ィンランド特許出願第923295号の要旨である。本発明に
よる相対的な指示は、装置の構造をできるだけ簡単にす
ることができるので、この構造のタイムスイッチにおい
て好ましいものである。しかしながら、本発明の解決策
は、例えば、上記のフィンランド特許出願に詳細に述べ
られた公知のタイムスイッチにも使用できる。
決策を示している。図５は、構造体全体のブロック図で
あり、図６は、図５に示す読取ユニット63の詳細な図で
ある。接続メモリ及びこれへの書き込みについては、こ
の例によるタイムスイッチは、本発明と同じ出願日のフ
ィンランド特許出願第923295号の要旨である。本発明に
よる相対的な指示は、装置の構造をできるだけ簡単にす
ることができるので、この構造のタイムスイッチにおい
て好ましいものである。しかしながら、本発明の解決策
は、例えば、上記のフィンランド特許出願に詳細に述べ
られた公知のタイムスイッチにも使用できる。
タイムスイッチ（図５）は、最も大きなフレームブロ
ックの２倍の大きさである１つのメモリブロック61のみ
を備えている。従って、この場合に、メモリブロック61
のサイズは、126バイトとなる。メモリへの書き込み
は、簡単なカウンタ62によって制御され、このカウンタ
は、到来する信号フレームには同期せず（クロック信号
に同期し）、そして１から126までを連続的にカウント
する。異なるサイズのフレームブロックを含む到来信号
のバイトは、カウンタにより与えられるアドレスWAにお
いてメモリへ連続的に書き込まれ、このアドレスは各バ
イトごとに１つだけ増加される。書き込みは、到来する
信号フレームに同期せずに行われ、即ちフレーム内の任
意の位置からスタートする。
ックの２倍の大きさである１つのメモリブロック61のみ
を備えている。従って、この場合に、メモリブロック61
のサイズは、126バイトとなる。メモリへの書き込み
は、簡単なカウンタ62によって制御され、このカウンタ
は、到来する信号フレームには同期せず（クロック信号
に同期し）、そして１から126までを連続的にカウント
する。異なるサイズのフレームブロックを含む到来信号
のバイトは、カウンタにより与えられるアドレスWAにお
いてメモリへ連続的に書き込まれ、このアドレスは各バ
イトごとに１つだけ増加される。書き込みは、到来する
信号フレームに同期せずに行われ、即ちフレーム内の任
意の位置からスタートする。
カウンタ62により与えられる書き込みアドレスWAは、
読取ユニット63、特にその中の減算回路64（図６）へも
供給され、該回路は、書き込みアドレスから値63を減算
することにより遅延を発生する（この場合は、交差接続
遅延は63バイトの長さを有し、そして一般的には、バイ
トでの最大フレームブロックの巾の長さである）。この
ようにして得られる読み取りアドレスは、加算回路65へ
送られ、該回路は、アドレス制御メモリ66から得たスイ
ッチングデータに読み取りアドレスを加える。アドレス
制御メモリは、63個のメモリ位置という長さを有し、こ
れは、上記のように繰り返し読み取られ、交差接続され
るべき各タイムスロットにスイッチングデータを与え
る。（これは、本発明と同じ出願日のフィンランド特許
出願第923297号の要旨である。） 本発明によれば、相対的な読み取りアドレスは、アド
レス制御メモリにおけるスイッチングデータとして使用
される。これは、各メモリ位置のスイッチングデータ
が、フレーム構造体内のタイムスロットに含まれたデー
タの相対的な遷移を指示することを意味する。63個のア
ドレスワードの各々は、７ビットの長さを有し、当該デ
ータに関する到来タイムスロットと出力タイムスロット
との間のフレーム構造体内の差を指示する。相対アドレ
スは、信号が比較的早期のタイムスロットにおいてタイ
ムスイッチを出る場合に正であり、そして逆の場合に負
である。（例えば、第２のタイムスロットにおいて、相
対的な読み取りアドレス−１は、第１のタイムスロット
のデータがこのタイムスロットに挿入されることを指示
する。） 相対的なアドレスは、−62ないし＋62の（整数）値を
有するが、各タイムスロットに有するのではなく、各タ
イムスロットは、相対的な読み取りアドレスが存在し得
るそれ自身の許容範囲を有している。従って、各フレー
ムブロック42の各行の第１のタイムスロットは、正のア
ドレス値（０から＋62まで）しかもたず、第２のタイム
スロットは、−１から＋61までのアドレス値を有し、等
々となり、そして最後のタイムスロットは、負の値及び
ゼロのみを有し、即ち０から−62までのアドレス値を有
することになる（上記の最低及び最高の値全てが含まれ
る）。まだ使用されていない７ビットアドレスワードの
アドレス−63と、−64と、＋63は、他の目的のために保
持される。
読取ユニット63、特にその中の減算回路64（図６）へも
供給され、該回路は、書き込みアドレスから値63を減算
することにより遅延を発生する（この場合は、交差接続
遅延は63バイトの長さを有し、そして一般的には、バイ
トでの最大フレームブロックの巾の長さである）。この
ようにして得られる読み取りアドレスは、加算回路65へ
送られ、該回路は、アドレス制御メモリ66から得たスイ
ッチングデータに読み取りアドレスを加える。アドレス
制御メモリは、63個のメモリ位置という長さを有し、こ
れは、上記のように繰り返し読み取られ、交差接続され
るべき各タイムスロットにスイッチングデータを与え
る。（これは、本発明と同じ出願日のフィンランド特許
出願第923297号の要旨である。） 本発明によれば、相対的な読み取りアドレスは、アド
レス制御メモリにおけるスイッチングデータとして使用
される。これは、各メモリ位置のスイッチングデータ
が、フレーム構造体内のタイムスロットに含まれたデー
タの相対的な遷移を指示することを意味する。63個のア
ドレスワードの各々は、７ビットの長さを有し、当該デ
ータに関する到来タイムスロットと出力タイムスロット
との間のフレーム構造体内の差を指示する。相対アドレ
スは、信号が比較的早期のタイムスロットにおいてタイ
ムスイッチを出る場合に正であり、そして逆の場合に負
である。（例えば、第２のタイムスロットにおいて、相
対的な読み取りアドレス−１は、第１のタイムスロット
のデータがこのタイムスロットに挿入されることを指示
する。） 相対的なアドレスは、−62ないし＋62の（整数）値を
有するが、各タイムスロットに有するのではなく、各タ
イムスロットは、相対的な読み取りアドレスが存在し得
るそれ自身の許容範囲を有している。従って、各フレー
ムブロック42の各行の第１のタイムスロットは、正のア
ドレス値（０から＋62まで）しかもたず、第２のタイム
スロットは、−１から＋61までのアドレス値を有し、等
々となり、そして最後のタイムスロットは、負の値及び
ゼロのみを有し、即ち０から−62までのアドレス値を有
することになる（上記の最低及び最高の値全てが含まれ
る）。まだ使用されていない７ビットアドレスワードの
アドレス−63と、−64と、＋63は、他の目的のために保
持される。
アドレス制御メモリは、位相識別回路67の出力67aか
らフレームの位相に関する情報を受け取る。列１ないし
12がフレーム内を進行するときに情報を与える列フラグ
CFLGは、位相識別回路67の別の出力67bから得られる。
このフラグが有効であるときには、アドレス制御メモリ
の出力が強制的にゼロにされ、即ちこれら列の間にアド
レス回路65には交差接続データが与えられない。相対ア
ドレス０を考慮し、上記列のデータは、スイッチを「ま
っすぐに」通過する（即ち、それが到来したのと同じタ
イムスロットにおいてスイッチを出る）。従って、加算
回路65の出力は、値（WA−63）を有し、一方、ブロック
42の各タイムスロットは、値（WA−63＋相対読み取りア
ドレス）を有し、相対読み取りアドレスは、上記のよう
にタイムスロットに基づきある範囲内にある。更に、ア
ドレス制御メモリの内容は、列13ないし18（上記テーブ
ル参照）において解読されねばならず、即ちスイッチン
グ命令が適当であるかどうか照合しなければならない。
列13ないし15以外の列がこれらの列中にアドレスされる
場合には、命令は適当ではなく、TU−３信号に関連した
列に関与しないことになる。列16ないし18についても同
じことが言える。スイッチング命令が適当でない場合に
は、ナルポインタインジケータNPIが列13ないし15へと
発生され、そして対応的に固定スタフが列16ないし18へ
と発生される。命令が適当なTU−３レベルのスイッチン
グ命令である場合には、TU−３又はTU−２スイッチング
命令の一部であるか、又はTU−12スイッチング命令であ
る。いかなる場合にも当該列を切り換えることができ
る。というのは、TU−２又はTU−12信号がTU−３型の命
令によって切り換えられる場合に、到来するTUG−３単
位から切り換えられ、これは、この場合にTU−３信号を
含むことができないからである。それ故、ナルポインタ
インジケータの位置が変化する場合に問題にならない。
らフレームの位相に関する情報を受け取る。列１ないし
12がフレーム内を進行するときに情報を与える列フラグ
CFLGは、位相識別回路67の別の出力67bから得られる。
このフラグが有効であるときには、アドレス制御メモリ
の出力が強制的にゼロにされ、即ちこれら列の間にアド
レス回路65には交差接続データが与えられない。相対ア
ドレス０を考慮し、上記列のデータは、スイッチを「ま
っすぐに」通過する（即ち、それが到来したのと同じタ
イムスロットにおいてスイッチを出る）。従って、加算
回路65の出力は、値（WA−63）を有し、一方、ブロック
42の各タイムスロットは、値（WA−63＋相対読み取りア
ドレス）を有し、相対読み取りアドレスは、上記のよう
にタイムスロットに基づきある範囲内にある。更に、ア
ドレス制御メモリの内容は、列13ないし18（上記テーブ
ル参照）において解読されねばならず、即ちスイッチン
グ命令が適当であるかどうか照合しなければならない。
列13ないし15以外の列がこれらの列中にアドレスされる
場合には、命令は適当ではなく、TU−３信号に関連した
列に関与しないことになる。列16ないし18についても同
じことが言える。スイッチング命令が適当でない場合に
は、ナルポインタインジケータNPIが列13ないし15へと
発生され、そして対応的に固定スタフが列16ないし18へ
と発生される。命令が適当なTU−３レベルのスイッチン
グ命令である場合には、TU−３又はTU−２スイッチング
命令の一部であるか、又はTU−12スイッチング命令であ
る。いかなる場合にも当該列を切り換えることができ
る。というのは、TU−２又はTU−12信号がTU−３型の命
令によって切り換えられる場合に、到来するTUG−３単
位から切り換えられ、これは、この場合にTU−３信号を
含むことができないからである。それ故、ナルポインタ
インジケータの位置が変化する場合に問題にならない。
添付図面に図示された例を参照して本発明を上記に説
明したが、本発明は、これに限定されるものではなく、
上記した本発明の考え方及び特許請求の範囲内で種々の
変更できることが明らかであろう。又、本発明は、SDH
仕様のSTM−１信号を参照して説明したが、本発明の解
決策はいかなる時分割マルチプレクス信号にも使用でき
る。
明したが、本発明は、これに限定されるものではなく、
上記した本発明の考え方及び特許請求の範囲内で種々の
変更できることが明らかであろう。又、本発明は、SDH
仕様のSTM−１信号を参照して説明したが、本発明の解
決策はいかなる時分割マルチプレクス信号にも使用でき
る。
参考文献
〔１〕CCITTブルーブック、推奨規格G.709:「同期マル
チプレクシング構造（Synchronous Multiplexing Struc
ture）」、1990年、５月 〔２〕SDH−Ny degital heirarki、TELE 2/90 〔３〕CCITTブルーブック、推奨規格G.783:「同期デジ
タルハイアラーキ（SDH）マルチプレクス装置の機能ブ
ロックの特徴（Characteristics of Synchronous Digit
al Hierarchy（SDH）Multiplexing Equipment Function
al Blocks）」、1990年８月、付録Ｂ
チプレクシング構造（Synchronous Multiplexing Struc
ture）」、1990年、５月 〔２〕SDH−Ny degital heirarki、TELE 2/90 〔３〕CCITTブルーブック、推奨規格G.783:「同期デジ
タルハイアラーキ（SDH）マルチプレクス装置の機能ブ
ロックの特徴（Characteristics of Synchronous Digit
al Hierarchy（SDH）Multiplexing Equipment Function
al Blocks）」、1990年８月、付録Ｂ
フロントページの続き
(56)参考文献 特開 平３−214891（ＪＰ，Ａ)
特開 平６−113377（ＪＰ，Ａ)
特開 平３−280796（ＪＰ，Ａ)
特開 昭64−2498（ＪＰ，Ａ)
特表 平４−500445（ＪＰ，Ａ)
米国特許5311506（ＵＳ，Ａ)
英国特許出願公開2254754（ＧＢ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04Q 3/52
Claims (4)
- 【請求項１】SDHネットワーク内で時間切換を実行する
方法において、 到来するSTM−１信号のタイムスロットの内容を書き込
みアドレスにより決定されたメモリ位置においてメモリ
に書き込み、 アドレス制御メモリに含まれたスイッチングデータによ
って指示されたメモリ位置において上記メモリから読み
取り、 STM−１フレームの列19、82、145及び208からスタート
するフレームブロックにおいて、各タイムスロットのス
イッチングデータを、出ていくタイムスロットと、それ
に切り換えられるべき到来するタイムスロットとの間の
フレームブロック内の位置の差を指示し且つフレームブ
ロックの各列内に63個のアドレス値の許容値範囲を有す
る相対的なアドレスワードとして与え、 上記STM−１フレームの列１から12の間は、上記相対的
アドレスワードを強制的にゼロとし、 列13から15及び列16から18の間は、それぞれ各列におけ
るスイッチングデータを、上記列のどれがスイッチング
データアドレスであるかを見出すように解釈する、 ことを特徴とする方法。 - 【請求項２】上記各相対的な読み取りアドレスを固定遅
延が減算された上記各書き込みアドレスに加えることに
より、上記各メモリ位置に関連した読み取りアドレスを
形成する請求項１に記載の方法。 - 【請求項３】各相対的な読み取りアドレスを、交差接続
されないタイムスロットの間に強制的にゼロにする請求
項２に記載の方法。 - 【請求項４】到来するSTM−１信号のタイムスロットの
内容が書き込みアドレスによって決定されるメモリ位置
におけるメモリへ書き込まれ、アドレス制御メモリに含
まれるスイッチングデータによって指示されるメモリ位
置における上記メモリから読み取られ、到来するSTM−
１信号のフレーム構造におけるタイムスロットの内容を
STM−１信号の出ていくフレーム構造におけるタイムス
ロットへと切り換えるようにするSDHネットワーク内で
時間切換を実行するためのタイムスイッチにおいて、 一連の到来するタイムスロットの内容が各アドレスに書
き込まれるメモリと、 上記メモリへの書き込みを制御して各書き込みアドレス
の指示を与える第１手段と、 上記メモリからの読み取りを制御する第２手段であっ
て、スイッチングデータがその出力として与えられ、デ
ータが読み取られるべき上記メモリのメモリアドレスを
指示するアドレス制御メモリと、加算回路とを有し、固
定遅延が減算された各書き込みアドレスの上記指示と、
アドレス制御メモリの上記出力とがこの加算回路の入力
に接続され、上記アドレス制御メモリの上記出力は、ST
M−１フレームの列19、82、145及び208からスタートす
るフレームブロックにおいてそのフレームブロックの各
タイムスロットのスイッチングデータを、出ていくタイ
ムスロットと、それに切り換えられるべき到来するタイ
ムスロットとの間のフレームブロック内の位置の差より
成る相対的なアドレスとして与えるようなアドレスより
成り、上記相対的なアドレスは、上記各フレームブロッ
クの各列内に63個のアドレス値の許容値範囲を有するよ
うな第２手段と、 上記各STM−１フレームの列１から12の間は上記アドレ
ス制御メモリの出力を強制的にゼロとするための手段
と、 を備えることを特徴とするタイムスイッチ。
Applications Claiming Priority (3)
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|---|---|---|---|
| FI923296 | 1992-07-17 | ||
| FI923296A FI91348C (fi) | 1992-07-17 | 1992-07-17 | Menetelmä aikakytkennän toteuttamiseksi sekä aikakytkin |
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| Publication Number | Publication Date |
|---|---|
| JPH07509591A JPH07509591A (ja) | 1995-10-19 |
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Family Applications (1)
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|---|---|---|---|---|
| DE3122230A1 (de) * | 1981-06-04 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer zeitmultiplex-fernmeldevermittlungsanlagen, insbesondere pcm-fernsprechvermittlungsanlagen, mit zeitmultiplexleitungen, deren zeitkanaele teils fuer nachrichtenverbindungen und teils zur uebertragung von signalisierungsinformationen dienen |
| SE464003B (sv) * | 1989-06-26 | 1991-02-18 | Ellemtel Utvecklings Ab | Foerfarande att i en digital tidsvaeljare mellan abonnenter genomkoppla bredbandsfoerbindeler samt en anordning foer att genomfoera foerfarandet |
| JP3169217B2 (ja) * | 1990-01-19 | 2001-05-21 | 株式会社日立製作所 | 時分割多元速度回線接続方法及び装置 |
| JPH0454796A (ja) * | 1990-06-25 | 1992-02-21 | Hitachi Ltd | 時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチ |
| GB9105922D0 (en) * | 1991-03-20 | 1991-05-08 | Plessey Telecomm | Time switch speech store module |
| DE4116939A1 (de) * | 1991-05-24 | 1992-11-26 | Standard Elektrik Lorenz Ag | Koppelfeld zum durchschalten von kanaelen |
| US5416772A (en) * | 1993-08-20 | 1995-05-16 | At&T Corp. | Apparatus for insertion of overhead protocol data into a switched data stream |
-
1992
- 1992-07-17 FI FI923296A patent/FI91348C/fi active
-
1993
- 1993-07-08 EP EP93915978A patent/EP0650655A1/en not_active Withdrawn
- 1993-07-08 WO PCT/FI1993/000290 patent/WO1994003022A1/en not_active Application Discontinuation
- 1993-07-08 JP JP50418094A patent/JP3477202B2/ja not_active Expired - Fee Related
- 1993-07-08 NZ NZ254161A patent/NZ254161A/en unknown
- 1993-07-08 AU AU45721/93A patent/AU669376B2/en not_active Ceased
- 1993-07-08 US US08/374,522 patent/US5555245A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| AU4572193A (en) | 1994-02-14 |
| EP0650655A1 (en) | 1995-05-03 |
| FI923296A0 (fi) | 1992-07-17 |
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| FI91348B (fi) | 1994-02-28 |
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| FI91348C (fi) | 1994-06-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |