CN1099792C

CN1099792C - 单板大容量数字时分交换网络

Info

Publication number: CN1099792C
Application number: CN99109931A
Authority: CN
Inventors: 张天宇
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 1999-06-26
Filing date: 1999-06-26
Publication date: 2003-01-22
Anticipated expiration: 2019-06-26
Also published as: CN1242659A

Abstract

一种单板大容量数字时分交换网络包括串并转换(21)，并串转换(23)，位于串并转换(21)后、并串转换(23)前的数据存储单元压缩矩阵(22)，地址比较模块(24)和控制存储模块(25)，将数据存储单元数降为原来的1/n，实现16K×16K到128K×128K的平滑扩容，独特的地址比较功能使话音交换延时小于一帧，n×64Kb/s交换延时固定为一帧，网络结构简单，功耗小，可靠性高，实现单板大容量。

Description

单板大容量数字时分交换网络

技术领域

本发明涉及程控数字交换技术，具体地说，涉及一种如何使数字时分交换网络实现大容量单板化的技术。

背景技术

目前国内外大容量局用交换机的交换网络通常是由T-Sⁿ-T或T-Tⁿ-T(n≥1)构成的多级交换网络，这种多级形式的交换网络存在着许多固有问题：如体积庞大，节点多，可靠性低，交换存在时隙阻塞，时延大，不支持n×64Kb/s交换等等，很难满足现代电信应用。

从理论上说，多级交换网络的许多缺点是可以通过单级T型交换网络来克服的。因此，设计出一种结构简单的单T大容量交换网络一直是本领域的研究人员所追求的目标。

起初，这一工作基本上都是围绕着专用交换芯片来开展的。但是用专用交换芯片来构成大容量单T网络是不可能做得很大的，主要原因有两点：首先，单片专用芯片的容量由于受到内部存储单元的速度的限制，容量不可能做得很大，目前容量最大的是加拿大MITEL公司生产的专用交换芯片MT90820，其容量也仅为2K×2K；其次，采用专用交换芯片进行“拷贝T”的方法，利用串行总线方式构成交换矩阵，虽可以在一定程度上扩大容量，但是，该方法所用专用交换芯片数目呈n²增长，容量增长有限，并且成本极其昂贵，如采用“拷贝T”的方法构成8K×8K交换网，需要用16片MT90820构成4×4的交换矩阵，已经达到一块单板的极限。

为此，近年来本领域的研究人员又提出了其它一些构成大容量单T交换网络的方案，虽有改进，但仍然存在着这样或那样的缺点：有的不能支持n×64kb/s数据交换；有的要通过软件配合才能实现无阻塞交换，大大牺牲了效率，如申请号为95107865.8的中国专利申请介绍的大容量数字时分T型交换网络；有的是利用统计复用的原理，不能独立构成网络，只能用于交换系统，如申请号为95118474.1的中国专利申请介绍的一种集中/分布式高速数字T型交换网络。

后来又出现了在并行总线上构成交换矩阵的方法，该方法是将数据存储单元构成矩阵，使得单板的容量有一定程度的增加，但是，其数据存储单元的数目仍然以n²增长，容量增长很快就达到极限，一般最大也就是16K×16K的交换能力，并且PCB板非常大，成本很高，在性能上话音交换延时很大。另外，由于器件多，造成可靠性降低，功耗增大。

综上所述，目前尚未出现一种能够在一块面积较小的单板上做到大容量的单T交换网络，并且在性能上完全符合现代电信应用的要求。

发明内容

本发明要解决的技术问题是提供一种单板单T大容量交换网络，可以在一块普通单板上完成大容量交换，如 16K×16K、32K×32K或64K×64K，实现不需要软件配合的完全无阻塞交换，还可以独立构成交换网络，实现n×64kb/s数据交换，减小话音交换延时，从而克服上述现有技术的缺点，达到单板大容量并满足现代电信应用的要求。

本发明的技术方案是这样实现的，构造一种单板大容量数字时分交换网络，它包括串并转换模块，并串转换模块，位于串并转换模块之后、并串转换模块之前的数据存储单元压缩矩阵，以及用于对数据存储单元压缩矩阵进行控制的地址比较模块和控制存储模块。

所述数据存储单元压缩矩阵由n个数据存储单元排列成1×n的矩阵形式，所述地址比较模块由n个地址比较单元构成，所述控制存储模块由n个控制存储单元构成，所述串并转换模块由n个串/并转换单元构成，所述并串转换模块由n个并/串转换单元构成，所述n的取值是2、4、8和16。

所述串并转换模块将输入母线分为n组，通过其中的n个串/并转换单元独立转换成n组8比特并行数据，将n组8比特并行数据合在一起，构成一组n×8比特的并行数据从串并转换模块中输出，该组n×8比特的并行数据包括了所有的输入信息。

所述n个数据存储单元排列构成一个1×n数据存储单元压缩矩阵，存取串并转换模块产生的n×8比特的并行数据。数据存储单元的存储宽度为n×8比特，每8比特代表一组并行数据，存储深度为并行输出时间片的总数的2倍。每个数据存储单元都存储相同的信息，包含了所有的输入信息。

所述数据存储单元的特征在于其输入数据宽度固定为n×8比特，输出数据宽度是按8比特宽度进行控制的，即输入为n×8比特并行总线，输出为通过控制存储单元选择的其中有效的一组8比特并行总线，直接送到并串转换模块。

由于是输出控制，输出母线和输入母线分为同样的n组。

所述n个数据存储单元、n个控制存储单元、n个地址比较单元和n组输出母线是一一对应的。

所述地址比较模块中的地址比较单元包括比较器、第一选择器和第二选择器，输入信号经比较器比较后，其输出决定第一选择器的输出信号，该信号进入第二选择器，在控制存储单元的控制下选择得到数据存储单元的读出区选择信号，对数据存储单元的输出数据进行控制。

所述地址比较单元中的第二选择器，通过判断该地址比较单元对应的控制存储单元的最高位来确定延时模式，即可变延时或固定延时。

所述控制存储模块中的控制存储单元的数据位由三个部分构成：1.数据存储单元的读出地址(不包括最高位)；2.数据存储单元输出使能控制信号；3.延时模式选择位。

所述数据存储单元可以为双端口RAM，也可以为单端口RAM；可以为异步的，也可以为同步的。

附图说明

图1是传统T型交换网络的原理结构图；

图2是本发明T型交换网络的原理结构图；

图3是本发明的一个实施例——32K×32K时隙T型交换网络；

图4为本发明中地址比较模块24中的一个地址比较单元的示意图。

具体实施方式

下面结合附图对本发明做进一步的详细说明。

图1给出的是现有技术中采用的T型交换网络的结构图。输入母线进行串/并转换之后产生的是8位并行数据，因此采用8位宽度的数据存储单元。如有n组并行数据，则需要n个数据存储单元才能存下所有输入的数据。为了构成交换网络，则需要构成n行乘n列的数据存储单元矩阵，通过控制存储单元产生的片选信号和地址选中不同的存储单元来读取有效数据以完成交换。n×n数据存储单元矩阵所需的存储单元芯片为n×n个，譬如，在构成32K×32K交换网络时，需要4×4＝16片双端口RAM；如果构成64K×64K交换网络，则需要8×8＝64片双端口RAM。这种以器件数呈n²增长为代价来扩大交换容量的做法，不但成本极高，而且占板面积极大，布线极为复杂，且各点信号延时不一，很难进行高速电路设计，功耗又极大，系统的可靠性非常低。因此采用这种方法只能在单板上实现较小容量的T型交换网络，要实现单板大容量交换网络是不切实际的。

本发明认为既然交换网络采用顺写控读的交换方式，就没有必要使输入数据写到不同的存储单元中去，因此本发明采用扩展并行总线技术，将所有的输入信息通过扩展并行总线都存到同一个数据存储单元中，这样就构成了一个压缩的数据存储单元矩阵，然后，只要通过对其输出进行控制来完成交换即可。这样就可以实现当容量扩大时，器件数目是线性增长的。

在图2所示的本发明的原理结构图中，输入母线送入串并转换模块21中，串并转换模块21将输入母线平均分成n组，每组母线通过一个串/并转换单元独立转换成一组宽度为8比特的并行数据，再将n组8比特并行数据合在一起，构成一组n×8比特的并行数据，送到每个数据存储单元中，该组并行数据包括了所有的输入信息。

针对宽度为n×8比特的并行数据，本发明采用了n×8比特的数据存储单元。将图1中的一列n个8比特数据存储单元合并为一个宽度为n×8比特的数据存储单元，使得一个数据存储单元中就保存了所有的输入信息，由于采用了n×8比特的数据存储单元，构成了一个1×n的数据存储单元矩阵，使得数据存储单元数降至图1的1/n，达到简化压缩的目的，因此该矩阵称为数据存储单元压缩矩阵22。

数据存储单元压缩矩阵22构成后，每组宽度为8比特的并行数据不象图1中存到各个数据存储单元中，而是存到了数据存储单元压缩矩阵22中的每个数据存储单元的各组8位中。举例而言，在n＝2的情况下，图1所示的网络中，存储所有的输入信息需要2个8比特的数据存储单元，而在图2中，只需选用一个宽度为16比特位的数据存储单元，通过串并转换模块21中两个串/并转换单元的转换产生的两组并行数据分别存在数据存储单元中的D₀～D₇和D₈～D₁₅。在输出时，图1是通过选择不同的数据存储单元来输出所需要的数据，而在图2中是通过控制存储单元选择数据存储单元中的特定8位数据进行输出。

在现代电信应用中，交换网络不仅仅要满足传统的话音数据交换，还应当满足ISDN、图象等宽带数据交换，即n×64Kb/s交换。而这两种应用对于交换网络的要求是不一样的：对于话音应用，由于属于延时敏感业务，需保证交换延时为最小，所以交换数据应尽量保证在同一帧进行；对于ISDN、图象等宽带数据应用，则需保证输出时隙的一致性，即对n×64Kb/s交换，同一帧输入的数据要保证在交换后仍然在同一帧中输出。一个完善的交换网络的设计应当能够区分这两种应用情况，并分别加以满足。

本发明为了适应各种数据的的交换特性，采用了下面的措施：

一、选用的数据存储单元的结构分为上区和下区，容量可以存取两帧数据，上区存上一帧数据，下区存下一帧数据。上区和下区是依靠最高位地址线来区分的：最高位为0时选上区，最高位为1时选下区。

二、写入输入数据时，顺序轮流写入两个区；读出数据时，根据交换数据的类型，采用不同的处理方法，使每路时隙具有可配置的两种交换延时模式：可变延时和固定延时，分别支持话音交换和n×64Kb/s交换，保证话音交换延时不大于一帧，n×64Kb/s交换延时固定为一帧。

三、控制制存储模块25的每个控制存储单元中增加一个特定比特位(延时模式选择位)来控制每个时隙的交换是可变延时还是固定延时交换。

四、在数据存储单元压缩矩阵22和控制存储模块25之间增加了地址比较模块24，其中的地址比较单元的示意图参见图4。

地址比较单元包括比较器41，第一选择器42和第二选择器43，其工作原理是这样的：将控制存储单元读出的地址送到比较器41中，与数据存储单元写入的地址(除去最高位)进行比较，若比较器41比较的结果是读出地址大于写入地址(除去最高位)，说明数据已准备好，可以在本区内读出，因此读出地址的最高位和写入地址的最高位相同；若比较器41比较的结果是读出地址小于写入地址(除去最高位)，说明数据尚未准备好，在本区内不能读出，必须采用上一帧的数据，因此读出地址的最高位和写入地址的最高位相反。这样，对写入地址与读出地址的比较就可以通过第一选择器42正确地选择在话音交换模式下数据存储单元的读出数据区。第二选择器43的输出受控制存储单元中的延时模式选择位的控制：若是可变延时，则选择第一选择器42的输出结果；若是固定延时，则选择写入地址最高位的反向。数据存储单元读出区的选择方式如措施一所述。

下面针对不同类型的交换数据，进一步说明地址比较单元的工作原理。

对于话音应用，设并行写入时隙为TSi，读出时隙为TSj，，若j＞i，则在同一区进行交换，若j＜i，则读取另一区的数据。交换数据只在数据存储单元的同一区内按可变延时存取，这样可以保证交换延时小于一帧，使得输入输出数据间的延时最小。

对于图象、ISDN等宽带数据应用，要保证输出时隙的一致性。本发明通过数据存储单元存取两帧数据，为保证同一帧输入的数据在交换后仍然在同一帧中输出，将数据存储单元读写的两个区分开，即写上区时读下区，写下区时读上区，并交替重复进行。具体实现就是对于需要进行n×64Kb/s交换的时隙，在控制存储单元的最高位写上固定延时模式，这样在第二选择器43中就选择数据存储单元写入地址最高位的反向。

本发明中数据存储单元的特点是输入为n组8位数据，输出为一组8位数据。通过控制存储单元的控制信号控制n组数据中的哪一组进行输出，以达到不同组的输入信号之间交换的目的，交换后的数据通过并串转换模块23送到输出母线。

本发明所能完成的功能，都可通过控制存储模块25发送各种指令，灵活多变地自由控制多种功能的组合，从而满足现代信息交换的各种业务需求。

按本发明技术方案构成的单板大容量数字时分网络，通常可以实现16K×16K、32K×32K、64K×64K和128K×128K的交换。下面结合图3所给出的本发明的一个应用实施例，来介绍32K×32K时隙T型交换网络。该网络是n＝4的情况，它包括串并转换模块31、数据存储单元压缩矩阵32、并串转换模块33，地址比较模块34和控制存储模块35。

串并转换模块31负责输入的64条32Mb/s速率的母线的串并转换，它包括4个串/并转换单元，分别负责16条母线的串并转换(HW₀～HW₁₅，HW₁₆～HW₃₁，HW₃₂～HW₄₇，HW₄₈～HW₆₃)，每个串/并转换单元输出8比特并行数据线，4个单元就构成了32比特的并行数据总线。

数据存储单元压缩矩阵32由4个数据存储单元排列成1×n的矩阵形式，采用的是存储深度为16K，存储宽度为32比特的双端口RAM，即16K×32bit双端口RAM，因为一组并行数据一帧是占8K存储空间，所以每片RAM一共可存两帧数据。每个数据存储单元中存储的32位数据包含了四组母线中的数据，D₀～D₇位是第一组的数据，D₈～D₁₅位是第二组的数据，D₁₆～D₂₃位是第三组的数据，D₂₄～D₃₁位是第四组的数据。RAM的左端口是写入数据，共32位，右端口是读出数据，共8位。读出数据时，由于4组写入数据中只有一组数据是有效数据，因此该组有效数据是通过数据存储单元的输出使能信号来选择，控制存储单元的特定比特位的输出用于控制数据存储单元的4个输出使能信号，可以选择4组中的任一组数据输出。例如，要将第一组的信号仍旧交换到第一组，就通过控制信号打开第一个输出使能端，而将其它三个关闭(输出为高阻)；若将第二组信号交换到第一组，就通过控制信号将第二个输出使能端打开即可实现。

并串转换模块33包括4个并/串转换单元，每个并/串转换单元负责将每个数据存储单元输出的8比特并行数据进行并/串转换产生16条串行母线，4个并/串转换单元就输出64条速率为32Mb/s串行母线。

地址比较模块34由4个按图4构成的地址比较单元组成，用以选择数据存储单元的读出数据区。

控制存储模块35采用了4个16位的双端口RAM作为控制存储单元，每个RAM的容量为8K×16bit，其16比特的安排是：前13位(D₀～D₁₂)是数据存储单元的读出地址；第D₁₃～D₁₄位用来译码，接到数据存储单元的右端口以控制数据存储单元的4个输出使能信号，将4组中任一组的数据交换到任意时隙；D₁₅位作为交换延时模式的选择位，选择是固定延时模式还是可变延时模式。在构成32K×32K网时，由于只有4组输入、输出HW，只需对数据存储单元的4个使能端进行控制，因此控制存储单元中只要2位数据来控制一个2/4译码器即可产生4个控制信号。

下面进一步说明32K×32K网络的交换过程。

设输入母线为HW_iTS_j(i＝0，1…63；j＝0，1…511)，它在数据存储单元中的存储地址(不包括最高位)为DMaddr(地址从0开始编号)，其计算公式为

DMaddr＝(16×j)+(i％16)，“％”代表取余数；

比特位组＝[i/16]，“[]”代表取整数(其中0代表D₀～D₇位，1代表D₈～D₁₅位，2代表D₁₆～D₂₃位，3代表D₂₄～D₃₁位)。例如，对于输入母线HW₁₈TS₅₁₁，其存储地址为

DMaddr＝(16×511)+(18％16)＝8178

比特位组＝[18/16]＝1所以该输入线上的数据占用了数据存储单元的8178存储地址的D₈～D₁₅位；而对于输入母线HW₀TS₀，其存储地址(不包括最高位)为

Dmaddr＝(16×0)+(0％16)＝0

比特位组＝[0/16]＝0所以该输入线上的数据占用了数据存储单元的0存储地址的D₀～D₇位。

假设将HW₀TS₀上的话音交换到HW₁₈TS₅₁₁上。由上可知，HW₀TS₀占用了数据存储单元的0存储地址的D₀～D₇位，那么在32K时隙中的第0时刻，HW₀TS₀的数据写入了数据存储单元上区或下区的0存储地址的D₀～D₇位。由于交换方式为顺写控读，HW₁₈对应的是第二组母线输出，其交换是由控制存储模块35的第二个控制存储单元负责，所以在第二个控制存储单元的8178存储地址的D₀～D₁₂位写入0(数据存储单元的写入地址)；在D₁₃～D₁₄位写入0(第0组比特位组输出)；D₁₅位写入0(话音交换，可变延时模式)。由于数据存储单元的读出地址大于写入地址(不包括最高位)，说明在读出数据的时刻，写入数据已完成，在本区内就可以读出数据，因此通过地址比较单元得到的读出地址的最高位和写入地址的最高位相同。在0时刻，读出第二个控制存储单元的数据作为数据存储单元的读出地址，所以在0时刻读到数据存储单元的8178存储地址(是写入区的同一区)的数据，该地址中存有32位数据，其中只有第0组8比特数据是有效数据，此时通过第二个控制存储单元的D₁₃～D₁₄位对数据存储单元的输出使能信号进行控制，选通第0组数据输出，就完成了交换的过程。由上可见，由于采用了地址比较单元，该话音交换延时在一帧以内。

本实施例中的数据存储单元也可以采用宽度为32比特的单端口RAM，只不过这时要求对其存取速度要提高一倍，其它控制方式是一样的。

对于64K×64K交换网络(n＝8)，其构成方式与32K×32K交换网构成方式基本相同，只是串并转换模块产生的是64比特的并行数据总线，因此采用了8个64比特的RAM构成1×8的数据存储单元压缩矩阵；又由于有8组信号，输出时需8个使能信号控制数据存储单元的输出使能端，因此需要3位信号来控制一个3/8译码器，相应采用18位的控制存储单元。

对于128K×128K交换网络(n＝16)，其构成方式也与32K×32K交换网构成方式基本相同，只是串并转换模块产生的是128比特的并行数据总线，若要构成1×16的数据存储单元压缩矩阵，需要128比特的RAM，若无128比特的RAM，也可以采用两个64比特的RAM拼成128比特实现，此时若视其为一个数据存储单元，也达到使用数据存储单元数降为原来的1/n的目的。

综上所述，由于本发明采用并行总线扩展技术，使得数据存储块从原来的n行n列的数据存储矩阵变成单行n列的数据存储单元压缩矩阵，所使用的数据存储单元数减少为原来的1/n，实现了数据存储单元的数量随交换容量的增加线性增加，而不是以n²增长，大大减少了PCB板的面积，使得在普通单板上实现大容量单T结构时分无阻塞交换成为现实，独特的地址比较功能减小话音延时。本发明结构简单新颖，大幅度降低成本，功耗低，大大提高了可靠性。

Claims

1.一种单板大容量数字时分交换网络，其特征在于：它包括

串并转换模块(21)；

并串转换模块(23)；

位于串并转换模块(21)之后、并串转换模块(23)之前的形为1×n的数据存储单元压缩矩阵(22)；

以及用于对数据存储单元压缩矩阵(22)进行控制的地址比较模块(24)和控制存储模块(25)。

2.如权利要求1所述的一种单板大容量数字时分交换网络，其特征在于：

所述数据存储单元压缩矩阵(22)由n个数据存储单元构成，所述地址比较模块(24)由n个地址比较单元构成，所述控制存储模块(25)由n个控制存储单元构成，所述串并转换模块(21)由n个串/并转换单元构成，所述并串转换模块(23)由n个并/串转换单元构成；

所述n的取值是2、4、8和16中的任一个值。

3.如权利要求1或2所述的一种单板大容量数字时分交换网络，其特征在于：所述串并转换模块(21)将输入母线分为n组，通过其中的n个串/并转换单元独立转换成n组8比特并行数据，将n组8比特并行数据合在一起，构成一组n×8比特的并行数据从串并转换模块(21)中输出，该组n×8比特的并行数据包括了所有的输入信息。

4.如权利要求1或2所述的一种单板大容量数字时分交换网络，其特征在于：所述数据存储单元压缩矩阵(22)中的数据存储单元的存储宽度为n×8比特，存储深度为并行输出时间片的总数的2倍，每个数据存储单元的输入都是n×8比特的并行数据，每8比特代表一组并行数据，输出数据宽度是按8比特宽度进行控制的，即输入为n×8比特并行总线，输出为通过控制存储模块(25)选择的其中有效的一组8比特并行总线，直接送到并串转换模块(23)。

5.如权利要求4所述的一种单板大容量数字时分交换网络，其特征在于：所述的数据存储单元的结构分为上区和下区，容量可以存取两帧数据，上区存上一帧数据，下区存下一帧数据；上区和下区是依靠数据存储单元的最高位地址线来区分的：最高位为0时选上区，最高位为1时选下区。

6.如权利要求1或2所述的一种单板大容量数字时分交换网络，其特征在于：输出母线和输入母线分为同样的n组。

7.如权利要求6所述的一种单板大容量数字时分交换网络，其特征在于：所述n个数据存储单元、n个控制存储单元、n个地址比较单元和n组输出母线是一一对应的。

8.如权利要求1或2所述的一种单板大容量数字时分交换网络，其特征在于：所述地址比较模块(24)中的地址比较单元包括比较器(41)、第一选择器(42)和第二选择器(43)，输入信号经比较器(41)比较后，其输出决定第一选择器(42)的输出信号，该信号进入第二选择器(43)，在控制存储模块(25)中的控制存储单元的控制下选择得到数据存储单元的读出区选择信号，对数据存储单元的输出数据进行控制。

9.如权利要求8所述的一种单板大容量数字时分交换网络，其特征在于：所述地址比较单元中的比较器(41)将控制存储单元读出的地址与数据存储单元写入的地址，除去最高位后，进行比较，若比较的结果是除去最高位后，读出地址大于写入地址，则读出地址的最高位和写入地址的最高位相同；若比较的结果是除去最高位后，读出地址小于写入地址，则读出地址的最高位和写入地址的最高位相反。

10.如权利要求8所述的一种单板大容量数字时分交换网络，其特征在于：所述地址比较单元中的第一选择器(42)根据比较器(41)的比较结果选择在话音交换模式下数据存储单元的读出数据区。

11.如权利要求8所述的一种单板大容量数字时分交换网络，其特征在于：所述地址比较单元中的第二选择器(43)，通过判断控制存储单元最高位来确定延时模式，若是可变延时，则选择第一选择器(42)的输出结果作为输出；若是固定延时，则选择写入地址最高位的反向作为输出。

12.如权利要求1或2所述的一种单板大容量数字时分交换网络，其特征在于：所述控制存储模块(25)中的控制存储单元的数据位由三个部分构成：1)数据存储单元的读出地址，不包括最高位；2)数据存储单元输出使能控制信号；3)延时模式选择位，控制每个时隙的交换是可变延时还是固定延时交换。

13.如权利要求1或2所述的一种单板大容量数字时分交换网络，其特征在于：所述的数据存储单元可以为双端口RAM，也可以为单端口RAM；可以为异步的，也可以为同步的。