CN1118033C - 3780点离散傅里叶变换处理器系统 - Google Patents
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Abstract
3780点离散傅里叶变换(DFT)处理器系统属于DFT处理器技术领域，其特征是，它含有：按运算顺序相连的63点DFT处理器，复数乘法器，行列交织处理器和60点DFT处理器，63点和60点DFT处理器的位置可互换，复数乘法器和行列交织处理器的位置可互换；前后各两个处理器各共用一个现场可编程门阵列(FPGA)芯片，两个FPGA芯片用双口RAM连接。按运算和连接顺序，63点DFT处理器由7或9点DFT处理器→63点DFT的素因子算法的下标映射处理器→9或7点DFT处理器构成；60点DFT处理器分别按3×20、4×15、5×12点DFT处理器作相似分解，其余类推。本发明只需2片30万门FPGA芯片。
Description
技术领域
一种3780点离散傅里叶变换处理器系统属于离散傅里叶变换(DFT)快速算法的硬件实现，特别涉及多载波信号DFT处理器系统技术领域。
背景技术
本发明涉及DFT在通信技术中正交频分多载波调制解调技术中的应用。为了实现正交频分多载波调制，需要将经过正交相位调制的单载波基带信号进行离散傅里叶反变换(IDFT)以获得正交频分复用多载波调制用的子载波。在解调时，要将多载波信号进行离散傅里叶变换(DFT)以得到经过正交相位调制的单载波基带信号，再经正交相位解调得到信息码元。根据数字信号处理理论，IDFT可以通过DFT来实现。对于N点的IDFT运算，用DFT来实现的方法就是：首先对输入数据取复共轭，经过DFT运算，将运算结果再取复共轭并且把结果除以N，就可得到IDFT的运算结果。于是，所有用于计算DFT的快速算法同时也可用于IDFT计算。由此可见，在正交频分多载波调制解调系统的硬件实现中DFT处理器是其核心处理单元。实现时，它的资源消耗是几十万门到上百万门，DFT处理器占用硬件资源的很大比重。所以研究其快速算法和优化的硬件实现对降低系统成本，推广正交频分多载波调制解调系统的应用有重要意义。
3780点DFT处理器目前仅用于清华大学提出的数字电视地面传输方案中，它采用了具有3780个子载波的正交频分多载波调制技术。它采用的3780点DFT处理器在样机中是用3片40万门现场可编程门阵列FPGA来实现的，硬件资源消耗大，成本较高，其原因在于3780点DFT是这样计算的：首先把3780点DFT分解为3点DFT和1260点DFT，通过3×1260的行列交织处理和旋转因子乘法相合成起来；其中1260点DFT又分解为3点DFT和420点DFT，通过3×420的行列交织处理和旋转因子乘法相合成起来；其中420点DFT又分解为3点DFT和140点DFT，通过3×140的行列交织处理和旋转因子乘法相合成起来；其中140点DFT又分解为4点DFT和35点DFT，通过4×35的行列交织处理和旋转因子乘法相合成起来；其中35点DFT又分解为5点DFT和7点DFT，通过5×7的行列交织处理和旋转因子乘法相合成起来。计算过程中的硬件消耗除了小点数DFT处理器外，使用了总计为3780+1260+420+140+35＝5635个复数字的存储空间作行列交织，和5个旋转因子乘法器即复数乘法器，它相当于20个实数乘法器和总计为5635个复数字的旋转因子系数存储器。其系统结构方框图见图1。这里提到的FPGA是Field-Programmable Gate Arrays的缩写，翻译为现场可编程门阵列，具有集成度高，工作速度快，和现场可重复编程的优点，目前得到数字技术领域的广泛应用。
发明内容
本发明的目的在于提供一种硬件消耗很少且运算较快的3780点离散傅里叶变换处理器系统。
本发明提出的3780点离散傅里叶变换处理器系统，其特征在于：
按照下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
(1)63点DFT处理器→复数乘法器→行列交织处理器→60点DFT处理器；
(2)63点DFT处理器→行列交织处理器→复数乘法器→60点DFT处理器；
(3)60点DFT处理器→复数乘法器→行列交织处理器→63点DFT处理器；
(4)60点DFT处理器→行列交织处理器→复数乘法器→63点DFT处理器；
其中，63点和60点DFT处理器是一种将按小点数的7、9点或3、4、5点进行分解的DFT处理器。
本发明提出的3780点离散傅里叶变换处理器系统，其特征在于：
按照上述箭头所示的运算和连接顺序，在上述任何一种系统中，前面两个处理器共用一个现场可编程门阵列(FPGA)芯片，后面两个处理器共用一个现场可编程门阵列(FPGA)芯片，中间用双口随机存储器(RAM)连接。
其中，所述的63点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
(1)7点DFT处理器→63点DFT的素因子算法的下标映射处理器→9点DFT处理器；
(2)9点DFT处理器→63点DFT的素因子算法的下标映射处理器→7点DFT处理器；
所述的60点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
(1)3点DFT处理器→60点DFT的素因子算法的下标映射处理器→20点DFT处理器；
(2)20点DFT处理器→60点DFT的素因子算法的下标映射处理器→3点DFT处理器；
(3)4点DFT处理器→60点DFT的素因子算法的下标映射处理器→15点DFT处理器；
(4)15点DFT处理器→60点DFT的素因子算法的下标映射处理器→4点DFT处理器；
(5)5点DFT处理器→60点DFT的素因子算法的下标映射处理器→12点DFT处理器；
(6)12点DFT处理器→60点DFT的素因子算法的下标映射处理器→5点DFT处理器；
所述的12点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
(1)3点DFT处理器→12点DFT的素因子算法的下标映射处理器→4点DFT处理器；
(2)4点DFT处理器→12点DFT的素因子算法的下标映射处理器→3点DFT处理器；
所述的15点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
(1)3点DFT处理器→15点DFT的素因子算法的下标映射处理器→5点DFT处理器；
(2)5点DFT处理器→15点DFT的素因子算法的下标映射处理器→3点DFT处理器；
所述的20点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
(1)4点DFT处理器→20点DFT的素因子算法的下标映射处理器→5点DFT处理器；
(2)5点DFT处理器→20点DFT的素因子算法的下标映射处理器→4点DFT处理器；
使用证明：它达到了设计目的，硬件消耗少，运算速度快。
附图说明：
图1：现有的3780点DFT处理器的结构框图。
图2～图5：本发明提出的四种不同的3780点离散傅里叶变换(DFT)处理器的结构框图。
图6～图7：本发明提出的2种不同的63点离散傅里叶变换(DFT)处理器的结构框图。
图8～图13：本发明提出的6种不同的60点离散傅里叶变换(DFT)处理器的结构框图。
图14～图15：本发明提出的2种不同的12点离散傅里叶变换(DFT)处理器的结构框图。
图16～图17：本发明提出的2种不同的15点离散傅里叶变换(DFT)处理器的结构框图。
图18～图19：本发明提出的2种不同的20点离散傅里叶变换(DFT)处理器的结构框图。
图20：本发明提出的一种3780点离散傅里叶变换(DFT)处理器的系统电路原理框图。
图21：本发明提出的一种3780点离散傅里叶变换(DFT)处理器的硬件结构图。
图22：本发明提出的离散傅里叶变换(DFT)的素因子算法的下标映射处理器的电路原理框图。
图23：本发明提出的3、5、7、9点中任何一个点数的DFT处理器的电路原理框图。
具体实施方式
请见图2～图5，以63点DFT处理器→复数乘法器→行列交织处理器→60点DFT处理器这一DFT处理系统为例，对其运算步骤予以说明：
(1)输入数据序列进行63点DFT运算；
(2)对经过步骤(1)后的数据进行复数乘法运算；
(3)对经过步骤(2)后的数据进行行列交织处理运算；
(4)对经过步骤(3)的数据进行60点DFT运算。
请见图6～图7，现以7点DFT处理器→63点DFT的素因子算法的下标映射处理器→9点DFT处理器这一63点DFT处理器为例，对其运算步骤予以说明：
(1)输入数据序列先进行7点DFT运算；
(2)对经过步骤(1)后的数据用63点DFT素因子算法的下标映射处理器进行数据重排；
(3)对经过步骤(2)重排的数据进行9点DFT运算。
请见图8～图13：其各种结构的运算步骤与63点DFT处理器的相似，不再重复。
请见图14～图15，图16～图17以及图18～图19：其各种结构的运算步骤也和63点DFT的相似，不再重复。
请见图20：这是一种63点DFT处理器→行列交织处理器→复数乘法器→60点DFT处理器构成的系统的电路原理框图，其它的系统与其相似。其中63点DFT处理器的结构为：7点DFT处理器→63点DFT的素因子算法的下标映射处理器→9点DFT处理器；60点DFT处理器的结构为：3点DFT处理器→15点DFT的素因子算法的下标映射处理器→5点DFT处理器→60点DFT的素因子算法的下标映射处理器→4点DFT处理器。
请见图21：这是本发明的DFT处理器系统的硬件结构图。63(或60)点DFT处理器和行列交织处理器中含有的读写地址和读写控制信号产生电路共用一个现场可编程门阵列(FPGA)芯片，旋转因子乘法器含有复数乘法器和输出端和上述复数乘法器相连的旋转因子系数存储器，上述旋转因子乘法器和60(或63)点DFT处理器共用另一个现场可编程门阵列(FPGA)芯片，它们的型号都是VirtexE XCV300E。两块FPGA之间用一个型号为MCM69D618TQ6的双口随机存储器(RAM)相连。N个待变换数据的每个数据经1～M条数据线DATA输入63点DFT处理器，后者把63点DFT运算结果经1～M条数据线DATA和读写地址和读写控制信号产生电路写入双口RAM。它是在后者写命令WR控制下通过双口RAM的1～14个地址线ADDR写入214个地址单元中的。然后，在读写地址和读写控制信号产生电路的读命令RD控制下，从214个地址中把1～N个数据经数据线DATA读出送往复数乘法器，上述复数乘法器在控制信号下从旋转因子存储器中取出1～N个旋转因子ROTATOR后使两者作复数乘法，把1～N个乘积数据经复数乘法器1～M条数据线DATA送往60点DFT处理器作60点DFT运算，其结果作为变换后数据共1～N个由数据线DATA输出。
图22是下标映射处理器的电路原理框图。它含有：输入/出端分别与1～m条数据写入线DATA＿WRITE和1～m条数据读出线DATA＿READ相连的存储器，在起始信号START控制下向上述存储器发出写命令WR、写地址命令WR＿ADDRESS的写控制电路以及在收到写控制电路的启动信号后可向上述存储器发出读出指令READ，读出地址指令RD＿ADDRESS的读控制电路。在读出结束后，上述读控制电路发出启动下一单元的指令START＿NEXT。
再见图23：它是小点数如3、5、7、9点DFT处理器的电路原理框图。它是采用数字信号处理中常用的Winograd算法实现的。它的数学表述式为X(k)＝ODIx(n)，I矩阵和0矩阵是仅由-1、0、1三种元素构成的平凡矩阵，I矩阵以及0矩阵和某向量的乘积可以各用累加器组实现；D矩阵是对角矩阵，其对角线上的元素为实数或纯虚数，复数乘法便可由两个实数乘法器来完成，整个对角矩阵乘法运算可由乘法系数产生器和两个实数乘法器实现，如图23所示。数据输入累加器组1后，由I矩阵系数产生和加减控制逻辑电路向累加器组1发出使能控制信号EN和加减控制逻辑信号AS以完成I矩阵乘法，其输出经多路选通器1送入两个通用乘法器以完成对角矩阵乘法，其输出输送到累加器组2，在0矩阵系数产生和加减控制逻辑电路发出的使能控制信号EN和加减控制逻辑信号AS下完成0矩阵乘法，最终经多路选通器2输出其DFT结果。对3、5、7、9点DFT的区别仅在于0、I、D的系数不同，4点DFT可表述为X(k)＝Ax(n)，A矩阵是平凡矩阵，4点DFT可以由一组累加器及平凡系数产生和加减控制逻辑电路构成，其电路原理框图与图23中的1矩阵或0矩阵的电路原理框图相同。
由此可见，本发明仅使用了总计为3780+63+60+15＝3918个复数字的存储空间作为行列交织和素因子算法下标映射用，还有一个旋转因子乘法器，相当于4个实数乘法器和容量为3780个复数字的旋转因子系数存储器，其中DFT素因子算法的下标映射处理器的复杂性主要由存储器决定，因为其读写控制器的资源消耗很少。除了小点数DFT处理器外，本发明相当于节省了30％的存储空间和80％的实数乘法器。由于每个实数乘法器约需消耗近1万门，现有技术使用3片40万门现场可编程门阵列(FPGA)芯片，相当于使用120万门的逻辑资源，而本发明只用2片30万门现场可编程门阵列(FPGA)芯片，相当于使用60万门的逻辑资源，并且将主要的存储资源消耗，即63×60行列交织处理器所需要的3780个复数字的存储器，从昂贵的FPGA中提出来用相对较便宜的双口RAM实现，成本可大大下降。
Claims (8)
1、一种3780点离散傅里叶变换处理器系统，含有小点数离散傅里叶变换DFT处理器，复数乘法器和行列交织处理器，其特征在于：按照下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
I、63点DFT处理器→复数乘法器→行列交织处理器→60点DFT处理器；
II、63点DFT处理器→行列交织处理器→复数乘法器→60点DFT处理器；
III、60点DFT处理器→复数乘法器→行列交织处理器→63点DFT处理器；
IV、60点DFT处理器→行列交织处理器→复数乘法器→63点DFT处理器；
其中，63点和60点DFT处理器是一种将按小点数的7、9点或3、4、5点进行分解的DFT处理器。
2、根据权利要求1所述的3780点离散傅里叶变换处理器系统，其特征在于：按照所述箭头所示的运算和连接顺序，在所述任何一种系统中，前面两个处理器共用一个现场可编程门阵列芯片，后面两个处理器共用另一个现场可编程门阵列芯片，中间用双口RAM连接。
3、根据权利要求1所述的3780点离散傅里叶变换处理器系统，其特征在于：所述的63点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
I、7点DFT处理器→63点DFT的素因子算法的下标映射处理器→9点DFT处理器；
II、9点DFT处理器→63点DFT的素因子算法的下标映射处理器→7点DFT处理器；
4、根据权利要求1所述的3780点离散傅里叶变换处理器系统，其特征在于：所述的60点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
I、3点DFT处理器→60点DFT的素因子算法的下标映射处理器→20点DFT处理器；
II、20点DFT处理器→60点DFT的素因子算法的下标映射处理器→3点DFT处理器；
III、4点DFT处理器→60点DFT的素因子算法的下标映射处理器→15点DFT处理器；
IV、15点DFT处理器→60点DFT的素因子算法的下标映射处理器→4点DFT处理器；
V、5点DFT处理器→60点DFT的素因子算法的下标映射处理器→12点DFT处理器；
VI、12点DFT处理器→60点DFT的素因子算法的下标映射处理器→5点DFT处理器；
5、根据权利要求4所述的3780点离散傅里叶变换处理器系统，其特征在于：所述的12点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
I、3点DFT处理器→12点DFT的素因子算法的下标映射处理器→4点DFT处理器；
II、4点DFT处理器→12点DFT的素因子算法的下标映射处理器→3点DFT处理器；
6、根据权利要求4所述的3780点离散傅里叶变换处理器系统，其特征在于：所述的15点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
I、3点DFT处理器→15点DFT的素因子算法的下标映射处理器→5点DFT处理器；
II、5点DFT处理器→15点DFT的素因子算法的下标映射处理器→3点DFT处理器；
7、根据权利要求4所述的3780点离散傅里叶变换处理器系统，其特征在于：所述的20点DFT处理器按下述箭头所示的运算和连接顺序，它采用下述结构中的任何一种：
I、4点DFT处理器→20点DFT的素因子算法的下标映射处理器→5点DFT处理器；
II、5点DFT处理器→20点DFT的素因子算法的下标映射处理器→4点DFT处理器；
8、根据权利要求2所述的3780点离散傅里叶变换处理器系统，其特征在于：所述的现场可编程门阵列采用型号为VirtexE XCV300E的芯片。
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Granted publication date: 20030813 Termination date: 20151123 |