CN101697486A - 一种二维小波变换集成电路结构 - Google Patents
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Abstract
一种二维小波变换集成电路结构，属于超大规模集成电路设计技术和图像处理、图像压缩处理技术中的小波变换领域，目的在于提高整个变换电路结构的响应速度和输出速率。本发明包括串并转换电路、一维行滤波电路和一维列滤波电路，串并转换电路将输入的图像数据，转换为并行数据送到一维行滤波电路；一维行滤波电路在单位内部时钟周期内输出四个行滤波系数到两个一维列滤波电路；两个一维列滤波电路完成整个列滤波运算并输出结果。本发明与传统的方法相比，消耗较短的计算时间，较少的内部存储器和较短的输出延时，具有系统响应快，输出速率高等特点，适应于高速运算等应用场合。
Description
技术领域
本发明属于超大规模集成电路设计技术和图像处理、图像压缩处理技术中的小波变换领域，具体涉及一种二维小波变换集成电路结构。
背景技术
小波变换最成功的应用领域是图像压缩。小波变换理论和算法明确地提出了一些有启发意义的思想，一个关键的思想是多分辨率分解，这个思想很好的利用在小波图像编码的研究中。小波图像压缩的研究表明，现代应用所需要的许多特征如多分辨率、多层质量控制、嵌入式码流等与小波图像编码结构非常自然的融合在一起，在较大压缩比下，小波图像压缩的重构质量也明显好于DCT变换方法。传统的基于卷积的小波变换计算复杂性比较高，而且需要较多的内存容量。提升方案是一种新的构造小波变换的方法，提升的小波又称为第二代小波，它能被用来构造第一代小波，并且得到一种快速的具有原位计算特性的小波变换。
现有二维小波变换的VLSI结构主要包括基于块的行列分解结构和基于线扫的直接型结构。作者吴提出的一种有效的二维小波变换结构，见Wu[1]：P.Wu和L.Chen的文献“An efficient architecture fortwo-dimensional discrete wavelet transform”，IEEE Trans.onCircuits and Systems for Video Technology，2001年第11卷第4期；基于块的行列分解结构见作者安吉拉提出的一种基于提升的前向和反向小波变换的VLSI结构，Andra[2]：Kishore Andra，Chaitali Chakrabarti.AVLSI architecture for lifting-based forward and inverse wavelet transform[J].IEEE Trans On Signal Processing，2002，50(4)：966-977；首先对图像的行(列)进行滤波变换，把处理的中间结果存储在中间缓冲存储器中，然后进行列(行)滤波变换，对于N×N的图像，大约需要N2的存储空间。这种结构的优点是控制简单，但是最大缺点是需要一个大规模的中间数据缓冲存储器，另外，也具有较高的计算复杂度和长的系统输出延时。基于线扫的直接型结构见Xiong[5]：Cheng-Yi Xiong，Jin-Wen Tian，JianLiu，“Efficient High-Speed/Low-Power Line-Based Architectures forTwo-Dimensional Discrete Wavelet Transform Using Lifting Scheme，”IEEETrans.on Circuits and Systems for Video Technology，2006，16(2)：309-316.无需中间的缓冲存储器，行列滤波变换并行实现，因此具有较强的数据处理能力和较少的输出延时，缺点是结构的设计复杂度较高。
与上述二维小波变换的结构类似，作者廖提出的基于提升的有效一维和二维小波变换结构，见Liao[3]：H.Liao，M.K.Mandal和B.F.Cockburn的文献“Efficient architectures for 1-D and 2-Dlifting-based wavelet transforms，”，IEEE Trans.on SignalProcessing，2004年第52卷第5期；作者巴瑞提出的一种有效的二维提升小波变换结构，见Barua[4]：S.Barua，J.E.Carletta，K.A.Kotteri和A.E.Bell的文献“An efficient architecture for lifting-basedtwo-dimensional discrete wavelet transform，”，Integration，theVLSI journal，2005年第38卷第3期。
发明内容
本发明提供一种二维小波变换集成电路结构，目的在于提高整个变换电路结构的响应速度和输出速率。
本发明的一种二维小波变换集成电路结构，包括串并转换电路、一维行滤波电路和一维列滤波电路，其特征在于：串并转换电路将输入的四个图像数据，按照串行输入方式，转换为四个并行的输入数据送到一维行滤波电路进行一维行变换；一维行滤波电路是四输入/四输出电路，在单位内部时钟周期内输出四个行滤波系数到两个一维列滤波电路进行列滤波运算；一维列滤波电路是二输入/二输出电路，两个一维列滤波电路完成整个列滤波运算并输出结果。
所述的二维小波变换集成电路结构，其特征在于，所述串并转换电路由四个串联的移位寄存器组成，各个移位寄存器的输出构成同一行相邻的四个数据，分别对应连接到一维行滤波电路的四个输入端，完成数据的串/并转换；所述串并转换电路输出的内部时钟频率为输入时钟频率的1/4。
所述的二维小波变换集成电路结构，其特征在于，所述一维行滤波电路由第一、第二两个相同的提升单元串联构成；所述第一、第二提升单元是四输入/四输出结构，包括四个运算模块和五个延时寄存器，所述串并转换电路输出的第一个数据经第一延时寄存器送入第一、第三运算模块；所述串并转换电路输出的第二个数据经第二延时寄存器送入第一运算模块；所述串并转换电路输出的第三个数据经第三延时寄存器送入第一、第二和第四运算模块；所述串并转换电路输出的第四个数据经第四延时寄存器送入第二运算模块，所述串并转换电路输出的第一个数据直接送入第二运算模块；第三运算模块输出作为本提升单元第一输出端；第一运算模块输出到第三、第四运算模块并作为本提升单元第二输出端；第四运算模块输出作为本提升单元第三输出端；第二运算模块输出经第五延时寄存器送入第三运算模块、第二运算模块输出到第四运算模块并作为本提升单元第四输出端。
所述的二维小波变换集成电路结构，其特征在于，所述一维列滤波电路由数据交织单元和列滤波运算单元串联构成，所述数据交织单元包括第一、第二移位寄存器阵列和第一、第二选择器，第一移位寄存器阵列输入一维行滤波电路第二、第四输出结果，输出至第一、第二选择器；一维行滤波电路第一、第三输出结果同时输出至第一、第二选择器；第一选择器输出为数据交织单元第一输出端；第二选择器输出至第二移位寄存器阵列，第二移位寄存器阵列输出为数据交织单元第二输出端；所述第一、第二移位寄存器阵列由N/4个移位寄存器串联构成，N为图像的长度，在每个内部时钟周期，数据交织单元输出两个数据到列滤波运算单元；所述列滤波运算单元包括四个运算模块、四个移位寄存器阵列、两个乘法器和两个选择器；数据交织单元第一输出端输出至第三移位寄存器阵列和第五运算模块，数据交织单元第二输出端输出至第五运算模块，第三移位寄存器阵列输出至第五运算模块和第六运算模块；第五运算模块输出至第四移位寄存器阵列和第六运算模块；第四移位寄存器阵列输出至第六运算模块和第七运算模块；第六运算模块输出至第五移位寄存器阵列和第七运算模块；第五移位寄存器阵列输出至第七运算模块和第八运算模块；第七运算模块输出至第六移位寄存器阵列和第八运算模块；第六移位寄存器阵列输出至第八运算模块和第二乘法器，第三、第四选择器输入端分别为四个不同的提升系数；第三选择器输出至第一乘法器，与第八运算模块输出相乘后输出；第四选择器输出至第二乘法器，与第六移位寄存器阵列输出相乘后输出；所述第三～第六移位寄存器阵列由N/2个移位寄存器串联构成，N为图像的长度。
所述的二维小波变换集成电路结构，其特征在于，所述第一～第八运算模块为三输入/一输出结构，由两个加法器和一个乘法器组成，第一和第三输入端的输入在第一加法器中相加，结果与小波运算的提升系数在乘法器中相乘；相乘结果在第二加法器中与第二输入端的输入相加后输出。
本发明采取了一种基于串行的四输入/四输出直接型结构，行列滤波同时运行，对于N×N的图像，分解一级需要O(N2/4)时钟周期；采用时分复用的方法，能够有效的减少硬件资源。同时，提出了一种列并行提升的结构，使得两个相邻列的数据可以共用一个相同的列滤波运算模块来实现。
本发明在小波滤波器的选择上，采用了JPEG2000中的CDF小波滤波器，但本发明的结构对其他小波滤波器均适用。本发明与传统的方法相比，消耗较短的计算时间，较少的内部存储器和较短的输出延时，具有系统响应快，输出速率高等特点，适应于高速运算等应用场合。
附图说明
图1为本发明结构框图；
图2为串并转换电路系统框图；
图3(a)为一维行滤波电路的系统框图；
图3(b)为提升单元的结构框图；
图3(c)为运算模块的系统框图；
图3(d)为一维行滤波电路的输出方式；
图4为一维列滤波电路的系统框图；
图5(a)为数据交织单元结构框图；
图5(b)为列滤波运算单元结构框图。
具体实施方式
下面结合附图和实施实例对本发明进行详细说明。
图1为本发明结构框图，包括串并转换电路、一维行滤波电路和一维列滤波电路；在许多应用中，数据是按照串行方式，一行行从左至右送入系统进行处理。为了能并行处理输入的图像数据，我们首先将其送到串并转换电路，从而使得同一行相邻四个数据具有并行性。因此，串并转换电路的输出频率(内部时钟频率)为输入频率的1/4。一维行滤波电路同时处理四个输入数据，在单位内部时钟周期内，可完成一维行小波变换，输出四个行变换小波系数。一维行滤波电路是一个四输入/四输出的系统，在图1中，X[4n]，X[4n+1]，X[4n+2]和X[4n+3]表示一维行滤波电路的输入数据，为图像同一行的四个相邻数据，DR1，DR2，DR3和DR4代表了一维行滤波电路的输出，为图像同一行的四个相邻行滤波系数。在二维小波变换结构中，列滤波过程需要对行滤波的结果按照列的方向进行一次滤波运算，因此，在传统的方法中，需要对行滤波的结果进行缓存。本发明采取了行列滤波直接实现的方法，可以有效地减少中间存储资源。
一维列滤波电路是一个两输入/两输出结构，在每个内部时钟周期，可以接收两个相邻行滤波系数的输入。因此，需要采用两个一维列滤波电路来完成整个列滤波运算。在每个一维列滤波电路中，输入数据是相邻列的两个数据，而不是相邻行的两个数据。而一维列滤波电路是对同一列上的数据进行滤波运算，因此，在常规方法中，需要使用两个一维列滤波电路来完成相邻两列的列滤波运算，此时需要较多的硬件资源。为了解决上述问题，本文提出了一种列并行提升的结构。在该方法中，通过采用时分复用技术，使得一个一维列滤波电路可以完成相邻列的列滤波运算，可有效地节省所需的硬件资源。在下文中，将给出各具体模块的设计细节。
串并转换电路的系统框图如图2所示。为了能在一个内部时钟周期内输入四个相邻行的数据到一维行滤波电路，因此需要使用四个移位寄存器来缓存中间数据。输入时钟频率(fs)与内部时钟频率(fin)具有如下对应关系：fs＝4fin。输入数据按行扫方式输入到移位寄存器，每隔四个输入时钟周期，取出移位寄存器中的数据送入到一维行滤波电路进行运算，因此，在每个内部时钟周期内，串并转换电路输出四个数据到后面的处理单元中。
一维行滤波电路的系统框图如图3(a)所示，第一提升单元和第二提升单元实现了基本的提升过程，两者具有相同的结构。为了节省硬件资源，缩放运算放到一维列滤波电路一起实现。
第一提升单元的结构框图如图3(b)所示，该电路是一个四输入/四输出的结构。D1～D5为第一～第五延时寄存器，PE1～PE4为第一～第四运算单元。PE1～PE4是三输入/一输出的结构，主要完成一个相应的加-乘-加操作，其结构框图如图3(c)所示，由两个加法器和一个乘法器组成，第一和第三输入端的输入在第一加法器中相加，结果与小波运算的提升系数在乘法器中相乘；相乘结果在第二加法器中与第二输入端的输入相加后输出。L代表了不同的提升系数，在具体模块里面其值略有差别。在具体实现的过程中，还可以在每个处理单元后面加入流水线寄存器来减小关键路径延时和提高系统运行速度。在整个行滤波单元所使用到的加法器数目为16，乘法器数目为8。一维行滤波电路的输出方式是以四个相邻行数据为一组，从左至右依次输出，其扫描顺序如图3(d)所示。因此，输出一行数据的时间为N/4内部单位时钟周期，N代表了图像的宽度。
一维列滤波电路结构框图如图4所示，其包括数据交织单元和列滤波运算单元。在一维列滤波电路的设计中，由于两个输入数据不是同一列的相邻数据，因此，无法直接映射该结构。为了能有效的节省硬件资源，本文采取了列滤波运算模块复用的方法。在该结构中，两个相邻列的数据可以共用一个相同的列滤波运算模块来实现。它主要由数据交织单元和列滤波运算模块构成。数据交织单元如图5(a)所示，数据交织单元包括第一移位寄存器阵列DU1、第二移位寄存器阵列DU2和第一选择器MUX1、第二选择器MUX2，其主要完成的功能是将相邻列的数据错开，实现数据交织，第一移位寄存器阵列DU1和第二移位寄存器阵列DU2均由N/4个移位寄存器串联构成。列滤波运算单元如图5(b)所示；列滤波运算单元包括4个移位寄存器阵列，4个运算单元，2个乘法器和2个选择器，第三～第六移位寄存器阵列DU3～DU6，其长度为N/2；第五～第八运算单元PE5～PE8；第一乘法器，第二乘法器，第三选择器MUX3，第四选择器MUX4。列滤波运算单元主要实现一维列滤波运算，K00，K01，K10和K11的值分别为K0 2，1，1，1/K0 2，K0为提升运算中的缩放系数。
下面给出列滤波单元的实现流程：首先将两个不同列的数据送到数据交织单元中，为了便于描述，将奇数列的数据记为Da1[n]，偶数列的数据记为Da2[n]。从上面行滤波单元的输出扫描结果可知，同一列相邻行数据的间隔周期为N/4单位时钟周期。类似的偶数列-偶数行的数据可记为Da1[2n]，偶数列-奇数行的数据记为Da1[2n+1]，奇数列-偶数行的数据记为Da2[2n]，奇数列-奇数行的数据记为Da2[2n+1]。在第一个N/4时钟周期内，Da1[2n]被MUX4选中；在第二个N/4时钟周期内，Da2[2n]被MUX4选中，Da1[2n+1]被MUX3选中；在第三个N/4时钟周期内，Da1[2n]被MUX4选中，Da2[2n+1]被MUX3选中；在以后的时钟周期内，如此过程交替反复即可完成数据交织功能。此时，将数据交织单元的输出结果输出到列滤波运算单元中，即可实现列并行提升运算。对于缩放运算，本文将之合并到一起来实现。根据对输入数据的选择，两个选择器选择不同的缩放因子进行运算，得到最终结果。整个系统的输出延时为2×N/2＝N。
为了对本发明提出的结构进行有效评估，将其与其他类似结构进行了比较。评判依据主要包括硬件资源，计算时间，输出延时和所需内部存储器资源。在本发明结构中，所使用到的乘法器数目为18，加法器的数目为32。本发明采用的是四输入/四输出结构，在每个单位内部时钟周期可以输出四个数据，因此，该结构的计算时间为N2/4单位时钟周期。行滤波单元的输出延时比较小，所以，输出延时近似的等于列滤波单元的输出延时，即N单位时钟周期。所需的存储器资源数目为5×2×N/2＝5N。表1是不同结构的比较结果。
表1不同结构的性能比较结果
上表中：
Wu[1]、Andra[2]、Liao[3]、Barua[4]、Xiong[5]为本申请背景技术部分所引用的五种现有二维小波变换结构。
从表1可以看出，在相同的内部时钟频率下；本发明与xiong[5]的结构在计算时间上相同，相对于Wu[1]和Liao[3]结构减少了50％，相对于Andra[2]和Barua[4]结构减少了75％；在内部存储器的使用上，相对于Xiong[5]和Liao[3]结构减少了9％，相对于Barua[4]结构减少了28.6％，相对于Wu[1]结构减少了44.4％，相对于Andra[2]结构减少了1-5/N(当N很大时，接近于100％)；在系统输出延时的数目上，相对于Xiong[5]的结构减少了27.3％，相对于Liao[3]的结构减少了50％，相对于Wu[1]的结构减少了75％，相对于Barua[4]的结构减少了85.7％，相对于Andra[2]的结构减少了1-2/N(当N很大时接近于100％)。在硬件资源的使用上，与Xiong[5]的结构相同，乘法器数目相对于Barua[4]和Liao[3]的结构增加了50％，相当于Andra[2]的结构增加了200％，相对于Wu[1]的结构减少了43.8％，加法器数目与Wu[1]和Xiong[5]的结构相同，相对于Barua[4]和Liao[3]的结构增加了100％，相对于Andra[2]的结构增加了300％。从上述分析可以看出，Andra[2]的结构使用了最少的硬件资源，但是需要消耗最长的计算时间，最多的内部存储器资源和最长的输出延时；本发明的结构使用的硬件资源适中，但是需要要消耗最短的计算时间，最少的内部存储器和最短的输出延时。因此，本发明具有系统响应快，输出速率高等特点，适应于高速运算等应用场合。
Claims (5)
1.一种二维小波变换集成电路结构，包括串并转换电路、一维行滤波电路和一维列滤波电路，其特征在于：串并转换电路将输入的四个图像数据，按照串行输入方式，转换为四个并行的输入数据送到一维行滤波电路进行一维行变换；一维行滤波电路是四输入/四输出电路，在单位内部时钟周期内输出四个行滤波系数到两个一维列滤波电路进行列滤波运算；一维列滤波电路是二输入/二输出电路，两个一维列滤波电路完成整个列滤波运算并输出结果。
2.如权利要求1所述的二维小波变换集成电路结构，其特征在于，所述串并转换电路由四个串联的移位寄存器组成，各个移位寄存器的输出构成同一行相邻的四个数据，分别对应连接到一维行滤波电路的四个输入端，完成数据的串/并转换；所述串并转换电路输出的内部时钟频率为输入时钟频率的1/4。
3.如权利要求1或2所述的二维小波变换集成电路结构，其特征在于，所述一维行滤波电路由第一、第二两个相同的提升单元串联构成；所述第一、第二提升单元是四输入/四输出结构，包括四个运算模块和五个延时寄存器，所述串并转换电路输出的第一个数据经第一延时寄存器送入第一、第三运算模块；所述串并转换电路输出的第二个数据经第二延时寄存器送入第一运算模块；所述串并转换电路输出的第三个数据经第三延时寄存器送入第一、第二和第四运算模块；所述串并转换电路输出的第四个数据经第四延时寄存器送入第二运算模块，所述串并转换电路输出的第一个数据直接送入第二运算模块；第三运算模块输出作为本提升单元第一输出端；第一运算模块输出到第三、第四运算模块并作为本提升单元第二输出端；第四运算模块输出作为本提升单元第三输出端；第二运算模块输出经第五延时寄存器送入第三运算模块、第二运算模块输出到第四运算模块并作为本提升单元第四输出端。
4.如权利要求3所述的二维小波变换集成电路结构，其特征在于，所述一维列滤波电路由数据交织单元和列滤波运算单元串联构成，所述数据交织单元包括第一、第二移位寄存器阵列和第一、第二选择器，第一移位寄存器阵列输入一维行滤波电路第二、第四输出结果，输出至第一、第二选择器；一维行滤波电路第一、第三输出结果同时输出至第一、第二选择器；第一选择器输出为数据交织单元第一输出端；第二选择器输出至第二移位寄存器阵列，第二移位寄存器阵列输出为数据交织单元第二输出端；所述第一、第二移位寄存器阵列由N/4个移位寄存器串联构成，N为图像的长度，在每个内部时钟周期，数据交织单元输出两个数据到列滤波运算单元；所述列滤波运算单元包括四个运算模块、四个移位寄存器阵列、两个乘法器和两个选择器；数据交织单元第一输出端输出至第三移位寄存器阵列和第五运算模块，数据交织单元第二输出端输出至第五运算模块，第三移位寄存器阵列输出至第五运算模块和第六运算模块；第五运算模块输出至第四移位寄存器阵列和第六运算模块；第四移位寄存器阵列输出至第六运算模块和第七运算模块；第六运算模块输出至第五移位寄存器阵列和第七运算模块；第五移位寄存器阵列输出至第七运算模块和第八运算模块；第七运算模块输出至第六移位寄存器阵列和第八运算模块；第六移位寄存器阵列输出至第八运算模块和第二乘法器，第三、第四选择器输入端分别为四个不同的提升系数；第三选择器输出至第一乘法器，与第八运算模块输出相乘后输出；第四选择器输出至第二乘法器，与第六移位寄存器阵列输出相乘后输出；所述第三～第六移位寄存器阵列由N/2个移位寄存器串联构成，N为图像的长度。
5.如权利要求4所述的二维小波变换集成电路结构，其特征在于，所述第一～第八运算模块为三输入/一输出结构，由两个加法器和一个乘法器组成，第一和第三输入端的输入在第一加法器中相加，结果与小波运算的提升系数在乘法器中相乘；相乘结果在第二加法器中与第二输入端的输入相加后输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20100421 |