CN1588451A - 一种实现直接二维离散小波变换的电路 - Google Patents

Abstract

一种实现直接二维离散小波变换的电路，属于图像数据处理技术领域，特别涉及直接二维离散小波变换的硬件实现。目的在于减少硬件成本和系统延时，并适于所有有限长滤波器的高速/低功率直接二维离散小波变换的超大规模集成电路VLSI结构设计，本发明包括依次电信号连接的选择器、数据串/并转换接口电路、主变换电路；主变换电路为4输入/4输出结构，包括并行的第一水平滤波器和第二水平滤波器、与它们分别连接的并行的第一垂直滤波器和第二垂直滤波器以及输出系数规整单元，所述水平和垂直滤波器均为2输入/2输出结构，第一垂直滤波器和第二垂直滤波器输出连接输出系数规整单元；输出系数规整单元的一个输出电信号连接到外部存储器、后者输出至选择器的一个输入端。

Description

一种实现直接二维离散小波变换的电路

技术领域

本发明属于图像数据处理技术领域，特别涉及直接二维离散小波变换的硬件实现。

背景技术

小波变换由于在时域-频域的多分辨率和变焦特性，因而在信号分析、图像处理、图像压缩等领域得到了越来越广泛的应用。并且已成为诸如新的静止图像压缩标准JPEG2000等许多图像压缩标准的一个重要组成部分。小波变换是一种数据密度性运算，为了满足对信号实时处理的需要，小波变换的硬件实现具有重要意义，因此，近年来许多研究者提出了大量的关于小波变换的算法和硬件结构设计。小波变换的实现可以分为两大类：一种是基于卷积运算，一种是基于提升算法。基于提升的小波变换实现较基于传统的卷积运算实现具有许多的优点，比如实现原位计算减少存储器规模、有效减少乘加运算的计算量等。利用二维小波变换可以实现对于图像的多尺度分解，有两种方法来计算2-D的小波变换：一种是通过行列变换可分离的方法实现，利用一维小波变换先对图像沿着行方向进行分解，然后再沿列向进行分解。这种方法的缺点是既需要一个大规模的数据转置存储器存放一维运算的中间数据，又具有大的系统延时，以及长的计算周期。另一种为直接二维和不可分离二维小波变换结构，此结构是对于图像在行和列方向同时进行，因而可以消去可分离实现方法要求的中间数据存储器，大量减少所需的存储器规模，又由于4个子带变换同时计算，所以系统具有更高的数据吞吐能力和小的系统延时。但是，由于这种实现结构会需要四个对应的专有滤波器以分别实现低-低通、低-高通、高-低通和高-高通的滤波运算，因此将会需要消耗大量的硬件资源。其中，P.Wu的论文——“Anefficient architecture for two-dimensional discrete wavelet transform，”IEEETrans.on Circuits and Systems for Video Tech.，vol.11，no.4，pp.536-545，2001；F.Marino的论文——“Two fast architectures for the direct 2-D discretewavelet transform-Signal Processing，”IEEE Trans.on Signal Processing，vol.49，no.6，pp.1248-1259，2001，及“Efficient high-speed low-power pipelinedarchitecture for the direct 2-D discrete wavelet transform，”IEEE Transactionson Circuits and Systems II：Analog and Digital Signal Processing，vol.47，no.12，pp.1476-1491，2000；和T.Park的论文——“High speed lattice based VLSIarchitecture of 2D discrete wavelet transform for real-time video signalprocessing，”Consumer Electronics，IEEE Trans.on Consumer Electronics，vol.48，no.4，2002.等提出的设计结构具有较高性能。但是，其设计结构一方面主要是针对于正交小波变换的特点进行设计的，不太适于双正交小波变换，另一方面又由于其采用的是传统的基于卷积的小波变换算法，因而具有较高的硬件复杂度和系统输出延时。

发明内容

根据上述背景技术中存在的缺陷和不足，本发明提供一种实现直接二维离散小波变换的电路，目的在于减少硬件成本和系统延时，并适于所有有限长滤波器的高速/低功率直接二维离散小波变换的超大规模集成电路(VLSI)结构设计，以及采用9/7小波的直接二维离散小波变换的VLSI结构设计。

本发明的一种实现直接二维离散小波变换的电路，包括依次电信号连接的选择器、数据串/并转换接口电路、主变换电路；主变换电路为4输入/4输出结构，包括并行的第一水平滤波器和第二水平滤波器、与它们分别连接的并行的第一垂直滤波器和第二垂直滤波器以及输出系数规整单元，所述水平和垂直滤波器均为2输入/2输出结构，第一垂直滤波器和第二垂直滤波器输出连接输出系数规整单元；输出系数规整单元的一个输出电信号连接到外部存储器、后者输出至选择器的一个输入端。

所述的一种实现直接二维离散小波变换的电路，其特征在于所述输出系数规整单元由两个乘法器组成：第一垂直滤波器的输出之一连接第一乘法器、在其中乘以尺度规整因子K²后输出，第一垂直滤波器的输出之二直接输出；第二垂直滤波器的输出之一连接第二乘法器、在其中乘以尺度规整因子1/K²后输出，第二垂直滤波器的输出之二直接输出。

所述的一种实现直接二维离散小波变换的电路，其特征在于(1)所述第一水平滤波器和第二水平滤波器由4个选择器、4个乘加运算器、5个单位延时寄存器和7个流水线寄存器组成：第一单位延时寄存器、第一流水线寄存器、第二乘加运算器、第二流水线寄存器、第四单位延时寄存器、第三流水线寄存器、第四乘加运算器、第七流水线寄存器依次串联；第二单位延时寄存器、第一乘加运算器、第四流水线寄存器、第三单位延时寄存器、第五流水线寄存器、第三乘加运算器、第六流水线寄存器、第五单位延时寄存器依次串联；第一单位延时寄存器的输入接入第一选择器、第一单位延时寄存器的输出同时接入第一选择器和第一乘加运算器，第一选择器的输出亦接入第一乘加运算器；第三单位延时寄存器的输出接入第二选择器、第三单位延时寄存器的输入同时接入第二选择器和第二乘加运算器，第二选择器的输出亦接入第二乘加运算器；第四单位延时寄存器的输入接入第三选择器、第四单位延时寄存器的输出同时接入第三选择器和第三乘加运算器，第三选择器的输出亦接入第三乘加运算器；第五单位延时寄存器的输入接入第四选择器、第五单位延时寄存器的输出同时接入第四选择器和第四乘加运算器，第四选择器的输出亦接入第四乘加运算器；(2)所述第一垂直滤波器和第二垂直滤波器的电路结构与第一水平滤波器和第二水平滤波器的区别在于将水平滤波器中各单位延时器替换为线延时器，第五线延时寄存器的输入经增加的第八流水线寄存器输出；各线延时器的组成为：n个级联的延时单元DU_n-DU₁和一个n选1的选择器mux，各延时单元分别由N/2ⁿ单位延时寄存器、N/2ⁿ单位延时寄存器、N/2^n-1单位延时寄存器、N/2^n-2单位延时寄存器、直到最后N/2²单位延时寄存器串联，该n个延时单元的输出连接到选择器输入端、选择器输出作为线延时器的输出，N为图像宽度且为2的整数次幂，n取小于等于log2^N的任意整数。

所述的一种实现直接二维离散小波变换的电路，其特征在于数据串/并转换接口电路由4个移位寄存器串联组成，各个移位寄存器的输出分别对应连接到第一水平滤波器和第二水平滤波器的输入端，完成数据的串/并转换，从而在每个内部工作时钟得到4个数据的输入。

本发明的电路结构基于提升小波变换算法进行结构数据路径的设计，采用并行技术和流水线技术，以及嵌入式边界数据处理技术，实现并行的高速/低功耗系统结构的设计。本发明电路的主体包括两个水平滤波器HF1和HF2，以及两个垂直滤波器VF1和VF2。水平滤波器和垂直滤波器并行流水线工作，每个滤波器模块的利用率为100％。该结构实现了4个子带变换同时进行，并在一个时钟周期产生相应的4个系数。提出了采用折叠型结构实现多级小波分解变换的系统结构，在大约N²(1-4^-J)/3时钟周期可完成N×N图像块的J级小波分解变换。

本发明的电路结构是一种具有高速/低功耗性能的VLSI设计方案。比较工作在相同频率下的其它单输入单输出系统结构，将会4倍地提高系统的处理能力。如果降低系统的工作频率以保持系统的处理速度不变，将会有效降低系统的工作电压，大大减少系统的功率消耗，将分别为原来的1/2和1/16。比较基于卷积实现的同类电路结构，本发明的电路结构将会具有更少的硬件成本和系统输出延时。提出的电路结构具有高速/低功耗、规则、低的控制复杂度等特点，非常易于VLSI设计实现。

附图说明

图1是本发明的电路结构框图。

图2是本发明主变换电路的一个实施例结构图。

图3(a)是本发明实施例的图1中数据输入读取方式，图3(b)为图1中的输入数据串/并转换接口电路示意图。图中f_s代表采样频率，f_w代表内部电路工作频率。

图4(a)是图2的水平滤波器HF1/HF2的电路结构实施例。

图4(b)是图2的垂直滤波器VF1/VF2的电路结构实施例。

图5是图4(b)中线延时器(LD)的结构示图。

具体实施方式

下面结合附图和实施实例对本发明进行详细说明。

按照图1的技术方案，给出了适于所有有限长滤波器小波变换的VLSI设计通用结构图。在本实施例中使用的是JPEG2000标准中推荐的有损小波滤波器-CDF(9/7)双正交小波变换，提出的结构不仅适于此类滤波器。图1的电路包括：外部存储器单元EM、输入数据串/并转换接口电路“S/P转换”、第一水平滤波器HF1、第二水平滤波器HF2、第一垂直滤波器VF1和第二垂直滤波器VF2。

在本实施例中，首先根据图1提出的通用结构和图2提出的直接二维9/7小波变换结构图，要求主模块为4输入/4输出结构。图1和图2的电路结构包括两个并行工作的水平滤波器和并行工作的垂直滤波器，所述水平和垂直滤波器均为2输入/2输出结构。

通过采用4倍于内部工作频率的时钟对外部存储器单元的图像数据进行“类之字形格式”扫描进行数据读取，即按照偶数行偶数列、偶数行奇数列、奇数行偶数列、奇数行奇数列的顺序进行数据采样得到一组输入数据x_ee(m，n)、x_eo(m，n)、x_oe(m，n)和x_oo(m，n)，并通过4个移位寄存器完成数据的串/并(S/P)转换，从而在每个内部工作时钟得到4个数据的输入，其数据读取方式及输入数据格式转换接口电路设计如图3(a)和图3(b)所示。

图2的电路中，水平滤波器和垂直滤波器分别完成沿行和列方向的一维变换。第一水平滤波器HF1和第二水平滤波器HF2并行工作同时分别进行偶数行和奇数行数据的行向变换，在一个内部工作时钟周期产生对应的两个水平方向的低频系数L_e(m，n)和L_o(m，n)，以及两个高频系数H_e(m，n)和H_o(m，n)，两个水平滤波器产生的低频系数L_e(m，n)和L_o(m，n)输出到第一垂直滤波器VF1的输入端，产生的两个高频系数H_e(m，n)和H_o(m，n)将输出到第二垂直滤波器的VF2输入端。通过VF1和VF2进行列向变换，同时分别产生图像的4个子带：低-低频(LL)、低-高频(HL)、高-低频(LH)和高-高频(HH)。

为了减少系统延时，垂直滤波器与水平滤波器级连、并行流水线工作，以及同样沿着行向扫描进行列向变换。水平滤波器和垂直滤波器的结构分别如图4(a)和图4(b)所示。图4(a)中第一水平滤波器和第二水平滤波器由4个选择器、4个乘加运算器、5个单位延时寄存器和7个流水线寄存器组成：第一单位延时寄存器D1、第一流水线寄存器R1、第二乘加运算器PEb、第二流水线寄存器R2、第四单位延时寄存器D4、第三流水线寄存器R3、第四乘加运算器PEd、第七流水线寄存器R7依次串联；第二单位延时寄存器D2、第一乘加运算器PEa、第四流水线寄存器R4、第三单位延时寄存器D3、第五流水线寄存器R5、第三乘加运算器PEc、第六流水线寄存器R6、第五单位延时寄存器D5依次串联；第一单位延时寄存器D1的输入接入第一选择器mux1、第一单位延时寄存器D1的输出同时接入第一选择器mux1和第一乘加运算器PEa，第一选择器mux1的输出亦接入第一乘加运算器PEa；第三单位延时寄存器D3的输出接入第二选择器mux2、第三单位延时寄存器D3的输入同时接入第二选择器mux2和第二乘加运算器PEb，第二选择器mux2的输出亦接入第二乘加运算器PEb；第四单位延时寄存器D4的输入接入第三选择器mux3、第四单位延时寄存器D4的输出同时接入第三选择器mux3和第三乘加运算器PEc，第三选择器mux3的输出亦接入第三乘加运算器PEc；第五单位延时寄存器D5的输入接入第四选择器mux4、第五单位延时寄存器D5的输出同时接入第四选择器mux4和第四乘加运算器PEd，第四选择器mux4的输出亦接入第四乘加运算器PEd。图4(b)中垂直滤波器的设计结构与水平滤波器的结构基本相同，只是简单地将水平滤波器中的单位延时寄存器D1-D5替换为线(或行)延时器LD1-LD5、第五线延时寄存器LD5的输入经增加的第八流水线寄存器R8输出即可。由于小波变换的下采样特性，其中的行延时的长度仅为原输入数据行宽的一半，设计行延时电路的具体结构如附图5所示。在图5中，各线延时器LD1-LD5的组成为：n个级联的延时单元DU_n-DU₁和一个n选1的选择器mux，各延时单元分别由N/2ⁿ单位延时寄存器、N/2ⁿ单位延时寄存器、N/2^n-1单位延时寄存器、N/2^n-2单位延时寄存器、直到最后N/2²单位延时寄存器串联，N为图像宽度且为2的整数次幂，n取小于等于log2^N的任意整数，该n个延时单元的输出连接到选择器输入端、选择器输出作为线延时器的输出。各乘加运算器的输出为其第一输入信号与第二输入信号之和乘以提升系数然后与第三输入信号相加；即PEa的输出为：I₃+a(I₁+I₂)；PEb的输出为：I₃+b(I₁+I₂)；PEc的输出为：I₃+c(I₁+I₂)；PEd的输出为：I₃+d(I₁+I₂)。作为一个实施例，当N取128，n取3时，则线延时器包括延时单元DU₃、DU₂、DU₁和一个3选1的选择器，其中DU₃由32个单位延时寄存器组成，DU₂由32个单位延时寄存器组成，DU₁由64个单位延时寄存器组成。

通过小波变换的提升分解算法，映射得到相应水平滤波器和垂直滤波器实现行向和列向一维小波变换的结构，如图4(a)和图4(b)所示，每个子块实现在单个工作时钟周期完成2输入/2输出的数据处理，预测与更新提升以及各步提升运算流水线并行执行以提高系统的处理能力。

对于J≥2的多级小波分解变换，采用图1所示的折叠结构形式实现。第1级变换产生的低-低频系数缓冲到外部存储器(EM)单元(由于提升小波变换的原位计算的优点，对于图像压缩系统来说，该存储器可由存储原始图像数据的存储器代替)。当第1级变换完成后，通过一个2选1选择器读取缓冲存储器中的数据再进行第2级的变换，此过程一直到要求的分解级数完成为止，并分别输出相应的4个子带信号LL(LL)^j、LH(LL)^j、HL(LL)^j和HH(LL)^j(j＝0～J-1，J代表最高的分解级数)。

为了减少片内存储器规模和对存储器的访问，采用嵌入式边界数据对称扩展技术进行数据的边界处理，其实现由4×4个2选1的数据选择器来实现，见图4(a)和图4(b)所示。实现前向变换的嵌入式边界数据扩展算法如下：

(1)一维行向变换的嵌入式边界数据对称扩展处理算法：

式中L⁽⁰⁾(m，n)＝x(m，2n)为偶数列样本，H⁽⁰⁾(m，n)＝x(m，2n+1)为奇数列样本。

(2)一维列向变换的嵌入式边界数据对称扩展处理算法：

式(1)和(2)中，s¹＝a，s²＝c；t¹＝b，t²＝d为9/7小波变换的提升系数，LL⁽⁰⁾(m，n)＝L⁽²⁾(2m，n)，HL⁽⁰⁾(m，n)＝L⁽²⁾(2m+1，n)，LH⁽⁰⁾(m，n)＝H⁽²⁾(2m，n)，HH⁽⁰⁾(m，n)＝H⁽²⁾(2m+1，n)。

整个系统内部统一在一个单相的时钟控制下同步工作，控制逻辑和控制电路非常简单。本发明还对提出的结构进行了分析，并将本发明提出的结构与其它比较有效的结构进行了性能比较，其中包括[1]C.Chakrabartiand M.Vishwanath(1995)的并行滤波器结构；[2]P.Wu and L.Chen(2001)的基于多项式分解和折叠技术的直接二维结构；[3]F.Marino(2000)的基于不可分离二维小波变换的结构；[4]K.Andra，C.CHakrabarti and T.Acharya(2002)的基于提升算法的4处理器结构；以及[5]L.Liu，X.Wang，H.Meng，and et.al(2003)提出的基于“空间组合推举算法”的递归金字塔结构。其中的结构[1]，[2]，[3]是基于卷积运算小波变换实现，结构[4]，[5]是基于提升小波变换算法提出的。结构[1]和[2]主要是针对正交小波的优化结构，其选取的滤波器长度为K。详细比较结果见表1。

比较结果显示，本发明具有更好的性能。尽管所用的乘法器和加法器比较[4]和[5]的结构要多些，但是其它性能包括：系统延时、片内要求的存储器规模、处理能力、以及对存储器的访问和控制复杂度等方面均有良好的表现。

                       表1：性能比较

K，L，M：滤波器长度；J：分解级数；灰度表格的数据是针对9/7小波。

Claims (5)

1.一种实现直接二维离散小波变换的电路，包括依次电信号连接的选择器、数据串/并转换接口电路、主变换电路；主变换电路为4输入/4输出结构，包括并行的第一水平滤波器和第二水平滤波器、与它们分别连接的并行的第一垂直滤波器和第二垂直滤波器以及输出系数规整单元，所述水平和垂直滤波器均为2输入/2输出结构，第一垂直滤波器和第二垂直滤波器输出连接输出系数规整单元；输出系数规整单元的一个输出电信号连接到外部存储器、后者输出至选择器的一个输入端。

2.如权利要求1所述的一种实现直接二维离散小波变换的电路，其特征在于所述输出系数规整单元由两个乘法器组成：第一垂直滤波器的输出之一连接第一乘法器、在其中乘以尺度规整因子K²后输出，第一垂直滤波器的输出之二直接输出；第二垂直滤波器的输出之一连接第二乘法器、在其中乘以尺度规整因子1/K²后输出，第二垂直滤波器的输出之二直接输出。

3.如权利要求1或2所述的一种实现直接二维离散小波变换的电路，其特征在于：(1)所述第一水平滤波器和第二水平滤波器由4个选择器、4个乘加运算器、5个单位延时寄存器和7个流水线寄存器组成：第一单位延时寄存器、第一流水线寄存器、第二乘加运算器、第二流水线寄存器、第四单位延时寄存器、第三流水线寄存器、第四乘加运算器、第七流水线寄存器依次串联；第二单位延时寄存器、第一乘加运算器、第四流水线寄存器、第三单位延时寄存器、第五流水线寄存器、第三乘加运算器、第六流水线寄存器、第五单位延时寄存器依次串联；第一单位延时寄存器的输入接入第一选择器、第一单位延时寄存器的输出同时接入第一选择器和第一乘加运算器，第一选择器的输出亦接入第一乘加运算器；第三单位延时寄存器的输出接入第二选择器、第三单位延时寄存器的输入同时接入第二选择器和第二乘加运算器，第二选择器的输出亦接入第二乘加运算器；第四单位延时寄存器的输入接入第三选择器、第四单位延时寄存器的输出同时接入第三选择器和第三乘加运算器，第三选择器的输出亦接入第三乘加运算器；第五单位延时寄存器的输入接入第四选择器、第五单位延时寄存器的输出同时接入第四选择器和第四乘加运算器，第四选择器的输出亦接入第四乘加运算器；(2)所述第一垂直滤波器和第二垂直滤波器的电路结构与第一水平滤波器和第二水平滤波器的区别在于将水平滤波器中各单位延时器替换为线延时器，第五线延时寄存器的输入经增加的第八流水线寄存器输出；各线延时器的组成为：n个级联的延时单元DU_n-DU₁和一个n选1的选择器mux，各延时单元分别由N/2ⁿ单位延时寄存器、N/2ⁿ单位延时寄存器、N/2^n-1单位延时寄存器、N/2^n-1单位延时寄存器、直到最后N/2²单位延时寄存器串联，该n个延时单元的输出连接到选择器输入端、选择器输出作为线延时器的输出，N为图像宽度且为2的整数次幂，n取小于等于log2^N的任意整数。

4.如权利要求1或2所述的一种实现直接二维离散小波变换的电路，其特征在于数据串/并转换接口电路由4个移位寄存器串联组成，各个移位寄存器的输出分别对应连接到第一水平滤波器和第二水平滤波器的输入端，完成数据的串/并转换，从而在每个内部工作时钟得到4个数据的输入。

5.如权利要求3所述的一种实现直接二维离散小波变换的电路，其特征在于数据串/并转换接口电路由4个移位寄存器串联组成，各个移位寄存器的输出分别对应连接到第一水平滤波器和第二水平滤波器的输入端，完成数据的串/并转换，从而在每个内部工作时钟得到4个数据的输入。

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