JP4180502B2 - 離散ウェーブレット変換のためのアーキテクチャ - Google Patents

Description

本発明は、離散ウェーブレット変換（ＤＷＴ）を実施するためのアーキテクチャに関する。本発明は、ＤＷＴを使用する可能性のある任意の分野に関し、特に、ディジタル信号および画像の処理、データ圧縮、マルチメディア、および通信の分野において使用されるアーキテクチャに関するが、それらに限定されない。

ドキュメントのリストがこの説明書の終りに与えられている。これらのドキュメントは、角括弧中のそれぞれの対応している数値によって以降で参照される。
「離散ウェーブレット変換」（ＤＷＴ）［１］‐［４］は、プロトタイプ・ウェーブレットと呼ばれる単独ベース関数の拡大／縮小および変換されたバージョンを使用することによって、時間領域において長さＮ＝ｒ×ｋ^ｍの入力信号を分解する数学的技法である。１つの特定のケースでは、Ｎ＝２^ｍ（すなわち、ｒ＝１およびｋ＝２）である。ＤＷＴは、Ｈａａｒウェーブレット、Ｈａｄａｍａｒｄウェーブレットおよびウェーブレット・パケットを使用して実行することができる。Ｈａａｒウェーブレットによる分解は低域および高域フィルタリングを含み、その後に両方の結果の帯域の２つによるダウンサンプリングおよび低周波帯域のＪレベルまたはオクターブへの繰り返された分解が続く。

過去１０年間において、ＤＷＴは他の従来の信号処理技法より好ましいことがしばしば見出されてきた。何故なら、ＤＷＴは、例えば、本来的なスケーラビリティ、Ｏ（Ｎ）（ここで、Ｎは処理されるシーケンスの長さ）の計算的複雑度、信号処理の用途に対する低いエイリアシング歪み、および適応型時間‐周波数ウィンドウなどの他の有用な特徴を提供するからである。従って、ＤＷＴは数値解析［５］‐［６］、生医学［７］、画像およびビデオ処理［１］、［８］‐［９］、信号処理技術［１０］および音声圧縮／解凍［１１］などの広範囲の用途に対して研究され、適用されてきた。ＤＷＴベースの圧縮方法は、ＪＰＥＧ２０００およびＭＰＥＧ‐４などの国際標準のベースとなっている。

これらの用途の多くにおいて、有用な結果を得るためにリアルタイム処理が必要である。ＤＷＴは線形複雑性を有しているが、多くの用途はソフトウェアによる解決法だけでは処理できない。ディジタル信号プロセッサ（ＤＳＰ）を使用したＤＷＴの実施により計算速度が大幅に改善され、いくつかの用途に対しては十分である。しかし、多くの用途においては、汎用プロセッサの場合、あるいはＤＳＰにおいてさえも、ソフトウェアによるＤＷＴ実施は遅過ぎる。従って、専用超大規模集積（ＶＬＳＩ）特定用途向け集積回路（ＡＳＩＣ）が最近多くの研究者の注目を集めており、いくつかのＤＷＴアーキテクチャが提案されている（［１２］‐［２４］）。これらのデバイスのいくつかはハードウェアの複雑性が低いことを目標にしている。しかし、サンプル数がＮであるシーケンスのＤＷＴを計算するためには少なくとも２Ｎクロック・サイクル（ｃｃ）を必要とする。それにもかかわらず、周期が約Ｎｃｃであるデバイスが設計されてきた（例えば、二重ハードウェアで提供される時の［１４］における３つのアーキテクチャ、［１５］におけるアーキテクチャＡ１、［１６］‐［１８］におけるアーキテクチャ、［１９］における並列フィルタなど）。これらのアーキテクチャのほとんどは、計算される分解能レベル（オクターブ）の数とは無関係に１つまたは２つのフィルタ・ユニットを採用することと、メモリの容量を減らすことの両方のために、「再帰型ピラミッド・アルゴリズム」（ＲＰＡ）［２６］、または同様なスケジューリング技法を使用する。これは作り出すことができる「最も早い」瞬間において各出力を発生することによって行われる［２６］。

［１７］および［１８］において提示されているアーキテクチャは、２つのパイプライン段から構成され、第１のパイプライン段は第１のＤＷＴオクターブを実施し、第２の段はそれ以降のすべてのオクターブをＲＰＡに基づいて実施する。［１７］および［１８］のアーキテクチャは、十分多い数のＤＷＴオクターブに対して約１００％のハードウェア利用率で動作するが、それらは制御が複雑であり、および／またはメモリの必要量が大きい。さらに、それらは２つのパルプライン段しか採用していないので、比較的低速である。従来のアーキテクチャにおいて得られる最高のスループットは、２^ｍ点ＤＷＴの実施に対してＮ＝２^ｍクロック・サイクルである。［３１］、［３２］および［３４］において以前に提案のアーキテクチャによって、約１００％のハードウェア利用率およびより高いスループットが得られる。［３４］において提示されているＦＰＰおよびＬＰＰのアーキテクチャはＤＷＴフィルタの長さに依存し、ＦＰＰアーキテクチャの場合、入力信号の長さに依存する。

現代の移動／ビジュアル通信において、低電力ＶＬＳＩ回路に対する需要が増加している。ＶＬＳＩ技術における改善によって、ハードウェアのコストが大幅に削減されている。従って、ハードウェアの増加のコストが掛かっても、周期を低減する方が価値のあることが多い。１つの理由は、周期の短いデバイスは消費電力が少ないことである。例えば、周期がＴ＝Ｎ／２ｃｃであるデバイスＤを採用して、周期がＴ’＝ＮｃｃであるデバイスＤ’の２倍の速度で処理することができる。別の方法として、デバイスＤが周波数ｆでクロックされている場合、周波数ｆ’＝２ｆでクロックされているデバイスＤ’と同じ性能を達成することができる。従って、デバイスＤに対して電源電圧（ｆに対して線形）およびワット損（ｆ^２に関して線形）を、デバイスＤ’［２７］の電源電圧に対してそれぞれ２倍および４倍低減することができる。

高スループットのアーキテクチャは、通常、パイプラインまたは並列性を使用し、その中でＤＷＴのオクターブが同様なハードウェア・ユニット（パイプライン段）から構成されているパイプラインで実施される。パイプラインは既存のＤＷＴアーキテクチャ（例えば、［１２］、［２３］‐［２４］）によって既に使用されているが、最高速のパイプライン型の設計はＮ点のＤＷＴを実施するために少なくともＮ個のタイム・ユニットを必要とする。

ＤＷＴの実施に対する既知の設計のほとんどは、図１に示されているＤＷＴのツリー構造のフィルタ・バンク表現に基づいており、その場合、信号の分解のいくつかの（Ｊ個の）段（すなわち、オクターブ）があり、それぞれがその後に２のファクタによるダウン・サンプリングを伴っている。ダウンサンプリングの結果として、それ以降の各分解段に対するデータ入力の量は直前の分解段の直前に対する入力の量の半分である。これは、ツリー構造の方法を使用してＤＷＴを実施するように設計された代表的なパイプライン型のデバイスにおける分解段のハードウェアの利用率を大幅に低下させる。何故なら、オクターブｊ＝１，．．．，Ｊを実施している段は、普通は第１のオクターブにおいて使用されるクロック周波数より２^ｊ−１倍低い周波数でクロックされるからである［２４］。この利用率の低さはＤＷＴオクターブを実施する時のパイプライン段のバランシングが悪いことからきており、その結果、効率が低くなる。

［３０］において、ツリー構造のフィルタ・バンク表現に基づいて１つのパイプライン・アーキテクチャが提案されており、それは２^ｍ点のＤＷＴに対して約１００％のハードウェア利用率およびＮ／２＝２^ｍ−１クロック・サイクルのスループットを達成する。これは可能な限りにおいて、ある段から次の段への半数の処理ユニットを使用しているＪ段のパイプラインを含む。［３４］‐［３５］において、ＤＷＴの流れ図表現が提案され、並列／パイプラインのＤＷＴアーキテクチャを作り出すためにツリー構造のフィルタ・バンク表現と比較された。特に、その流れ図表現はオクターブ内およびオクターブ間でのデータ転送を示すこと以外に、すべてのオクターブにおいて本来的な並列性を完全に具現している。これによって、パイプラインと並列性を組み合わせてより高いスループットおよびハードウェア利用率を達成することができる。特に、流れ図表現は２^ｍ点のＤＷＴのｊ番目（ｊ＝１，．．．，Ｊ）のオクターブが全面的に、または部分的に並列に実施することができる独立の同様な２^ｍ−ｊ個の演算を必要とすることを示している。ＤＷＴのオクターブはパイプライン型のモードで実施され、一方、すべてのオクターブは並列モードで実施され、その並列性のレベルは１つのオクターブから次のオクターブへ半分になっている。パイプライン段内に可変レベルの並列性を組み込むことによって、パイプライン段が完全にバランスされている並列パイプライン型のデバイスが設計される。これはパイプライン型のモードでオクターブを実施し、その中でパイプライン段が段から段へ変化している度合いで並列化されていることを意味する。このアイデアは多くの異なる方法で実現することができる。［３４］において、完全並列パイプライン型（ＦＰＰ）および制限された並列パイプライン型（ＬＰＰ）ＤＷＴアーキテクチャと呼ばれる２つのアーキテクチャが提案された。この２つのアーキテクチャは両方ともＪ個のパイプライン段から構成され、各パイプライン段は前の段に比べて半分の数のプロセッサ要素を含んでいる。結果として、非常に高いスループットおよび約１００％のハードウェア利用率が得られる。

既知の並列またはパイプライン型のアーキテクチャは本質的に入力の長さ、オクターブの数、長さ、およびある場合においては、低域および高域フィルタの実際の係数値などのＤＷＴのパラメータに本質的に依存する。これらのパラメータの値が大きい場合、これらのアーキテクチャは非常に大きくなる可能性がある。さらに、所与のアーキテクチャの所与のハードウェア実現の中でパラメータが固定されているＤＷＴを実現することだけが可能である。しかし、ＪＰＥＧ２０００においては、ＤＷＴは１つの画像のファイルに対して別々に適用され、その中で、タイルのサイズは１から２^３２−１の範囲で変化することができる。分解のオクターブの数は異なるタイルに対して０から２５５まで変化する可能性がある。従って、パラメータが変化しているＤＷＴを実施することができるデバイス、言い換えれば、ＤＷＴパラメータには比較的依存しない一体化されたデバイスがあることが望ましい。そのようなデバイスを設計することは、直列のアーキテクチャの場合には簡単である。それは並列またはパイプライン型のアーキテクチャの場合にはそれほど簡単ではない。

従来のアーキテクチャ［１２］‐［２６］のほとんどが、ＤＷＴフィルタの長さに対して比例している数の乗算器および加算器を採用している。いくつかのアーキテクチャ［１７］、［１８］はオクターブの数が変化しているＤＷＴを実施することができるが、オクターブの数が増えるにつれてそれらの効率が急激に低下する。

本発明の態様によれば、本発明は離散ウェーブレット変換の演算を実行するためのマイクロプロセッサ構造に向けられている。１つの実施形態においては、その離散ウェーブレット変換の演算は、規定された数の分解レベルｊにわたっていくつかの数の入力サンプルを含んでいる入力信号ベクトルの分解を含み、ここで、ｊは１からＪまでの整数であり、それは第１の分解レベルから始まって最終の分解レベルまで進行する。このマイクロプロセッサ構造はいくつかの処理段を備え、各段は離散ウェーブレット変換の分解レベルｊに対応し、いくつかの基本処理要素によって実施されている。各処理段の中で実施されている基本処理要素の数は分解レベルｊが増加するごとに一定のファクタだけ減少する。
このマイクロプロセッサ構造は、離散ウェーブレット変換の流れ図表現に基づいて一般にスケーラブルな構造である。

本発明においては、タイプ１およびタイプ２のコアＤＷＴアーキテクチャと呼ばれる２種類のＤＷＴアーキテクチャの一般的なパラメトリック構造、およびコアＤＷＴアーキテクチャのいずれかに基づいて構築され、そして複数コアＤＷＴアーキテクチャおよび可変分解能ＤＷＴアーキテクチャとそれぞれ呼ばれる２つの他のＤＷＴアーキテクチャの一般的なパラメトリック構造が導入されている。すべてのアーキテクチャは可変レベルの並列性で実施することができ、従って、特定の用途において必要なハードウェア資源の量を決定し、そして計算速度、コスト、チップ面積および消費電力の条件の間のトレードオフを行うための機会が提供される。本発明においては、効率（ハードウェアの利用率）が改善され、結果としてスループットまたは消費電力が改善されているＤＷＴアーキテクチャを開発するために、並列型およびパイプライン型の処理が組み合わされている。すべてのレベルの並列性においてほぼ１００％のハードウェア利用率で動作するいくつかのＤＷＴアーキテクチャの一般的な構造が提案されている。提示されているアーキテクチャは入力信号のサイズ、ＤＷＴフィルタの長さには比較的依存せず、そして可変分解能ＤＷＴアーキテクチャの場合には、オクターブの数にも依存せず、そして可変レベルの並列性で実施することができる。さらに、そのアーキテクチャは既存のＤＷＴ設計に比べて面積‐時間特性が極めて優れている。本発明は規則的で簡単に制御されるアーキテクチャを提供し、フィードバック、長い（入力の長さによって変わる）接続またはスイッチを含まない。それらはセミシストリック・アレイ(semisystolic array)として実施することができる。
本発明の実施形態を、添付の図面を参照しながら以下に記述するが、これは単なる例示としてのものにすぎない。

本発明において提案されているアーキテクチャを説明するためには、ＤＷＴを定義し、そのアーキテクチャ内に実施される基本アルゴリズムを提示する必要がある。ツリー構造のフィルタ・バンク、格子構造、リフティング方式または行列表現などの、いくつかの代案の定義／表現がある。次の説明はＤＷＴの行列定義および流れ図表現を使用し、それは効率的な並列／パイプライン型ＤＷＴアーキテクチャの設計において非常に有効である。
離散ウェーブレット変換は線形変換ｙ＝Ｈ・ｘであり、ここで、ｘ＝［ｘ_０，．．．，ｘ_Ｎ−１］^Ｔおよびｙ＝［ｙ_０，．．．，ｙ_Ｎ−１］^Ｔは、それぞれ、長さＮ＝２^ｍの入力および出力のベクトルであり、そしてＨは疎行列の積として形成されるＮ×Ｎ次のＤＷＴ行列である。

ここで、Ｉ_ｋは単位（ｋ×ｋ）行列（ｋ＝２^ｍ−２^{ｍ−ｊ＋１}）であり、Ｄ_ｊは次の構造を備えている段ｊにおける解析（２^{ｍ−ｊ＋１}×２^{ｍ−ｊ＋１}）行列である。

ここで、ＬＰ＝［ｌ_１，．．．，ｌ_Ｌ］およびＨＰ＝［ｈ_１，．．．，ｈ_Ｌ］は、それぞれ低域フィルタおよび高域フィルタの係数のベクトル（Ｌはフィルタの長さ）であり、そしてＰ_ｊはサイズ（２^{ｍ−ｊ＋１}×２^{ｍ−ｊ＋１}）の完全アンシャッフル演算子の行列である。完全アンシャッフル演算子は構成要素のナンバリングがゼロから始まっていると仮定して、出力ベクトルの第１の（第２の）半分における入力ベクトルの偶数（奇数）番号の構成要素を収集する。簡単のため、低域フィルタおよび高域フィルタは両方とも長さが同じであり、その長さは偶数であると仮定される。その結果を任意のフィルタ長の一般的な場合に対して容易に拡張することができる。一般的な場合、（すなわち、Ｎ＝２^ｍではなく、Ｎ＝ｒ×ｋ^ｍの場合）ここで、ｋは２に等しくない（すなわち、２以外のフィルタリング演算がある）場合、アンシャッフル演算ではなく、適切なストライド置換が適用される。

式（１）および（２）において導入された表現を採用して、そのＤＷＴはＪ個の段（分解レベルまたはオクターブとも呼ばれる）において計算され、ここで、ｊ番目の段（ｊ＝１，．．．，Ｊ）は、スクラッチ変数の現在のベクトルによる疎行列Ｈ^（ｊ）の乗算を含み、最初のそのようなベクトルは入力ベクトルｘである。すべての行列Ｈ^（ｊ）の右下隅が単位行列であることに注目し、行列Ｄ_ｊの構造を考慮に入れて、対応しているアルゴリズムを次の擬似コードとして書くことができる。
ここで、ｘ^（ｊ） _ＬＰ＝［ｘ^（ｊ） _ＬＰ（０）,．．．，ｘ^（ｊ） _ＬＰ（２^ｍ−ｊ−１）］^Ｔおよび、ｘ^（ｊ） _ＨＰ＝［ｘ^（ｊ） _ＨＰ（０）,．．．，ｘ^（ｊ） _ＨＰ（２^ｍ−ｊ−１）］^Ｔ（ｊ＝１，．．．，Ｊ）はスクラッチ変数の（２^ｍ−ｊ×１）ベクトルであり、表記［（ｘ_１）^Ｔ，．．．，（ｘ_ｋ）^Ｔ］^Ｔは列ベクトルｘ_１，．．．，ｘ_ｋの連結を表す。

アルゴリズム１
１．ｘ^（０） _ＬＰ＝［ｘ^（０） _ＬＰ（０）,．．．，ｘ^（０） _ＬＰ（２^ｍ−ｊ−１）］^Ｔ＝ｘを設定;
２．ｊ＝１，．．．，Ｊについて、ｘ^（ｊ） _ＬＰ＝［ｘ^（ｊ） _ＬＰ（０）,．．．，ｘ^（ｊ） _ＬＰ（２^ｍ−ｊ−１）］^Ｔおよびｘ^（ｊ） _ＨＰ＝［ｘ^（ｊ） _ＨＰ（０）,．．．，ｘ^（ｊ） _ＨＰ（２^ｍ−ｊ−１）］^Ｔを計算。
ここで、

または、同等に
２．ｉ＝０，．．．，２^ｍ−ｊ−１について、
開始
ベクトル形成 //^＊ベクトルｘ^{（ｊ−１）} _ＬＰの長さＬのサブベクトル^＊//
ｘ^〜＝［ｘ^{（ｊ−１）} _ＬＰ（２ｉ），ｘ^{（ｊ−１）} _ＬＰ（２ｉ＋１），ｘ^{（ｊ−１）} _ＬＰ（（２ｉ＋２）ｍоｄ２^{ｍ−ｊ＋１}，．．．，ｘ^{（ｊ−１）} _ＬＰ（（２ｉ＋Ｌ−１）ｍоｄ２^{ｍ−ｊ＋１}））］^Ｔ
ｘ^（ｊ） _ＬＰ（ｉ）＝ＬＰ・ｘ^〜；ｘ^（ｊ） _ＨＰ（ｉ）＝ＨＰ・ｘ^〜を計算
終了

３．出力ベクトル形成
ｙ＝［ｘ^（Ｊ） _ＬＰ，ｘ^（Ｊ） _ＨＰ，ｘ^{（Ｊ−１）} _ＨＰ，．．．，ｘ^（２） _ＨＰ，ｘ^（１） _ＨＰ］^Ｔ
式（２）の行列Ｄ_ｊによるアルゴリズム１の計算は流れ図表現を使用して示すことができる。Ｎ＝２^３＝８、Ｌ＝４、Ｊ＝３の場合の一例が図２に示されている。この流れ図はＪ個の段から構成され、ｊ番目の段（ｊ＝１，．．．，Ｊ）が２^ｍ−ｊ個のノード（図２においてボックスとして示されている）を有している。各ノードは基本のＤＷＴ演算（図２（ｂ）参照）を表す。段ｊ＝１，．．．，Ｊのｉ番目（ｉ＝０，．．．，２^ｍ−ｊ−１）のノードは、前の段のＬ個の巡回的に連続したノード２ｉ，２ｉ＋１，（２ｉ＋２）ｍｏｄ２^{ｍ−ｊ＋１}．．．，（２ｉ＋Ｌ−１）ｍｏｄ２^{ｍ−ｊ＋１}からまたは（第１の段のノードの場合には）入力から入って来るエッジを有している。すべてのノードは２つの出て行くエッジを有している。上側（下側）の出て行くエッジは低域（高域）フィルタ係数のベクトルと入って来るエッジの値のベクトルとの内積の値を表す。１つの段の出て行く値は完全アンシャッフル演算子に従って置換され、すべての低域構成要素（上側の出て行くエッジの値）が、置換されたベクトルの最初の半分の中に収集され、そして高域構成要素が、置換されたベクトルの第２の半分の中に収集される。次に低域構成要素が次の段に対する入力を形成するか、あるいは（最後の段のノードの場合は）出力値を表す。その段における高域構成要素および低域構成要素は所与の分解能での出力値を表す。

本質的に、流れ図表現は離散ウェーブレット変換の１つの代案の定義を提供する。それは少なくとも実施の観点から、従来のＤＷＴ表現、例えば、ツリー構造のフィルタ・バンク、リフティング方式または格子構造表現などと比較して、いくつかの利点を有する。
しかし、示されてきたようなＤＷＴの流れ図表現にはＮの値が大きい場合に非常に大きくなるという欠点がある。この欠点は次のことに基づいて克服することができる。Ｊ＜ｌｏｇ_２Ｎ、すなわち、分解レベルの数が入力ベクトル内の点の数より大幅に小さいと仮定して（ほとんどの用途においてはＪ＜＜ｌｏｇ_２Ｎである）、ＤＷＴの流れ図はＮ／２^Ｊ個の同様なパターンから構成されていることが分かる（図２の２つの斜線領域参照）。

各パターンは入力信号をその各オクターブに対して形成する特定の戦略による２^Ｊ点のＤＷＴとみなすことができる。ｊ番目（ｊ＝１，．．．，Ｊ）のオクターブの２^{ｍ−ｊ＋１}個の入力値が元のＤＷＴ（Ｎ＝２^ｍの長さの）内で、２^{Ｊ−ｊ＋１}個の連続した値から構成されているＮ／２^Ｊ＝２^ｍ−Ｊ個のオーバラップしていないグループに分割される。
これは式（３）のベクトルｘ^{（ｊ−１）} _ＬＰをサブベクトルｘ^{（ｊ−１，ｓ）}＝ｘ^{（ｊ−１）} _ＬＰ（ｓ・２^{Ｊ−ｊ＋１}：（ｓ＋１）・２^{Ｊ−ｊ＋１}−１）、（ｓ＝０，．．．２^ｍ−Ｊ−１）に分割することに等価であり、ここで、そして以降において、表記ｘ（ａ：ｂ）はｘのａ番目からｂ番目までの構成要素から構成されるｘのサブベクトルを表す。ｓ番目のパターン内のｊ番目（ｊ＝１，．．．，Ｊ）の入力は次のベクトルのサブベクトルｘ^{＾（ｊ−１，ｓ）}（０：２^{Ｊ−ｊ＋１}＋Ｌ−３）である。

これはベクトルｘ^{（ｊ−１，ｓ）} _ＬＰと巡回的に次のＱ_ｊベクトルＱ_ｊ＝［（Ｌ−２）／２^{Ｊ−ｊ＋１}］との連結である。
２^ｍ−Ｊ個のパターンが１つのパターンに併合される場合、ＤＷＴのコンパクトな（またはコアの）流れ図表現が得られる。Ｊ＝３、Ｌ＝４の場合に対するＤＷＴのコンパクト流れ図表現の一例が図３に示されている。このコンパクトＤＷＴの流れ図はそのｊ番目の段（ｊ＝１，．．．，Ｊ）において２^Ｊ−ｊ個のノードを有し、ここで、２^ｍ−Ｊ個の一時的に分散されている値の組がすべてのノードに対して割り当てられている。すべてのノードは（「非コンパクトな」）ＤＷＴの流れ図の場合と同様に、Ｌ個の入って来るエッジおよび２つの出て行くエッジを有している。再び、入って来るエッジは前段のＬ個の「巡回的に連続した」ノードから入って来るが、ここではすべてのノードが一時的に分散された値の組を表す。すなわち、入力のｓ番目の値、ｓ＝０，．．．，２^ｍ−Ｊ−１に対する、ｊ番目の段（ｊ＝１，．．．，Ｊ）のｉ番目のノードのＬ個の入力が、（ｊ−１）番目の段のノード（２ｉ＋ｎ）ｍｏｄ２^{Ｊ−ｊ＋１}（ｎ＝０，．．．，Ｌ−１）に対して連結され、それはここではそれぞれの（ｓ＋ｓ’）番目の値を表し、ここで、ｓ'＝［（２ｉ＋ｎ）／２^{Ｊ−ｊ＋１}］である。また、出力はここではコンパクトな流れ図の出て行くエッジにわたって、空間的にだけでなく時間的にも分散されている。すなわち、１つのノードの高域フィルタリングの結果または最後の段のノードの低域フィルタリングの結果に対応している各出て行くエッジは２^ｍ−Ｊ個の出力値の組を表す。コンパクトＤＷＴ流れ図の構造は、ＤＷＴの長さには依存せず、分解レベルの数およびフィルタの長さにのみ依存することに留意されたい。ＤＷＴの長さは、すべてのノードによって表される値の数においてのみ反映される。また、このコンパクト流れ図は僅かに変更された付加戦略によって２^Ｊ点のＤＷＴの構造を有していることにも留意されたい。実際に、この付加戦略はＤＷＴ定義の行列形成においてしばしば使用される。

Ｄ^＾ _ｊがＤ_ｊ（式（２）参照）（ｊ＝１，．．．，Ｊ）のメインの（２^{Ｊ−ｊ＋１}×（２^{Ｊ−ｊ＋１}＋Ｌ−２））個の小行列式を示すものとする。すなわち、Ｄ^＾ _ｊを、Ｄ_ｊの最初の２^{Ｊ−ｊ＋１}個の行および最初の２^{Ｊ−ｊ＋１}＋Ｌ−２個の列から構成されている行列であるとする。例えば、Ｊ−ｊ＋１＝２、そしてＬ＝６である場合、Ｄ^＾ _ｊは次の形式となる。

式（４）の表記を採用して、コンパクト流れ図によって表される計算のプロセスを次の擬似コードによって記述することができる。
アルゴリズム２
１．ｓ＝０，．．．，２^ｍ−Ｊ−１について、
ｘ^{（０，ｓ）} _ＬＰ＝ｘ（ｓ・２^Ｊ：（ｓ＋１）・２^Ｊ−１）を設定
２．ｊ＝１，．．．，Ｊ、ｓ＝０，．．．，２^ｍ−Ｊ−１について
開始
２．１． 式（４）に従ってｘ^{＾（ｊ−１，ｓ）}を設定
２．２． ［（ｘ^{（ｊ，ｓ）} _ＬＰ）^Ｔ，（ｘ^{（ｊ，ｓ）} _ＨＰ）^Ｔ］^Ｔ＝Ｄ^＾ _ｊ・ｘ^{＾（ｊ−１，ｓ）}（０：２^{Ｊ−ｊ＋１}＋Ｌ−３）を計算
終了

３．出力ベクトル形成

ｓに対してサイクルを並列に実施することによって、並列のＤＷＴが実現される。他方、ｊおよびｓに対してサイクルのネスティングの順序を交換することによって、そしてｊに対して並列に（入れ子）サイクルを実施することによって、パイプライン型のＤＷＴの実現を実施することができる。しかし、これらの実現は両方とも効率が悪い。何故なら、演算の数が１オクターブから次のオクターブへ半分になるからである。しかし、２つの方法を組み合わせることによって、非常に効率の良い並列パイプライン型の、あるいは部分的並列パイプライン型の実現が実施される。

アルゴリズム２に対してパイプライン化を適用するには、リタイミングが適用されなければならない。何故なら、ｓに対する計算はｓ＋１，．．．，ｓ＋Ｑ_ｊ−１に対する計算の結果を含み、それはｊ番目（ｊ＝１，．．．，Ｊ）のオクターブがＱ_ｊステップの遅延を導入することを意味するからである。その遅延が累積されるので、ｊ番目（ｊ＝１，．．．，Ｊ）のオクターブに対する計算は、ステップｓ＝ｓ^＊（ｊ），．．．，２^ｍ−Ｊ＋ｓ^＊（ｊ）−１の間に次の時間だけ遅れて始まらなければならない。

従って、計算はステップｓ＝ｓ^＊（１）からステップｓ＝ｓ^＊（Ｊ）＋２^ｍ−Ｊ−１まで行われる。ステップｓ＝ｓ^＊（１），．．．，ｓ^＊（２）−１において、最初のオクターブだけの計算が実施され、ステップｓ＝ｓ^＊（２），．．．，ｓ^＊（３）−１において最初の２つのオクターブの演算だけが実施され、以下同様に実施される。ステップｓ＝ｓ^＊（Ｊ）から開始して、ステップｓ＝ｓ^＊（１）＋２^ｍ−Ｊ−１まで（ｓ^＊（Ｊ）＜ｓ^＊（１）＋２^ｍ−Ｊの場合）すべてのオクターブｊ＝１，．．．，Ｊの計算が実施されるが、ステップｓ＝ｓ^＊（１）＋２^ｍ−Ｊから始まって第１のオクターブに対する計算は実施されず、ステップｓ＝ｓ^＊（２）＋２^ｍ−Ｊから始まって、最初の２つのオクターブに対する計算は実施されない。以下同様になる。

一般に、ステップｓ＝ｓ^＊（１），．．．，２^ｍ−Ｊ＋ｓ^＊（Ｊ）−１において、オクターブｊ＝Ｊ_１，．．．，Ｊ_２に対する計算が実施される。ここでＪ_１＝ｍｉｎ｛ｓ^＊（ｊ）≦ｓ＜ｓ^＊（ｊ）＋２^ｍ−ＪとなるようなＪ｝、そしてＪ_１＝ｍａｘ｛ｓ^＊（ｊ）≦ｓ＜ｓ^＊（ｊ）＋２^ｍ−ＪとなるようなＪ｝である。次の擬似コードは本発明において提案されるアーキテクチャの範囲内で実施されるパイプライン型のＤＷＴの実現を示す。

アルゴリズム３
１．ｓ＝０，．．．，２^ｍ−Ｊ−１について、ｘ^{（０，ｓ）} _ＬＰ＝ｘ（ｓ・２^Ｊ：（ｓ＋１）・２^Ｊ−１）を設定
２．ｓ＝ｓ^＊（１），．．．，２^ｍ−Ｊ＋ｓ^＊（Ｊ）−１
ｊ＝Ｊ_１，．．．，Ｊ_２について、並列に以下を実行
開始
２．１．（４）に従ってｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}を設定
２．２．［（ｘ^{（ｊ，ｓ−ｓ＊（ｊ））} _ＬＰ）^Ｔ，（ｘ^{（ｊ，ｓ−ｓ＊（ｊ））} _ＨＰ）^Ｔ］^Ｔ＝Ｄ^＾ _ｊ・ｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}（０：２^{Ｊ−ｊ＋１}＋Ｌ＋３）を計算
終了

３．出力ベクトル形成

本発明においては、タイプ１およびタイプ２のコアＤＷＴアーキテクチャと呼ばれる２つのタイプのＤＷＴアーキテクチャの一般的なパラメトリック構造が導入され、それ以外に、コアＤＷＴアーキテクチャのいずれかに基づいて、複数コアＤＷＴアーキテクチャ、および可変分解能ＤＷＴアーキテクチャとそれぞれ呼ばれる２つの他のＤＷＴアーキテクチャの一般的なパラメトリック構造が導入される。

すべてのアーキテクチャは可変レベルの並列性で実施することができ、従って、速度とハードウェアの複雑度との間のトレードオフが可能である。並列性のレベルに依存して、一定時間の実施（タイム・ユニットごとに１つの２^ｍ点のＤＷＴ）までのスループットを得ることができる。並列性のすべてのレベルにおいて、このアーキテクチャは約１００％のハードウェア利用率で動作し、従って、直列のＤＷＴ実施に比較して並列性のレベルに関してほとんど線形のスピードアップが得られる。このアーキテクチャはＤＷＴのパラメータには比較的依存しない。すなわち、提案のアーキテクチャの１つを備えているデバイスは１つのＤＷＴだけでなく、異なるフィルタ長のある範囲の異なるＤＷＴを効率的に実施することができ、そして可変分解能ＤＷＴアーキテクチャの場合において、任意の長さのベクトル上での異なる数の分解レベルで効率的に実施することができる。

提案のアーキテクチャの多くの異なる実現が可能である。従って、それらの一般的な構造が機能レベルで説明される。レジスタ・レベルでの一般的な構造の実現の例も示される。これらの実現はこの一般的な構造の妥当性を示す。提案のアーキテクチャは機能的技術レベルに関して既知のアーキテクチャとは本質的に異なっている。提案の各アーキテクチャのより詳しい要約が次に示される。［３４］において発表されているＦＰＰおよびＬＰＰのアーキテクチャはタイプ１（複数コアおよび単一コア）ＤＷＴアーキテクチャの特定の実現とみなすことができることは留意されるべきである。

タイプ１およびタイプ２のコアＤＷＴアーキテクチャは、所与の数Ｌ_ｍａｘを超えない長さＬの低域および高域フィルタに基づいてＪ≦ｍオクターブでの２^ｍ点のＤＷＴを実施する。ここで、ＪおよびＬ_ｍａｘ（ｍまたはＬではなく）は、その実現のパラメータである。タイプ１およびタイプ２のコアＤＷＴアーキテクチャは両方とも直列または並列のデータ入力ブロックおよびＪ個のパイプライン段を含み、ｊ番目の段（ｊ＝１，．．．，Ｊ）は１つのデータ・ルーティング・ブロックおよび２^Ｊ−ｊ個の処理要素（ＰＥ）から構成されている。これは図４に関連して説明される。このアーキテクチャのｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ）は、ｊ番目のＤＷＴオクターブの２^ｍ−ｊ個の独立の同様な演算を２^ｍ−Ｊ個の演算ステップで実施する。すべてのステップにおいて、２^Ｊ−ｊ個の演算のグループがそのパイプライン段の２^Ｊ−ｊ個のＰＥ内で並列に実施される。ＰＥはその入力の数ｐ≦Ｌ_ｍａｘによって規定される可変レベルの並列性で実施することができる。

ｐ個の入力を備えた１つのＰＥは、１つの基本ＤＷＴ演算（図２（ｂ）参照）を、［Ｌ／ｐ］のタイム・ユニットから構成されている１つの演算ステップにおいて実施し、ここですべてのタイム・ユニットにおいて、２ｐ個の乗算および加算の結果が並列に得られる。従って、その時間周期（連続している入力ベクトルがこのアーキテクチャに入る時のタイム・ユニット間の時間間隔で測定される）は、２^ｍ−Ｊ［Ｌ／ｐ］のタイム・ユニットに等しく、ここでそのタイム・ユニットの持続時間は１つの乗算演算の期間に等しい。これは以前に知られているアーキテクチャ［１２−２６］の最善の期間より２^Ｊ／［Ｌ／ｐ］倍早く、［３０］において記述されているアーキテクチャより２^Ｊ−１／［Ｌ／ｐ］倍早い。両方のアーキテクチャの効率（すなわち、ハードウェアの利用率）はＬ／（ｐ［Ｌ／ｐ］）・１００％＝１００％に等しい。ｐ＝Ｌ＝Ｌ_ｍａｘの場合、その時間周期は２^ｍ−Ｊタイム・ユニットであり、それは［３４］および［３５］に示されているＬＰＰアーキテクチャの場合と同じであるが、フィルタの長さに依存する（すなわち、ＬＰＰアーキテクチャは固定長ＬのフィルタでＤＷＴを実施することができるだけである）。この２つのタイプのコアＤＷＴアーキテクチャは、１つのパイプライン段のＰＥ間の相互接続の不在（タイプ１）または存在（タイプ２）に従って異なっている。この２つのタイプのコアＤＷＴアーキテクチャの可能な実現が図５乃至１０に示されている。上記２種類のコアＤＷＴアーキテクチャは、パラメータｐに依存して可変の度合いの並列性で実施することができる。

並列性のレベルにおける更なる柔軟性が、新しいパラメータｒ＝１，．．．，２^ｍ−Ｊを導入することによって複数コアＤＷＴアーキテクチャ内で得られる。複数コアＤＷＴアーキテクチャは、実際には、対応している「単一」コアＤＷＴアーキテクチャからそれをｒ回拡張することによって得られる。その一般的構造が図１１に示されている。そのアーキテクチャは直列または並列のデータ入力ブロックおよびＪ個のパイプライン段から構成され、そのｊ番目（ｊ＝１，．．．，Ｊ）のパイプライン段は、１つのデータ・ルーティング・ブロックおよびｒ２^Ｊ−ｊ個のＰＥから構成されている。複数コアＤＷＴアーキテクチャの時間周期は（２^ｍ−Ｊ［Ｌ／ｐ］）／ｒタイム・ユニットに等しく、それは単一コアＤＷＴアーキテクチャの時間周期よりｒ倍早い。すなわち、線形のスピードアップが提供される。複数コアＤＷＴアーキテクチャの効率は単一コアアーキテクチャの場合と同じであり、すなわち、約１００％である。ｐ＝Ｌ＝Ｌ_ｍａｘおよびｒ＝２^ｍ−Ｊの場合、その周期は２^ｍ点のＤＷＴに対して丁度１タイム・ユニットであることに留意されたい。同様な性能が［３４］および［３５］において示されているＦＰＰアーキテクチャにおいて達成され、それは複数コアＤＷＴアーキテクチャの可能な１つの実現の特殊ケース（ｐ＝Ｌ＝Ｌ_ｍａｘおよびｒ＝２^ｍ−Ｊ）とみなすことができる。

単一コアおよび複数コアＤＷＴアーキテクチャは、入力の長さおよびフィルタの長さには比較的依存せず、そのことは、任意のフィルタ（長さがＬ_ｍａｘを超えない）に基づいていて、任意の長さの信号に対して適用されるＤＷＴが、タイプ１またはタイプ２のコアＤＷＴアーキテクチャのいずれかを備えている同じデバイスで効率的に実施できることを意味する。しかし、タイプ１、タイプ２および複数コアのアーキテクチャはＤＷＴオクターブＪの数に依存する。それらはオクターブの数がＪより小さいＤＷＴを実施することができるが、ハードウェアの利用率がある程度損なわれる。

可変分解能のＤＷＴアーキテクチャは、任意の数のオクターブＪ’のＤＷＴを実施し、そしてそのアーキテクチャの効率はＪ’が所与の数より大きいか、あるいはそれに等しい時は常に約１００％のままである。可変分解能のＤＷＴアーキテクチャはＪ_ｍｉｎの分解能レベルに対応している１つのコアＤＷＴアーキテクチャと、任意の直列のＤＷＴアーキテクチャ、例えば、ＲＰＡベースのアーキテクチャ（図１２（ａ）参照）とを含む。コアＤＷＴアーキテクチャはＪ’オクターブのＤＷＴの最初のＪ_ｍｉｎ個のオクターブを実施し、そして直列のＤＷＴアーキテクチャはＪ’オクターブのＤＷＴの最後のＪ’−Ｊ_ｍｉｎ個のオクターブを実施する。コアＤＷＴアーキテクチャは可変レベルの並列性で実施できるので、Ｊ‘≧Ｊ_ｍｉｎである時は常に約１００％のハードウェア利用率が得られるように直列のＤＷＴアーキテクチャとバランスを取ることができる。

複数コアＤＷＴアーキテクチャに基づいた可変分解能ＤＷＴアーキテクチャも構築することができ（図１２（ｂ）参照）、その場合、１つのデータ・ルーティング・ブロックが複数コアＤＷＴアーキテクチャと直列のＤＷＴアーキテクチャとの間に挿入される。

提案のＤＷＴアーキテクチャ
本節では、タイプ１およびタイプ２のコアＤＷＴアーキテクチャと呼ばれる２種類のＤＷＴアーキテクチャ、およびそれ以外に、いずれかのＤＷＴアーキテクチャに基づいて構築され、複数コアＤＷＴアーキテクチャおよび可変分解能ＤＷＴアーキテクチャとそれぞれ呼ばれている２つの他のＤＷＴアーキテクチャの一般的構造を示す。複数コアＤＷＴアーキテクチャはコアＤＷＴアーキテクチャのいずれか１つの拡張であり、これはパラメータｒに依存して可変レベルの並列性で実施することができ、そして１つの特定のケース（ｒ＝１）においては、単一コアＤＷＴアーキテクチャとなる。理解し易くするために、このアーキテクチャのプレゼンテーションは、単一コアＤＷＴアーキテクチャの説明から開始される。

両方のタイプのコアＤＷＴアーキテクチャは、与えられた数値Ｌ_ｍａｘを超えない長さＬの低域および高域フィルタに基づいてＪの分解レベル（オクターブ）で任意の離散ウェーブレット変換を実施する。それらの演算は前に示されたアルゴリズム３に基づいている。両方のタイプのコアＤＷＴアーキテクチャを表している一般的構造が図４に示されており、ここで点線は接続を表し、それは特定の実現に依存して存在する場合もあり存在しない場合もある。接続はタイプ１には存在しないが、タイプ２には存在する。両方の場合、そのアーキテクチャは１つのデータ入力ブロックとＪ個のパイプライン段とから構成され、各段が１つのデータ・ルーティング・ブロックとプロセッサ要素（ＰＥ）のブロックとを含んでいて、データ入力ブロックはアルゴリズム３のステップ１を実施し、データ・ルーティング・ブロックはステップ２．１を担当し、ＰＥのブロックはステップ２．２を計算するためにある。２つのコア・アーキテクチャのタイプは同じパイプライン段のＰＥ間のデータ交換の可能性によって主として区別される。タイプ２のコアＤＷＴアーキテクチャにおいては、１つの段のＰＥが相互接続を経由して中間のデータを交換することができ、一方、タイプ１のコアＤＷＴアーキテクチャにおいては、１つのパイプライン段内のＰＥ間には相互接続がなく、従って、１つの段のＰＥはそれぞれの演算中にデータを交換しない。

一般に、データ・ルーティング・ブロックおよびＰＥのブロックの多くの異なる実現が可能である。従って、１つの態様においては、本発明はブロック・レベルにおいて示されているようなアーキテクチャ（図４、図１１、および図１２）、およびＰＡおよびデータ・ルーティング・ブロックに対して選定された正確な実施とは独立に、機能レベルにおいて以下に説明されるようなアーキテクチャの中に存在することができる。しかし、より高いレベルにおける提案のコアＤＷＴアーキテクチャの実際的ないくつかの実現が図５乃至１０を参照して、例示の方法によって示されている。これらの例示としての実施は本発明の妥当性を示している。

図４はタイプ１およびタイプ２のコアＤＷＴアーキテクチャの一般的構造を示している。前に説明されたように、タイプ１とタイプ２は段内のＰＥ間の相互接続が存在するかしないかにおいてのみ異なっている。両方のコアＤＷＴアーキテクチャのデータ入力ブロックはワード直列またはワード並列のいずれかとして実現することができる。前者の場合、そのデータ入力ブロックは１つ（ワード直列）の入力ポートから構成され、それは各セルからのワード並列の出力を備えている長さ２^Ｊのシフト・レジスタ（図４の点線のブロック）に対して接続されている。後者の場合、データ入力ブロックは２^Ｊ個の並列入力ポートを含む。両方の場合、データ入力ブロックは２^Ｊ個の並列の出力を備え、それらは第１のパイプライン段のデータ・ルーティング・ブロックの２^Ｊ個の入力に接続されている。図６において、ワード並列のデータ入力ブロックの一例が示されており、一方、図７および図１０はワード直列のデータ入力ブロックの例を示している。

タイプ１のコアＤＷＴアーキテクチャ
タイプ１のコアＤＷＴアーキテクチャ内に実施されている基本アルゴリズムは特定の順序の実施ステップ２．２によるアルゴリズム３である。２^{Ｊ−ｊ＋１}×２^{Ｊ−ｊ＋１}個の行列Ｄ^＾ _ｊの構造はステップ２．２の行列ベクトル乗算を、次のようにベクトル間の内積の計算の２^Ｊ−ｊ個のペアに分解することができるようになっている。
ｘ^{（ｊ，ｓ−ｓ＊（ｊ））}（ｉ）＝ＬＰ・ｘ^{＾（ｊ−１，（ｓ−ｓ＊（ｊ）））}（２ｉ：２ｉ＋Ｌ−１）
ｘ^{（ｊ，ｓ−ｓ＊（ｊ））}（ｉ＋２^Ｊ−ｊ）＝ＨＰ・ｘ^{＾（ｊ−１，（ｓ−ｓ＊（ｊ）））}（２ｉ：２ｉ＋Ｌ−１）
ｉ＝０，．．．，２^Ｊ−ｊ−１
これは並列に実施することができる。

他方、長さＬのすべてのベクトル間の内積は、長さｐのＬ_ｐ＝［Ｌ／ｐ］の内積のシーケンスに分解することができ、その結果が累積される（係数ベクトルおよび入力ベクトルが任意の数のゼロを伴って付加され、連続したｐ個の構成要素のサブベクトルに分解されると仮定して）。結果として、アルゴリズム３は前の擬似コードに対して次の変更を行うことによって示すことができる。

アルゴリズム３．１
１．ｓ＝０，．．．，２^ｍ−Ｊ−１について、ｘ^{（０，ｓ）} _ＬＰ＝ｘ（ｓ・２^Ｊ：（ｓ＋１）・２^Ｊ−１）を設定
２．ｓ＝ｓ^＊（１），．．．，２^ｍ−Ｊ＋ｓ^＊（Ｊ）−１
ｊ＝Ｊ_１，．．．，Ｊ_２について、以下を並列に実行
開始
２．１．（４）に従ってｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}を設定
２．２．ｉ＝０，．．．，２^Ｊ−ｊ−１について、以下を並列に実行
開始
Ｓ_ＬＰ（ｉ）＝０，Ｓ_ＨＰ（ｉ）＝０を設定
ｎ＝０，．．．，Ｌ_Ｐ−１について、以下をシーケンシャルに実行
開始

終了
ｘ^{（ｊ，ｓ−ｓ＊（ｊ））} _ＬＰ（ｉ）＝Ｓ_ＬＰ（ｉ）；
ｘ^{（ｊ，ｓ−ｓ＊（ｊ））} _ＨＰ（ｉ）＝Ｓ_ＨＰ（ｉ）を設定
終了
終了

３．出力ベクトル形成

ｓおよびｊが与えられて、演算（６）および（７）のグループはｎ＝０に対するサブベクトルｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}（０：２^{Ｊ−ｊ＋１}＋ｐ−３）、サブベクトルｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}（ｐ：２^{Ｊ−ｊ＋１}＋２ｐ−３）、および一般に、ｎ＝０，．．．，Ｌ_ｐ−１に対するサブベクトルｘ^{＾（ｊ−１，ｓｊ，ｎ）}＝ｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}（ｎｐ：２^{Ｊ−ｊ＋１}＋（ｎ＋１）ｐ−３）を含む。言い換えれば、ｎ＝０，．．．，Ｌ_ｐ−１に対する計算はベクトルｘ^{＾（ｊ−１，ｓｊ，ｎ）}の最初の２^{Ｊ−ｊ＋１}＋ｐ−２個の構成要素を含み、それはベクトルｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}をｎｐポジションだけその構成要素を左にシフトすることによって得られることに留意されたい。また、所与のｉ＝０，．．．，２^Ｊ−ｊ−１に対する計算は常に現在のベクトルｘ^{＾（ｊ−１，ｓｊ，ｎ）}の構成要素２ｉ，２ｉ＋１，．．．，２ｉ＋ｐ−１を常に含むことにも留意されたい。

タイプ１のコアＤＷＴアーキテクチャの一般的構造が図４に示されている。このアーキテクチャの場合、１つの段のＰＥ間に接続がないので、点線を無視することができる。このアーキテクチャは１つのデータ入力ブロック（既に上で説明された）とＪ個のパイプライン段とから構成されている。一般に、タイプ１のコアＤＷＴアーキテクチャのｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ）は、その段に対する入力を形成している２^{Ｊ−ｊ＋１}個の入力Ｉ_{ＰＳ（ｊ）}（０），．．．，Ｉ_{ＰＳ（ｊ）}（２^{Ｊ−ｊ＋１}−１）および２^Ｊ−ｊ個のＰＥの入力に接続される２^{Ｊ−ｊ＋１}＋ｐ−２個の出力Ｏ_{ＤＲＢ（ｊ）}（０），．．．，Ｏ_{ＤＲＢ（ｊ）}（２^{Ｊ−ｊ＋１}＋ｐ−３）を備えているデータ・ルーティング・ブロックを含む。すべてのＰＥはｐ個の入力と２つの出力を備え、ここで、ｐ≦Ｌ_ｍａｘはすべてのＰＥの並列性のレベルを記述している実現のパラメータである。Ｊ番目（ｊ＝１，．．．，Ｊ）の段のデータ・ルーティング・ブロックの連続したｐ個の出力Ｏ_{ＤＲＢ（ｊ）}（２ｉ），Ｏ_{ＤＲＢ（ｊ）}（２ｉ＋１），．．．，Ｏ_{ＤＲＢ（ｊ）}（２ｉ＋ｐ−１）が同じ段のｉ番目（ｉ＝０，．．．，２^Ｊ−ｊ−１）のＰＥ（ＰＥ_ｊ，ｉ）のｐ個の入力に接続されている。ｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ−１）の２^Ｊ−ｊ個の各ＰＥの第１の出力がその段の出力Ｏ_{ＰＳ（ｊ）}（０），．．．，Ｏ_{ＰＳ（ｊ）}（２^Ｊ−ｊ−１）を形成し、次の（ｊ＋１）番目の段のデータ・ルーティング・ブロックの２^Ｊ−ｊ個の入力Ｉ_{ＰＳ（ｊ＋１）}（０），．．．，Ｉ_{ＰＳ（ｊ＋１）}（２^Ｊ−ｊ−１）に接続されている。最後のＪ番目の段の（１つの）ＰＥの第１の出力がこのアーキテクチャのゼロ番目の出力_ｏｕｔ（０）である。ｊ番目（ｊ＝１，．．．，Ｊ）のパイプライン段の２^Ｊ−ｊ個のＰＥの第２の出力が、このアーキテクチャの（２^Ｊ−ｊ）番目から（２^{Ｊ−ｊ＋１}−１）番目までの出力_ｏｕｔ（２^Ｊ−ｊ），．．．，_ｏｕｔ（２^{Ｊ−ｊ＋１}−１）を形成する。

タイプ１のコアＤＷＴアーキテクチャのブロックがここで機能レベルで記述される。便宜上、タイム・ユニットはＰＥが１つの演算を完了するための時間周期（ＰＥに入って来るｐ個のデータの連続したグループ間の期間に等しい）と定義され、このアーキテクチャの１つの演算ステップはＬ_ｐ個のタイム・ユニットを含んでいると定義される。
データ入力ブロックは入力ベクトルの構成要素のグループを、演算ステップあたり２^Ｊ構成要素のレートで直列に、あるいは並列に受け入れて並列に出力する。従って、ベクトルｘ^{（０，ｓ）} _ＬＰはステップｓ＝０，．．．，２^ｍ−Ｊ−１においてデータ入力ブロックの出力において形成される。

（段ｊ＝１，．．．，Ｊの）データ・ルーティング・ブロックは、一般に、任意の回路として実現することができ、それはすべての演算ステップの最初のタイム・ユニットｎ＝０において２^{Ｊ−ｊ＋１}個の構成要素のベクトルを並列に受け入れ、次にその演算ステップのすべてのタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１においてベクトルの２^{Ｊ−ｊ＋１}＋ｐ−２個の構成要素ｎｐ，ｎｐ＋１，．．．，（ｎ＋１）ｐ＋２^{Ｊ−ｊ＋１}−３を並列に出力する。そのベクトルは前のＱ^＾ _ｊステップにおいて受け入れられたベクトルの連結（時間的順序での）であり、ここで、Ｑ^＾ _ｊは下式で表される。

タイプ１のコアＤＷＴアーキテクチャにおいて使用されるＰＥの機能は、そのｐ個の入力におけるベクトルと所定の係数の２つのベクトルとの２つの内積を計算すること、および計算された両方の内積の結果を１つの演算ステップの間に累積する（別々に）ことである。すべての演算ステップの終りにおいて、２つの累積された結果がＰＥの２つの出力に渡され、そして新しい累積が開始される。明らかに、すべてのＰＥはその正しい引数がそれぞれの入力において形成された場合、一対の演算（６）および（７）を実施する。

ここで、このアーキテクチャはアルゴリズム３．１に従って計算を実施することが示される。Ｌ＜Ｌ_ｍａｘの場合、余分の遅延が導入される。その余分の遅延は任意のフィルタ長Ｌ≦Ｌ_ｍａｘでＤＷＴを実施することができるこのアーキテクチャの柔軟性の結果（コスト）である。これは固定のフィルタ長ＬでＤＷＴの計算を提示するアルゴリズム３．１と比較される必要がある。実際に、このアーキテクチャはフィルタ長Ｌ_ｍａｘに対して設計されている。しかし、遅延時間が僅かに増加するが、時間周期における増加がない、より短いフィルタでＤＷＴを実施することも行う。
次のように定義する。

このアーキテクチャの動作時に、ベクトルｘ^{（０，ｓ）} _ＬＰがステップｓ＝０，．．．，２^ｍ−ｊ−１においてデータ入力ブロックの出力において形成され、これが第１のパイプライン段のデータ・ルーティング・ブロックの入力に入る。このアーキテクチャがアルゴリズム３．１に従って計算を実施することを示すためには、ｊ番目の段のＰＥの第１の出力（それは（ｊ＋１）番目の段の入力に接続されている）においてベクトルｘ^{（ｊ，ｓ―ｓ＾（ｊ））} _ＬＰが形成され、そしてベクトルｘ^{（ｊ−１，ｓ―ｓ＾（ｊ−１））} _ＬＰがステップｓ＝ｓ^＾（ｊ−１），．．．，ｓ^＾（ｊ−１）＋２^ｍ−Ｊ−１においてｊ番目の段に入る場合にベクトルｘ^{（ｊ，ｓ―ｓ＾（ｊ））} _ＨＰがステップｓ＝ｓ^＾（ｊ），．．．，ｓ^＾（ｊ）＋２^ｍ−Ｊ−１においてそれぞれの第２の出力において形成されることを示すだけで十分である（数学的帰納法による証明）。従って、段ｊ＝１，．．．，Ｊのデータ・ルーティング・ブロックはベクトルｘ^{（ｊ−１，ｓ―ｓ＾（ｊ−１））} _ＬＰをステップｓ＝ｓ^＾（ｊ−１），．．．，ｓ^＾（ｊ−１）＋２^ｍ−Ｊ−１において受け入れると仮定される。次に、データ・ルーティング・ブロックの機能的記述に従って、次のベクトルの構成要素ｎｐ，ｎｐ＋１，．．．，（ｎ＋１）ｐ＋２^{Ｊ−ｊ＋１}−３がすべてのステップｓ＝ｓ^＾（ｊ），．．．，ｓ^＾（ｊ）＋２^ｍ−Ｊ−１のタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１においてデータ・ルーティング・ブロックの出力において形成される。それはそれぞれステップｓ−Ｑ^＾ _ｊ，ｓ−Ｑ^＾ _ｊ＋２，．．．，ｓにおいて受け入れられたベクトルの連結である。

ｓ^＾（ｊ）≧ｓ^＊（ｊ）（（３）および（９）を比較）なので、ベクトルｘ^{＾（ｊ−１，ｓ―ｓ＾（ｊ））}（式（４）に従って定義された）はｘ^{〜（ｊ−１，ｓ―ｓ＾（ｊ））}のサブベクトルであり、従って、それぞれの最初の２^{Ｊ−ｊ＋１}＋Ｌ−３個の構成要素は正確に同じである。従って、ベクトルｘ^{＾（ｊ−１，ｓｊ，ｎ）}＝ｘ^{＾（ｊ−１，ｓ―ｓ＾（ｊ））}（ｎｐ：２^{Ｊ−ｊ＋１}＋（ｎ＋１）ｐ−３）がステップｓ＝ｓ^＾（ｊ），．．．，ｓ^＾（ｊ）＋２^ｍ−Ｊ−１のタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１において段ｊ＝１，．．．，Ｊのデータ・ルーティング・ブロックの出力において形成される。データ・ルーティング・ブロックとＰＥとの間の接続のために、ベクトルｘ^{＾（ｊ−１，ｓｊ，ｎ）}の構成要素２ｉ，２ｉ＋１，．．．，２ｉ＋ｐ−１（それらは実際には、演算（６）および（７）の引数である）が、ＰＥ_ｊ，ｉ（ｉ＝０，．．．，２^Ｊ−ｊ−１）の入力において、ステップｓ＝ｓ^＾（ｊ），．．．，ｓ^＾（ｊ）＋２^ｍ−Ｊ−１のタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１において形成される。従って、ＰＥは対応している係数に従ってそれぞれの演算を実施し、ベクトルｘ^{（ｊ，ｓ−ｓ＾（ｊ））} _ＬＰがそのＰＥの第１の出力において形成され、ベクトルｘ^{（ｊ，ｓ−ｓ＾（ｊ））} _ＨＰがステップｓ＝ｓ^＾（ｊ），．．．，ｓ^＾（ｊ）＋２^ｍ−Ｊ−１の後でそれぞれの第２の出力において形成される。ＰＥの第１の出力は次のパイプライン段の入力に接続されているので、これはこのアーキテクチャがたとえ異なるタイミングにおいてでも（アルゴリズム３．１内のすべての場所のｓ^＊（ｊ）をｓ^＾（ｊ）で置き換える）、アルゴリズム３．１に従って計算を実施することを証拠立てる。

上記考察から、２^ｍ個の点のＤＷＴが、それぞれがＬ_ｐのタイム・ユニットから構成されている２^ｍ−Ｊ＋ｓ^＾（Ｊ）ステップにおいてタイプ１のコアＤＷＴアーキテクチャで実施されることは明らかである。従って、入力ベクトルと対応している出力ベクトルとの間の遅延時間は次のタイム・ユニット数に等しい。

明らかに、このアーキテクチャは入力ベクトルのストリームのＤＷＴを実施することができる。従って、スループットまたは時間周期（連続している入力ベクトルがこのアーキテクチャに入る時のタイム・ユニット間の時間間隔として測定される）は、次のタイム・ユニット数に等しい。

並列／パイプライン型アーキテクチャの性能は次のように定義されるハードウェア利用率、すなわち、効率に関して評価されることが多い。

ここで、Ｔ（１）は１つのＰＥでのアルゴリズムの実施の時間であり、Ｔ（Ｋ）はＫ個のＰＥを含んでいるアーキテクチャでの同じアルゴリズムの実施の時間である。タイプ１のコアＤＷＴアーキテクチャにおいて使用されるＰＥと同様な１つのＰＥを使用して２^ｍ点のＤＷＴを実施するのに必要な時間はＴ（１）＝（２^ｍ−１）［Ｌ／ｐ］タイム・ユニットであることが分かる。式（１１）および（１２）を一緒にし、そしてタイプ１のコアＤＷＴアーキテクチャ内に合計Ｋ＝２^Ｊ−１個のＰＥがあることを考慮に入れて、このアーキテクチャに対して遅延時間、あるいはさらには、時間周期の複雑性に関しての両方において約１００％の効率（ハードウェア利用率）が得られることを示すことができる。ＦＰＰアーキテクチャの効率に近い効率が、従来の技術から知られている少数のパイプライン型のＤＷＴ設計（［１７］参照）だけで達成され、一方、既知のパイプラインのＤＷＴアーキテクチャは１００％の平均効率よりずっと小さい効率であることに留意されたい。また、少なくともＯ（Ｎ）のタイム・ユニットの時間周期が、既知のＤＷＴアーキテクチャによって必要とされることにも留意されたい。提案のアーキテクチャはパラメータｐによって変わる並列性の可変レベルで実現することができるように、所望の時間周期を達成することができる。

式（１２）から分かるように、この実施の時間周期の複雑性はＴ_Ｌ（Ｃ１）＝２^ｍ−ＪとＴ_１（Ｃ１）＝Ｌ２^ｍ−Ｊとの間で変化する。従って、このアーキテクチャのスループットは既知の最高速のアーキテクチャのスループットより２^Ｊ／Ｌ乃至２^Ｊ倍早い。また、可変レベルの並列性でこのアーキテクチャを実現することができることによって、時間とハードウェアの複雑性とのトレードオフの機会が与えられる。また、このアーキテクチャは非常に規則的であり、例えば、［１７］のアーキテクチャとは違って、単純な制御構造（本質的に、１クロックだけ）を必要とするだけであることにも留意されたい。それはフィードバック、スイッチ、または入力のサイズに依存する長い接続を含まず、長さの最大値がＯ（Ｌ）に過ぎない接続だけを備えている。従って、それはセミシストリック・アレイとして実施することができる。

タイプ１のコアＤＷＴアーキテクチャの可能な実現
タイプ１のコアＤＷＴアーキテクチャに対する、ｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ）の可能な１つの構造が図５に示されている。Ｌ_ｍａｘ＝６、Ｊ＝３の場合に対するそのような実現の２つの例が図６および図７に示されており、それぞれｐ＝Ｌ_ｍａｘ＝６、およびｐ＝２である。ｐ＝Ｌ_ｍａｘに対応しているこの特定の実現の場合、そして特に、図６の例の特定のバージョンの場合が出版物［３４］および［３５］の中で示されていた（そこではそれは制限された並列パイプライン型（ＬＰＰ）アーキテクチャと呼ばれていた）ことに留意されたい。対照的に、タイプ１のコアＤＷＴアーキテクチャおよびその図５における実現は、任意のｐの場合に対するものである。さらに、ドキュメント［３４］および［３５］の中で記述されているＬＰＰアーキテクチャは、フィルタ長がＬ_ｍａｘより小さいＤＷＴの効率的な計算をサポートせず、一方、図５に示されているタイプ１のコアＤＷＴアーキテクチャの実現はそれをサポートすることに留意されたい。

図５を参照して、この実現において、データ・ルーティング・ブロックがそれぞれ２^{Ｊ−ｊ＋１}の遅延時間のＱ^＾ _ｊチェーン接続されたグループと、すべてのタイム・ユニットごとにセル内の値をｐポジションだけ上方にシフトする長さ２^{Ｊ−ｊ＋１}＋Ｌ_ｍａｘ−２のシフト・レジスタとから構成されていることが分かる。その段に対する２^{Ｊ−ｊ＋１}個の入力は、第１のグループの遅延要素に対して並列に接続されており、その出力が次のグループの遅延要素の入力に接続されている。以下同様に接続されている。遅延要素の各グループの出力はシフト・レジスタの２^{Ｊ−ｊ＋１}個の連続したセルに対して並列に接続されている。遅延要素の最後のＱ^＾ _ｊ番目のグループの出力は最初の２^{Ｊ−ｊ＋１}個のセルに接続されており、遅延要素の（Ｑ^＾ _ｊ−１）番目のグループの出力は次の２^{Ｊ−ｊ＋１}個のセルに接続されており、以下同様に接続されている。ただし、その段の第１のｑ_ｊ＝（Ｌ_ｍａｘ−２）−（Ｑ^＾ｊ−１）２^{Ｊ−ｊ＋１}入力はシフト・レジスタの最後のｑ_ｊ個のセルに対して直接に接続されている。

シフト・レジスタの最初の２^{Ｊ−ｊ＋１}＋ｐ−２個のセルの出力はデータ・ルーティング・ブロックの出力を形成し、そしてＰＥの入力に対して接続されている。ｐ＝Ｌ_ｍａｘの場合（図６参照）、シフト・レジスタは不要であるが、遅延要素のグループの出力およびその段の最初のｑ_ｊ個の入力がＰＥの入力に直接に接続されている。他方、ｐ＝２の場合（図７参照）、データ・ルーティング・ブロックとＰＥとの間の相互接続が単純化される。何故なら、この場合、シフト・レジスタの第１のセルからＰＥの入力に２^{Ｊ−ｊ＋１}個の並列の接続だけがあるからである。タイプ１のコアＤＷＴアーキテクチャのデータ・ルーティング・ブロックに対して提示された実現が機能的に制約を満足することはこの分野の技術において普通の技能を有する人には明らかである。実際には、すべてのステップの開始時に、シフト・レジスタは、第１のＬ_ｍａｘ−２個の構成要素のベクトルについて次の受け入れられたベクトルからＱ^＾ _ｊステップだけ以前に受け入れられたデータのベクトルの連結を含む。従って、Ｌ_ｐタイム・ユニットの間に、それは毎時ｐポジションだけ上方にその構成要素をシフトする。

タイプ１のコアＤＷＴアーキテクチャに対するＰＥの可能な構造が、任意のｐ、ｐ＝１、ｐ＝２、およびｐ＝Ｌ_ｍａｘの場合に対して図８に示されている（図８の（ａ）、（ｂ）、（ｃ）、および（ｄ）のそれぞれ）。再び、これらの構造は式（６）および（７）の演算を実施し、従って、ＰＥの機能的記述を満足することは、この分野の通常の技能を有する人にとって明らかである。また再び、これらの構造はフィルタ係数とは独立に一般的なＤＷＴ実施に対して適しており、この特定のフィルタ係数に対して最適化されたＰＥの構造を実施できることにも留意されたい。

タイプ２のコアＤＷＴアーキテクチャ
タイプ２のコアＤＷＴアーキテクチャは僅かに変更されたバージョンのアルゴリズム３．１を実施する。その変更は演算（６）および（７）のオペランドがインデックスｉおよびｎのペア（ｉ_１，ｎ_１）および（ｉ_２，ｎ_２）に対して同じであり、２ｉ_１＋ｎ_１ｐ＝２ｉ_２＋ｎ_２ｐであることの観察に基づいている。偶数のｐを仮定して（奇数の場合は同様に扱われるが、その表示のためにより多くの表記を必要とする）、このことは、式（６）および（７）の演算を実施する時、ブランチｉ＝０，．．．，２^Ｊ−ｊ−ｐ／２−１内のタイム・ユニットｎ＝１，．．．，Ｌ_ｐ−１において使用するために必要な被乗数が、ブランチｉ＋ｐ／２内のステップｎ−１において得られた被乗数から得られることを意味する。対応している計算プロセスが次の擬似コードで記述される。ここで次のように定義する。

アルゴリズム３．２
１．ｓ＝０，．．．，２^ｍ−Ｊ−１について、ｘ^{（０，ｓ）} _ＬＰ＝ｘ（ｓ・２^Ｊ：（ｓ＋１）・２^Ｊ−１）を設定
２．ｓ＝ｓ^＊（１），．．．，２^ｍ−Ｊ＋ｓ^＊（Ｊ）−１
ｊ＝Ｊ_１，．．．，Ｊ_２について、以下を並列に実行
開始
２．１．（４）に従って、ｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}を設定
２．２．ｉ＝０，．．．，２^Ｊ−ｊ−１について、以下を並列に実行
開始
ｋ＝０，．．．，ｐ−１について
開始
ｚ_ＬＰ（ｉ，０，ｋ）＝ｌ_ｋｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}（２ｉ＋ｋ）；
ｚ_ＨＰ（ｉ，０，ｋ）＝ｈ_ｋｘ^{＾（ｊ−１，ｓ−ｓ＊（ｊ））}（２ｉ＋ｋ）を設定

を計算
終了
ｎ＝１，．．．，Ｌ_ｐ−１について、次をシーケンシャルに実行
開始
ｋ＝０，．．．，ｐ−１
開始

を設定

を設定
終了

を計算
終了
ｘ^{（ｊ，ｓ−ｓ＊（ｊ））} _ＬＰ（ｉ）＝Ｓ_ＬＰ（ｉ）；
ｘ^{（ｊ，ｓ−ｓ＊（ｊ））} _ＨＰ（ｉ）＝Ｓ_ＨＰ（ｉ）を設定
終了

３． 出力ベクトル形成

タイプ２のコアＤＷＴアーキテクチャの一般的構造が図４に示されている。この場合、同じパイプライン段に属しているＰＥ間の接続（点線）は有効である。図４から分かるように、タイプ２のコアＤＷＴアーキテクチャはタイプ１のコアＤＷＴアーキテクチャに似ているが、この場合は、ｐ個の入力および２つの出力（これ以降ではメイン入力およびメイン出力と呼ばれる）を除いて、すべてのＰＥは１つの追加のｐ個の入力およびｐ個の出力（これ以降では中間入力および中間出力と呼ばれる）を備えている。ＰＥ_{ｊ，ｉ＋ｐ／２}のｐ個の中間出力はＰＥ_ｊ，ｉ（ｉ＝０，．．．，２^Ｊ−１−ｐ／２−１）のｐ個の中間入力に接続されている。タイプ２のコアＤＷＴアーキテクチャ内の他の接続は、タイプ１のコアＤＷＴアーキテクチャ内のそれらと似ている。

タイプ２のコアＤＷＴアーキテクチャのブロックの機能は、タイプ１のコアＤＷＴアーキテクチャのそれらと実質的に似ている。データ入力ブロックの機能はタイプ２のコアＤＷＴアーキテクチャの場合と正確に同じである。
データ・ルーティング・ブロック（段ｊ＝１，．．．，Ｊの）は一般に、任意の回路として実現することができ、その回路はすべての演算ステップの最初のタイム・ユニットｎ＝０において、２^{Ｊ−ｊ＋１}個の構成要素のベクトルを並列に受け付け、そして１つのベクトルの最初の２^{Ｊ−ｊ＋１}＋ｐ−２個の構成要素０，１，．．．，２^{Ｊ−ｊ＋１}＋ｐ−３のベクトルを並列に出力し、そのベクトルは前のＱ^＾ _ｊステップにおいて受け入れられたベクトルの連結（時間的順序での）であり、ここで、Ｑ^＾ _ｊは式（８）において定義されている。次に、その演算ステップのすべてのタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１において、データ・ルーティング・ブロックはその最後のｐ個の出力上に同じベクトルのｐ個の構成要素２^{Ｊ−ｊ＋１}＋ｎｐ−２，．．．，２^{Ｊ−ｊ＋１}＋（ｎ＋１）ｐ−３の次のサブベクトルを並列に出力する。

すべての演算ステップのすべてのタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１においてタイプ２のコアＤＷＴアーキテクチャにおいて使用されるＰＥの機能は、長さｐの所定の係数、ＬＰ’およびＨＰ’の２つのベクトルとそのｐ個のメインまたはｐ個の中間入力のいずれの上に存在するベクトルｘとの２つの内積を計算すること、およびそれ以外にｘとＬＰ’とのポイントごとの積を計算することである。タイム・ユニットｎ＝０において、ベクトルｘはＰＥのメインのｐ個の入力を使用して形成され、タイム・ユニットｎ＝１，．．．，Ｌ_ｐ−１において、ベクトルｘはＰＥの中間入力を使用して形成される。１つの演算ステップの間に計算された両方の内積の結果が累積され、ＰＥの２つのメイン出力に渡され、一方、ポイントごとの積はＰＥの中間出力に渡される。

タイプ１のコアＤＷＴアーキテクチャの場合と同様に、タイプ２のコアＤＷＴアーキテクチャは式（１１）および（１２）によって与えられる時間遅延および時間周期の特性を伴ってアルゴリズム３．２を実施する。タイプ１およびタイプ２のアーキテクチャの他の特性も同様に似ている。特に、タイプ２のアーキテクチャは非常に高速であり、セミシストリック・アーキテクチャとして、そして可変レベルの並列性で実施することができ、時間とハードウェアの複雑性との間のトレードオフを生成するための機会を提供する。これら２つのアーキテクチャの間の違いは、タイプ１のコアＤＷＴアーキテクチャ内のデータ・ルーティング・ブロックのシフト・レジスタが、タイプ２のコアＤＷＴアーキテクチャ内ではＰＥ間の追加の接続で置き換えられていることである。

タイプ２のコアＤＷＴアーキテクチャの１つの可能な実現
タイプ２のコアＤＷＴアーキテクチャに対するｊ番目（ｊ＝１，．．．，Ｊ）のパイプライン段の１つの可能な構造が図９に示されている。Ｌ_ｍａｘ＝６、Ｊ＝３およびｐ＝２の場合に対するそのような実現の一例が図１０（ａ）に示されている。この実現においては、データ・ルーティング・ブロックは２^{Ｊ−ｊ＋１}個の各遅延要素がチェーン接続されているＱ_ｊ個のグループ、およびすべてのタイム・ユニットにおいて値をｐポジションだけ上方にシフトする長さＬ_ｍａｘ−２のシフト・レジスタから構成されている。その段に対する２^{Ｊ−ｊ＋１}個の入力は遅延要素の第１のグループに対して並列に接続され、その出力は次の遅延要素のグループの入力に接続されている。以下同様である。遅延要素の最後のＱ^＾ _ｊ番目のグループの出力はデータ・ルーティング・ブロックの最初の２^{Ｊ−ｊ＋１}個の出力を形成し、ＰＥのメイン入力に接続されている。遅延要素（ｔ＝１，．．．，Ｑ^＾ _ｊ−１）の（Ｑ^＾ _ｊ−ｔ）番目のグループの出力はシフト・レジスタの２^{Ｊ−ｊ＋１}個の連続したセルに並列に接続されている。遅延要素の（Ｑ^＾ _ｊ−１）番目のグループの出力は最初の２^{Ｊ−ｊ＋１}個のセルに接続され、遅延要素の（Ｑ^＾ _ｊ−２）番目のグループの出力は次の２^{Ｊ−ｊ＋１}個のセルに接続されている。以下同様である。しかし、その段の最初のｑ_ｊ＝（Ｌ_ｍａｘ−２）−（Ｑ_ｊ−１）２^{Ｊ−ｊ＋１}個の入力は、シフト・レジスタの最後のｑ_ｊ個のセルに直接接続されている。

シフト・レジスタの最初のｐ−２個のセルからの出力はデータ・ルーティング・ブロックの最後のｐ−２個の出力を形成し、一般的な構造内の接続に従ってＰＥのメイン入力に接続されている。提示された実現はタイプ２のコアＤＷＴアーキテクチャのデータ・ルーティング・ブロックに対する機能的制約を満足することを示すことができる。実際に、すべてのステップの初めにおいて、以前のＱ^＾ _ｊ項のステップにおいて受け入れられたベクトルの連結（期間的順序での）であるベクトルの最初の２^{Ｊ−ｊ＋１}＋ｐ−２個の構成要素が、データ・ルーティング・ブロックの出力において形成され、次に、すべての次のタイム・ユニットの間に、そのベクトルの次のｐ個の構成要素がその最後のｐ個の出力において形成される。

ｐ＝２の場合に対するタイプ２のコアＤＷＴアーキテクチャのための１つの可能なＰＥ構造が図１０（ｂ）に示されている。この分野の技術に通常の技能を有する人にとっては、任意のｐおよびｐ＝１、ｐ＝２、およびｐ＝Ｌ_ｍａｘに対する構造を、図８（ａ）、（ｂ）、（ｃ）、および（ｄ）に示されているものと同様に設計できることは明らかである。
ｐ＝Ｌ_ｍａｘの場合、タイプ２のコアＤＷＴアーキテクチャのこの実現は図６に示されているタイプ１のコアＤＷＴアーキテクチャの実現と同じであることに留意されたい。

複数コアＤＷＴアーキテクチャ
上記２つのタイプのコアＤＷＴアーキテクチャは、パラメータｐによって変わる可変レベルの並列性で実施することができる。新しいパラメータｒ＝１，．．．，２^ｍ−Ｊを導入することによって、複数コアＤＷＴアーキテクチャ内で並列性のレベルにおける更なる柔軟性が得られる。複数コアＤＷＴアーキテクチャは、対応している単一コアＤＷＴアーキテクチャからそれをｒ倍拡張することによって実際に得られる。その一般的な構造が図１１に示されている。その構造は１つのデータ入力ブロックおよびＪ個のパイプライン段から構成され、各段は１つのデータ・ルーティング・ブロックおよびＰＥのブロックを含んでいる。

データ入力ブロックはワード直列として、あるいはワード並列として、コアＤＷＴアーキテクチャの場合と同様に実現することができるが、この場合、それはｒ２^Ｊ個の並列の出力を備え、それは第１のパイプライン段のデータ・ルーティング・ブロックのｒ２^Ｊ個の入力に接続されている。データ入力ブロックの機能は入力ベクトルの構成要素のグループを演算ステップあたりｒ２^Ｊ個の構成要素のレートで並列に受け入れて並列に出力することである。

先ず最初に、タイプ１の複数コアＤＷＴアーキテクチャを考える。この場合、ｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ）は、その段に対する入力を形成しているｒ２^{Ｊ−ｊ＋１}個の入力Ｉ_{ＰＳ（ｊ）}（０），．．．，Ｉ_{ＰＳ（ｊ）}（ｒ２^{Ｊ−ｊ＋１}−１）を備えている１つのデータ・ルーティング・ブロック、およびｒ２^Ｊ−ｊ個のＰＥの入力に接続されているｒ２^{Ｊ−ｊ＋１}＋ｐ−２個の出力Ｏ_{ＤＲＢ（ｊ）}（０），．．．，Ｏ_{ＤＲＢ（ｊ）}（ｒ２^{Ｊ−ｊ＋１}＋ｐ−３）から構成されている。すべてのＰＥはｐ個の入力および２つの出力を備え、ここで、ｐ≦Ｌ_ｍａｘはすべてのＰＥの並列性のレベルを記述している実現のパラメータである。ｊ番目（ｊ＝１，．．．，Ｊ）の段のデータ・ルーティング・ブロックの連続したｐ個の出力Ｏ_{ＤＲＢ（ｊ）}（２ｉ），Ｏ_{ＤＲＢ（ｊ）}（２ｉ＋１），．．．，Ｏ_{ＤＲＢ（ｊ）}（２ｉ＋ｐ−１）は、同じ段のｉ番目（ｉ＝０，．．．，ｒ２^Ｊ−ｊ−１）のＰＥ（ＰＥ_ｊ，ｉ）のｐ個の入力に接続されている。ｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ−１）のｒ２^Ｊ−ｊ個のＰＥの第１の出力は、その段の出力Ｏ_{ＰＳ（ｊ）}（０），．．．，Ｏ_{ＰＳ（ｊ）}（ｒ２^Ｊ−ｊ−１）を形成し、そして次の（ｊ＋１）番目の段のデータ・ルーティング・ブロックのｒ２^Ｊ−ｊ個の入力Ｉ_{ＰＳ（ｊ＋１）}（０），．．．，Ｉ_{ＰＳ（ｊ＋１）}（ｒ２^Ｊ−ｊ−１）に接続されている。最後のＪ番目の段のｒ個のＰＥの第１の出力は、そのアーキテクチャの第１のｒ個の出力_ｏｕｔ（０），．．．，_ｏｕｔ（ｒ−１）を形成する。ｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ）のｒ２^Ｊ−ｊ個のＰＥの第２の出力は、そのアーキテクチャの（ｒ２^Ｊ−ｊ）番目から（ｒ２^{Ｊ−ｊ＋１}−１）番目までの出力_ｏｕｔ（ｒ２^Ｊ−ｊ），．．．，_ｏｕｔ（ｒ２^{Ｊ−ｊ＋１}−１）を形成する。

データ・ルーティング・ブロック（段ｊ＝１，．．．，Ｊの）は、一般に、任意の回路として実現され、その回路はすべての演算ステップの最初のタイム・ユニットｎ＝０においてｒ２^{Ｊ−ｊ＋１}個の構成要素のベクトルを並列に受け入れ、次に、その演算ステップのすべてのタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１において、以前のＱ^＾ _ｊ個のステップ（（８）参照）において受け入れられたベクトルの連結（時間的順序での）であるベクトルのｒ２^{Ｊ−ｊ＋１}＋ｐ−２個の構成要素ｎｐ，ｎｐ＋１，．．．，（ｎ＋１）ｐ＋ｒ２^{Ｊ−ｊ＋１}−３のベクトルを並列に出力する。ＰＥの機能はタイプ１のコアＤＷＴアーキテクチャの場合と全く同じである。

ここでタイプ２の複数コアＤＷＴアーキテクチャを考える。そのデータ入力ブロックはタイプ１の複数コアＤＷＴアーキテクチャの場合と全く同じである。タイプ２の複数コアＤＷＴアーキテクチャおよびそれらの間の相互接続において使用されているＰＥは、タイプ２の単一コアＤＷＴアーキテクチャの場合に類似している。その違いは、このアーキテクチャのｊ番目のパイプライン段（ｊ＝１，．．．，Ｊ）内にはｒ２^Ｊ−ｊ（２^Ｊ−ｊではなく）個のＰＥがあることである。この場合のデータ・ルーティング・ブロックはタイプ１の複数コアＤＷＴアーキテクチャの場合のようにＰＥに対する同様な接続によるｒ２^{Ｊ−ｊ＋１}個の入力およびｒ２^{Ｊ−ｊ＋１}＋ｐ−２個の出力を備えている。データ・ルーティング・ブロック（段ｊ＝１，．．，Ｊの）は、一般に、任意の回路として実現することができ、その回路はすべての演算ステップの最初のタイム・ユニットｎ＝０においてｒ２^{Ｊ−ｊ＋１}個の構成要素のベクトルを並列に受け入れ、そして以前のＱ^＾ _ｊ個のステップにおいて受け入れられたベクトルの連結（時間的順序での）であるベクトルの最初のｒ２^{Ｊ−ｊ＋１}＋ｐ−２個の構成要素０，１，．．．，ｒ２^{Ｊ−ｊ＋１}＋ｐ−３のベクトルを並列に出力する。次に、その演算ステップのすべてのタイム・ユニットｎ＝０，．．．，Ｌ_ｐ−１において、同じベクトルのｐ個の構成要素ｒ２^{Ｊ−ｊ＋１}＋ｎｐ−２，．．，ｒ２^{Ｊ−ｊ＋１}＋（ｎ＋１）ｐ−３の次のサブベクトルをその最後のｐ個の出力において並列に出力する。

両方のタイプの複数コアＤＷＴアーキテクチャは、単一コアＤＷＴアーキテクチャよりｒ倍早い。すなわち、パラメータｒに関して線形のスピードアップが得られる。入力ベクトルと対応している出力ベクトルとの間の遅延は、タイム・ユニットの単位で次の値に等しく、

そのスループットまたは時間周期はタイム・ユニットの単位で次の値に等しい。

従って、時間とハードウェアの複雑性との間のトレードオフのための更なるスピードアップおよび柔軟性が、複数コアＤＷＴアーキテクチャにおいて得られる。さらに、これらのアーキテクチャはモジュール型であり、規則正しく、そしてセミシストリック・アレイとして実施することができる。
ｐ＝Ｌ＝Ｌ_ｍａｘおよびｒ＝２^ｍ−Ｊの場合に対する複数コアＤＷＴアーキテクチャの１つの可能な実現として、ノード（四角形）がＰＥを表し、小さい円がラッチを表しているＤＷＴの流れ図そのもの（図２参照）を考えることができる。この実現は［３４］において示されたものであり、完全並列パイプライン型（ＦＰＰ）アーキテクチャと呼ばれていた。しかし、それは本発明に従って提案される複数コアＤＷＴアーキテクチャの１つの特定の実現に過ぎない。

可変分解能ＤＷＴアーキテクチャ
上記アーキテクチャはオクターブの数が所与の数Ｊを超えないＤＷＴを実施する。それらはハードウェアの利用率がある程度損なわれるが、オクターブの数がＪより小さいＤＷＴを実施することができる。可変分解能のＤＷＴアーキテクチャは任意の数のオクターブＪ’でＤＷＴを実施し、一方、そのアーキテクチャの効率はＪ’が所与の数Ｊ_ｍｉｎより大きいか、あるいはそれに等しい場合は常にそのアーキテクチャの効率が約１００％のままである。

可変分解能ＤＷＴアーキテクチャの一般的構造が図１２（ａ）に示されている。それはＪ_ｍｉｎの分解レベルに対応している１つのコアＤＷＴアーキテクチャ、および任意の直列のＤＷＴアーキテクチャ、例えば、ＲＰＡ（［１４］‐［１７］、［１９］‐［２０］、［２２］）に基づいたアーキテクチャから構成されている。そのコアＤＷＴアーキテクチャはＪ’オクターブＤＷＴの最初のＪ_ｍｉｎオクターブを実施する。コアＤＷＴアーキテクチャのｏｕｔ（０）からの低域フィルタの結果が直列のＤＷＴアーキテクチャに渡される。直列のＤＷＴアーキテクチャはＪ’オクターブＤＷＴの最後のＪ’−Ｊ_ｍｉｎオクターブを実施する。コアＤＷＴアーキテクチャは可変レベルの並列性で実施することができるので、Ｊ’≧Ｊ_ｍｉｎである時は常にほぼ１００％のハードウェア利用率が得られるように直列のＤＷＴアーキテクチャとバランスを取ることができる。

２つの部分間のバランスを達成するために、コアＤＷＴアーキテクチャはＪ_ｍｉｎオクターブのＮ点のＤＷＴを、直列のアーキテクチャが（Ｊ’−Ｊ_ｍｉｎ）オクターブのＭ点のＤＷＴ（Ｍ＝（Ｎ／２^Ｊｍｉｎ））を実施するのと同じか、あるいはより速いスループットで実施するように構成されている。文献において見られる直列のアーキテクチャはＭ点のＤＷＴを２Ｍタイム・ユニット（［１４］、［１５］）、あるいはＭタイム・ユニット（［１４］‐［１９］）のいずれかで実施し、それに対応してＬ個または２Ｌ個の基本ユニット（ＢＵ、乗算器‐加算器ペア）を採用している。それらは任意の個数Ｋ≦２ＬのＢＵを含み、Ｍ点のＤＷＴがＭ［２Ｌ／Ｋ］個のタイム・ユニットで実施されるようにスケールダウンすることができる。タイプ１またはタイプ２のコアＤＷＴアーキテクチャは、Ｎ［Ｌ／ｐ］／２^Ｊｍｉｎ個のタイム・ユニットにおいてＪ_ｍｉｎオクターブのＮ点のＤＷＴを実施するので、そのバランシングの条件は［Ｌ／ｐ］≦［２Ｌ／Ｋ］となり、それはｐ＝［Ｋ／２］である場合に満足される。この条件で可変分解能ＤＷＴアーキテクチャは合計で次の個数のＢＵから構成され、
Ａ＝２ｐ（２^Ｊｍｉｎ−１）＋Ｋ＝（Ｋが偶数の場合）Ｋ２^Ｊｍｉｎ、（Ｋが奇数の場合）（Ｋ＋１）２^Ｊｍｉｎ−１
タイム・ユニット単位での次の値の時間周期でＪ’オクターブのＮ点のＤＷＴを実施する。
Ｔ_ｄ＝Ｎ［２Ｌ／Ｋ］／２^Ｊｍｉｎ

複数コアＤＷＴアーキテクチャに基づいた可変分解能ＤＷＴアーキテクチャを、複数コアＤＷＴアーキテクチャと直列のＤＷＴアーキテクチャとの間に１つのデータ・ルーティング・ブロックを挿入して構築することもできる（図１２（ｂ）参照）。そのデータ・ルーティング・ブロックの機能は、演算ステップあたりｒ個のサンプルのレートでディジットを並列に受け入れて直列に出力することである。この場合におけるバランシングの条件は、ｒｐ＝［Ｋ／２］であり、その面積時間特性は次のように表される。
Ａ＝２ｐｒ（２^Ｊｍｉｎ−１）＋Ｋ＝（Ｋが偶数の場合）Ｋ２^Ｊｍｉｎ、（Ｋが奇数の場合）（Ｋ＋１）２^Ｊｍｉｎ−１、Ｔ_ｄ＝Ｎ［２Ｌ／Ｋ］／２^Ｊｍｉｎ

図１４において示されている表１は、提案のアーキテクチャといくつかの従来のアーキテクチャとの間で性能を比較している。この表の中で、文献において一般に受け入れられているように、乗算器‐加算器ペア（これらはＤＷＴアーキテクチャにおける基本ユニット（ＢＵ）である）の数は、所与のアーキテクチャの面積を表していると考えられる。そのタイム・ユニットは１つの乗算によって必要とされる時間周期であると取られる。何故なら、これがその臨界のパイプライン段であるからである。表１の最後の７つの行内に示されている、本発明による提案のＤＷＴアーキテクチャの特性は、パラメータ選定のいくつかの例として以外に、任意の実現パラメータＬ_ｍａｘ、ｐおよびｒに対して与えられている。提案のアーキテクチャにおいて使用されているＢＵの数は、図８のＰＥの例（そこではｐ個の入力を有するＰＥが２ｐのＢＵを含んでいる）を仮定して与えられている。しかし、ＰＥをさらに最適化し、より少ない個数のＢＵを含むようにすることができる。

便宜上、図１５において示されている表２は、ＤＷＴパラメータＪ＝３またはＪ＝４、Ｎ＝１０２４、およびＬ＝９の選定に対する面積‐時間特性の数値例を示している（これは最も広く使用されているＤＷＴ、Ｄａｕｂｅｃｈｉｅｓ９／７ウェーブレットに対応する）。図１６に示されている表３は、Ｊ＝３またはＪ＝４、Ｎ＝１０２４、およびＬ＝５（Ｄａｕｂｅｃｈｉｅｓ５／３ウェーブレット）に対する数値例を示している。この表の中で示されているゲート数は、ＢＵが１６ビットのＢｏｏｔｈの乗算器の後に階層的な３２ビット加算器が続くものから構成されており、従って、合計１９１４個のゲートを含む（［３７］参照）ことを仮定して計算された。図１３は表２からの行のいくつかをグラフィック形式で示している。提案のアーキテクチャに対応しているラインをずっと大きな数の基本ユニットにまで拡張することができることに留意されたい。ただし、これらの示されていないケースは非常に大きなシリコン面積を必要とし、現在の技術水準においては非実際的である可能性がある。

これらの例示から分かるように、提案のアーキテクチャは従来のアーキテクチャに比べて、程良い面積条件において卓越した時間特性を示す。提案のアーキテクチャの利点はＡＴ_ｐ ^２基準に関してそれらの性能を考える時に最も高く評価することができる。この基準は高速指向のアーキテクチャの性能を評価するために一般に使用されている。表の最初の行は汎用のＤＳＰアーキテクチャを表していることに留意されたい。次の２つの行の中で示されているアーキテクチャは非パイプライン型または制限された（２段のみ）パイプライン型のいずれかであり、それらは本発明による提案のアーキテクチャと同様に約１００％のハードウェア利用率で動作する。従って、それらの性能は提案のアーキテクチャの性能に「比例している」が、達成できる並列性のレベルにおいてより大きい柔軟性があり、結果として広い範囲の可能な時間および面積の複雑度となる。表の第４行はハードウェアの利用率が悪く、そして結果として性能の悪いＪ段のパイプライン型アーキテクチャを示している。表の第５から第７までの行は以前の刊行物からのアーキテクチャを示しており、それらはＪ段のパイプライン型アーキテクチャであり、１００％のハードウェア利用率および良好な性能を達成するが、本発明による提案のアーキテクチャによって提供されるような柔軟な範囲の面積および時間の複雑度は可能ではない。

前記において、フィルタ長およびフィルタ係数、入力長、および分解レベルの数などの任意のパラメータのウェーブレット変換を実施することができる「汎用の」ウェーブレット変換器の一般的構造を説明してきた。特定の離散ウェーブレット変換（上記パラメータの特定の組に対応している）に対するアーキテクチャの更なる最適化が、そのアーキテクチャに含まれている処理要素（ＰＥ）の構造を最適化することによって可能である。

本発明はＣＭＯＳ技術を使用した専用のセミシストリックＶＬＳＩ回路として実施することができる。これはスタンドアローンのデバイスまたは汎用プロセッサに対する組込み型のアクセレレータのいずれかとすることができる。提案のアーキテクチャは各種のレベルの並列性で実施することができ、それによって種々のコストおよび性能が導かれる。所望のレベルの並列性と同様に、実施のモードの選定は応用分野によって変わる。前記において、このアーキテクチャは任意のＤＷＴを実行するための実施のコンテキストにおいて記述された。しかし、それらは特定のタイプのＤＷＴに対して専用であるような方法でさらに最適化および実施することができる。これは、例えば、Ｄａｕｂｅｃｈｉｅｓの５／３または９／７ウェーブレットが基本のＤＷＴとして計画されている、ＪＰＥＧ２０００に関連した用途において望ましい可能性がある。

これまで本発明の特定の実施および実施形態が説明されてきた。当業者なら、本発明が上記の実施形態の詳細には限定されず、本発明の特性から逸脱することなしに等価な手段を使用して他の実施形態において実施できることは明らかである。本発明の範囲は添付の特許請求の範囲によってのみ制限される。
＜略号＞
ＡＳＩＣ 特定用途向け集積回路
ＣＭＯＳ 相補型金属酸化物シリコン
ＤＳＰ ディジタル信号プロセッサ
ＤＷＴ 離散ウェーブレット変換
ＦＰＰ 完全並列パイプライン型（ＤＷＴアーキテクチャ）
ＬＰＰ 制限された並列パイプライン型（ＤＷＴアーキテクチャ）
ＰＥ プロセッサ要素
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[28] H. T. Kung, "Why Systolic Architectures?" IEEE Computer, 1982.
[30] F. Marino, D. Gevorkian, and J. Astola, "High-Speed/Low-Power 1-D DWT Architectures with high efficiency," in Proceedings of the IEEE International Conference on Circuits and Systems, May 28-31 2000, Geneva, Switzerland, vol. 5, pp. 337-340.
[31] D. Z. Gevorkian, "Computational Aspects of Discrete Linear Transforms and Rank Order Based Filters", Thesis for the degree of Doctor of Technology, May 1997,214 pages.
[32] J. T. Astola, S. S. Agaian, and D. Z. Gevorkian, "Parallel Algorithms and Architectures for a Family of Haar-like Transforms," in Proceedings of SPIE's International Symposium on Electronic Imaging: Science and Technology, vol. 2421, Feb, 1995, San Jose, California, USA.
[34] D. Gevorkian, F. Marino, S. Agaian, and J. Astola, "Flowgraph Representation of Discrete Wavelet Transforms and Wavelet Packets for their Efficient Parallel Implementation," to appear in Proceedings of TICSP Int. Workshop on Spectral Transforms and Logic Design for Future Digital Systems, June 2-3,2000, Tampere, Finland.
[35] D. Gevorkian, J. Astola, F. Marino, and S. Agaian, "Highly Efficient Fast Architectures for Discrete Wavelet Transforms Based on Their Flowgraph Representation," in Proceedings of the X European Signal Processing Conference, Sept. 4-8,2000, Tampere, Finland.
[36] http://www. ti. com/sc/docs/products/dsp/c6000/benchmarks/64x. htm#filters
[37] P. Pirsch, Architectures for Digital Signal Processing, J. Willey & Sons, 1998,419 pages.

ほとんどの既知のＤＷＴアーキテクチャがベースにしているＤＷＴのツリー構造の定義／表現を示す。 本発明において提案されているアーキテクチャがベースにしているＤＷＴの新しい流れ図表現の一例を示す。 ＤＷＴのコンパクトな形式の流れ図表現の１つの実施形態を示す。 本発明による２種類のコアＤＷＴアーキテクチャの一般的なアーキテクチャを示す。 図４のタイプ１のアーキテクチャの１つの段の１つの可能な実施形態を示す。 ｐ＝Ｌ_ｍａｘ＝６；Ｊ＝３；Ｎ＝２^ｍ、ｍ＝３，４，．．．のパラメータに対応している、図５のタイプ１のコアＤＷＴアーキテクチャの１つの実施形態を示す。 ｐ＝Ｌ_ｍａｘ＝６；Ｊ＝３；Ｎ＝２^ｍ、ｍ＝３，４，．．．のパラメータに対応している、図５のタイプ１のコアＤＷＴアーキテクチャのもう１つの実施形態を示す。 図４のタイプ１のコアＤＷＴアーキテクチャにおいて使用することができる処理要素（ＰＥ）の４つの可能な実施形態を示す。 図４のタイプ２のコアＤＷＴアーキテクチャの１つの段の１つの可能な実施形態を示す。 タイプ２のコアＤＷＴアーキテクチャの可能な実現の１つの実施形態を示す。 本発明による複数コアＤＷＴアーキテクチャの一般的アーキテクチャを示す。 本発明による可変分解能ＤＷＴアーキテクチャの一般的アーキテクチャを示す。 既知のアーキテクチャおよび本発明によるＤＷＴアーキテクチャの遅延時間対基本ユニット（ＢＵ）数のグラフを示す。 表１を示す。 表２を示す。 表３を示す。

Claims (35)

1. 入力信号ベクトルｘに関し、連続した分解レベルｊに渡って所定の最大分解レベルＪまで離散ウェーブレット変換の演算を実行するためのマイクロプロセッサ構造であって、前記分解レベルｊは、１からＪまでの範囲内の整数であり、
   前記マイクロプロセッサ構造は、Ｊ個の連続した処理段を有し、前記Ｊ個の連続した処理段の各々は、前記離散ウェーブレット変換の任意の分解レベルｊに対応し、
   前記離散ウェーブレット変換の演算のフィルタリング演算である各々の内積演算を実行するための複数の基本処理回路（ＰＥ）を備え、
   前記Ｊ個の連続した処理段の各々に備えられた前記複数の基本処理回路（ＰＥ）は、各々の分解レベルｊの増加に伴い、一定のファクタｋだけ減少し、前記一定のファクタｋは、前記離散ウェーブレット変換の演算において使われる独自のフィルタリング演算のタイプの数に対応することを特徴とするマイクロプロセッサ構造。
2. 各処理段ｊの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにｐ個の入力を有し、
   前記ｐ個の入力においてＬ／ｐ個の連続した並列グループで受信されたＬ個の入力値の一組に、Ｌ個の係数値のｋ個の各組を適用することにより、ｋ個の独自のフィルタリング演算を実行し、
   各基本処理回路（ＰＥ）は、さらにｋ個の出力を有し、各出力は、前記ｋ個の独自のフィルタリング演算の各１つの結果に対応している出力値を出力するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
3. 各処理段ｊの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにＬ _ｍａｘ 個の入力を有し、
   前記Ｌ _ｍａｘ は、前記マイクロプロセッサ構造の最大フィルタ長に対応し、
   前記各基本処理回路は、前記Ｌ _ｍａｘ 個の入力において並列に受信されたＬ _ｍａｘ 個の入力値の一組に、Ｌ _ｍａｘ 個の係数値のｋ個の各組を適用してｋ個の独自のフィルタリング演算を実行するよう構成され、
   各基本処理回路（ＰＥ）は、さらにｋ個の出力を有し、ｋ個の各出力は、前記ｋ個の独自のフィルタリング演算の各１つの結果に対応している出力値を出力するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
4. 各基本処理回路（ＰＥ）は、Ｌ個の係数値のｋ個の各組を適用してｋ個の独自のフィルタリング演算を実行するよう構成され、前記Ｌ _ｍａｘ 個の入力において並列に受信されたＬ個の入力値の一組に対して、Ｌ＜Ｌ _ｍａｘ であることを特徴とする請求項３に記載のマイクロプロセッサ構造。
5. 各処理段ｊの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにｐ個の入力を有し、
   前記ｐ個の入力においてＬ／ｐ個の連続した並列グループで受信されたＬ個の入力値の一組に、Ｌ個の係数値の２つの各組を適用することにより、２つの独自のフィルタリング演算を実行するよう構成され、
   前記２つの独自のフィルタリング演算の第１のものが低域フィルタリング演算（ＬＰ）を表し、前記２つの独自のフィルタリング演算の第２のものが高域フィルタリング演算（ＨＰ）を表し、
   前記基本処理回路（ＰＥ）は、２つの出力をさらに含み、第１の出力は前記Ｌ個の入力値の組について実行された前記低域フィルタリング演算（ＬＰ）の結果に対応している低域フィルタされた出力値を出力し、第２の出力が前記Ｌ個の入力値の組について実行された高域フィルタリング演算（ＨＰ）の結果に対応している高域フィルタされた出力値を出力するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
6. 前記第１の分解レベルに対応している前記処理段が、前記入力ベクトルｘのｒ×ｋ ^Ｊ 個の入力サンプルを並列に受信するように構成されたｒ×ｋ ^Ｊ 個の入力を含むルーティング・ブロックをさらに含み、前記ルーティング・ブロックが前記ｒ×ｋ ^Ｊ 個の入力サンプルをＬ個の入力サンプルの組にまとめ、前記Ｌ個の入力サンプルの組を第１の処理段の前記基本処理回路（ＰＥ）の入力に対して並列に供給し、前記第１の処理段の各基本処理回路（ＰＥ）が所定のＬ個の入力サンプルの組を受信し、前記Ｌは特定のフィルタ長に対応するように構成されていることを特徴とする請求項３に記載のマイクロプロセッサ構造。
7. 前記第１の分解レベルに対応している前記処理段が、前記入力信号ベクトルｘの２^ｊ個の入力サンプルを並列に受信するように構成された２ ^Ｊ 個の入力を含むルーティング・ブロックをさらに含み、前記ルーティング・ブロックが前記２ ^Ｊ 個の入力サンプルをＬ個の入力サンプルの組にまとめ、前記Ｌ個の入力サンプルの組を前記第１の処理段の前記基本処理回路（ＰＥ）の入力に対して並列に供給するよう構成され、前記第１の処理段の各基本処理回路（ＰＥ）が所定のＬ個の入力サンプルの組を受信し、前記Ｌは特定のフィルタ長に対応することを特徴とする請求項１に記載のマイクロプロセッサ構造。
8. 各処理段ｊの各基本処理回路（ＰＥ）が入力値を並列に受信するため備えられたｐ個の入力を有し、前記ｐ個の入力値において、Ｌ／ｐ個の連続した並列グループで受信されたＬ個の入力値の一組に、Ｌ個の係数値の２つの各組を適用して、２つの独自のフィルタリング演算を実行するよう構成され、
   前記基本処理回路（ＰＥ）が２つの出力をさらに含み、各出力が前記２つの独自のフィルタリング演算のうちのそれぞれの１つの結果に対応する出力値を出力するように構成され、
   前記マイクロプロセッサ構造の連続した処理段は、前記基本処理回路（ＰＥ）のそれぞれの出力から出力値のペアを受信し、前記連続する処理段に提供されるｐ個の入力値のグループにフィルタリング演算からの出力値を一緒にまとめることにより、前記出力値のペアに関し完全アンシャッフル演算を実行するように構成されているデータ・ルーティング・ブロックをさらに含むことを特徴とする請求項１に記載のマイクロプロセッサ構造。
9. 各処理段ｊの各基本処理回路（ＰＥ）がｐ個の入力を有し、前記ｐ個の入力値において、Ｌ／ｐ個の連続した並列グループで受信されたＬ個の入力値の組にＬ個の係数値のｋ個の各組を適用してｋ個の内積演算を実行するように構成され、
   前記基本処理回路（ＰＥ）がｋ個の出力をさらに含み、各出力が前記ｋ個の内積のうちのそれぞれの１つを出力するように構成され、
   前記マイクロプロセッサ構造の連続する処理段が前記処理段の前記基本処理回路（ＰＥ）の出力からのｋ個の内積の結果の組を受信するように構成され、前記基本処理回路（ＰＥ）の各々によって実行されるフィルタリング演算からの内積の結果を一緒にまとめるために前記ｋ個の内積の結果の組に関してストライド置換を実行するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
10. 前記マイクロプロセッサ構造は、任意の分解レベルｊに対する離散ウェーブレット変換の結果が、前記任意の分解レベルｊに対応している処理段における高域フィルタリング演算および低域フィルタリング演算からの出力値、およびすべての前の処理段の高域フィルタリング演算からの出力値からベクトルを構築することによって形成されることを特徴とする請求項１に記載のマイクロプロセッサ構造。
11. 離散ウェーブレット変換を実行するための第２のマイクロプロセッサ構造を備えた１つのデバイスに集積化され、前記第２のマイクロプロセッサ構造が、前記最終の分解レベルＪに加えて少なくとも１つの更なる分解レベルを実行するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
12. ｋ ^Ｊ 個の値を含む入力信号ベクトルｘに関し、連続した分解レベルｊに渡って所定の最大分解レベルＪまで、離散ウェーブレット変換の演算を実行するためのマイクロプロセッサ構造に含まれるコア処理回路であって、前記分解レベルｊは、１からＪまでの範囲内の整数であり、
    前記コア処理回路は、Ｊ個の連続した処理段を有し、前記Ｊ個の連続した処理段階の各々が、前記離散ウェーブレット変換の分解レベルｊに対応し、各処理段ｊにおいて、ｋ^Ｊ−ｊ個の基本処理回路（ＰＥ）を含み、
    前記基本処理回路（ＰＥ）は、前記離散ウェーブレット変換の演算のフィルタリング演算である各内積演算を実行することを特徴とするコア処理回路。
13. 各処理段の各基本処理回路が所定の数の入力を有し、ｋ組の係数値と前記所定の数の入力において並列に受信された一組の入力値との間で一組のｋ個の内積演算を実行するように構成され、前記入力の数、一組の中の前記係数値の数、および並列に受信された前記入力値の数がそれぞれ前記ｋ個の内積演算を実行するために使用されるフィルタ長Ｌに等しく、各基本処理回路がｋ個の出力をさらに含み、各出力が前記ｋ組の係数値の１つと前記入力値の組との間で実行された前記ｋ個の内積演算のうちの１つの結果に対応している出力値を出力するように構成されていることを特徴とする請求項１２に記載のマイクロプロセッサ構造。
14. 前記コア処理回路は、前記ｋ^Ｊ個の前記入力信号ベクトル値を並列に受信するように構成されていることを特徴とする請求項１２に記載のコア処理回路。
15. 前記コア処理回路の前記第１の処理段が、時間的に進行しながらｒ×ｋ^Ｊ個の値の入力信号ベクトルｘを、連続したサブベクトルとして受信して処理し、各サブベクトルは、ｋ^Ｊ個のサンプルを含むように構成されていることを特徴とする請求項１２に記載のコア処理回路。
16. 少なくとも１つの処理段が、第１の期間の直後の第２の期間においてサブベクトルｉ＋１からの少なくとも１つのサンプルを含むサブベクトルｉを第１の期間において処理するように構成されていることを特徴とする請求項１５に記載のコア処理回路。
17. 前記少なくとも１つの処理段が、前記サブベクトルｉ＋１からＬ／２個のサンプルが付加された前記サブベクトルｉを処理するように構成されていることを特徴とする請求項１６に記載のコア処理回路。
18. 各基本処理回路がすべての基本処理回路に対して実質的に同じである１つの時間の期間において基本演算サイクルを実行するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
19. 前記入力サンプルのベクトルから前記サブベクトルを形成するために構成されたシフト・レジスタをさらに含むことを特徴とする請求項１２に記載のコア処理回路。
20. 前記基本処理回路のすべてが同じ演算を実行するように実装されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
21. 前記サブベクトルｉに対して付加されるサンプルの数がＬ／２であることを特徴とする請求項１６に記載のコア処理回路。
22. 各処理段jの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにｐ個の入力を有し、
    前記ｐ個の入力においてＬ／ｐ個の連続した並列グループで受信されたＬ個の入力値の一組に、Ｌ個の係数値のｋ個のそれぞれの組を適用することにより、ｋ個の独自のフィルタリング演算を実行し、
    各基本処理回路（ＰＥ）は、さらにｋ個の出力を有し、各出力は、前記ｋ個の独自のフィルタリング演算の各１つの結果に対応した出力値を出力するように構成されていることを特徴とする請求項１２に記載のコア処理回路。
23. 各処理段ｊの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにＬ_ｍａｘ個の入力を有し、
    前記Ｌ_ｍａｘは、前記マイクロプロセッサ構造の最大フィルタ長に対応し、
    前記各基本処理回路は、前記Ｌ_ｍａｘ個の入力において並列に受信されたＬ_ｍａｘ個の入力値の一組に、Ｌ_ｍａｘ個の係数値のｋ個の各組を適用してｋ個の独自のフィルタリング演算を実行するよう構成され、
    各基本処理回路（ＰＥ）は、さらにｋ個の出力を有し、ｋ個の各出力は、前記ｋ個の独自のフィルタリング演算の各１つの結果に対応している出力値を出力するように構成されていることを特徴とする請求項１２に記載のコア処理回路。
24. 各基本処理回路（ＰＥ）は、Ｌ個の係数値のｋ個の各組を適用してｋ個の独自のフィルタリング演算を実行するよう構成され、前記Ｌ_ｍａｘ個の入力において並列に受信されたＬ個の入力値の一組に対して、Ｌ＜Ｌ_ｍａｘであることを特徴とする請求項２３に記載のコア処理回路。
25. 各処理段ｊの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにｐ個の入力を有し、
    前記ｐ個の入力においてＬ／ｐ個の連続した並列グループで受信されたＬ個の入力値の一組に、Ｌ個の係数値の２つの組を適用することにより、２つの独自のフィルタリング演算を実行するよう構成され、
    前記２つの独自のフィルタリング演算の第１のものが低域フィルタリング演算（ＬＰ）を表し、前記２つの独自のフィルタリング演算の第２のものが高域フィルタリング演算（ＨＰ）を表し、
    前記基本処理回路（ＰＥ）は、２つの出力をさらに含み、第１の出力は前記Ｌ個の入力値の組について実行された前記低域フィルタリング演算（ＬＰ）の結果に対応している低域フィルタされた出力値を出力し、第２の出力が前記Ｌ個の入力値の組について実行された高域フィルタリング演算（ＨＰ）の結果に対応している高域フィルタされた出力値を出力するように構成されていることを特徴とする請求項１２に記載のコア処理回路。
26. 各処理段ｊの各基本処理回路（ＰＥ）は、入力値を並列に受信するためにｐ個の入力を有し、
    Ｌ個の入力値の一組に、Ｌ個の係数値のｋ組をそれぞれ適用して、ｋ個の独自のフィルタリング演算を実行するように構成され、一組の中の前記入力値の合計数および一組の中の前記係数値の数がＬに等しく、ここで、Ｌは１からＬ_ｍａｘまでの範囲内で選択可能であり、前記基本処理回路（ＰＥ）は、ｋ個の出力を有し、各出力は、前記ｋ個の独自のフィルタリング演算の各１つの結果に対応した出力値を出力するように構成され、
    前記基本処理回路（ＰＥ）は、連続した演算期間において、Ｌ／ｐ個の連続する並列グループで前記Ｌ個の入力値の組を受信するよう構成され、
    ｐ個の入力値の連続して受信したグループに関し、それぞれ内積演算を行うことにより、前記ｋ個の出力値を形成し、
    中間のフィルタリング値を得るために係数値に対応し、且つ、前記連続した演算期間で得られた前記中間のフィルタリング値を蓄積することを特徴とする請求項１２に記載のコア処理回路。
27. 前記処理段２乃至Ｊのうちの少なくとも１つが、直前の処理段ｊ−１の前記処理回路のそれぞれから前記ｋ個の出力値を受信するように構成されているデータ・ルーティング・ブロックをさらに含み、
    前記ルーティング・ブロックが前記ｋ個の出力値のうちの指定されたものをＬ個の出力値の組にまとめ、連続している動作期間において処理段ｊの前記基本処理回路の前記ｐ個の入力に対して並列にｐ個の値の連続したグループの前記Ｌ個の出力値の組を供給するようにさらに構成されていることを特徴とする請求項２６に記載のコア処理回路。
28. 前記第１の分解レベルに対応している前記処理段が、ｋ^Ｊ個の入力サンプルを含む前記連続したサブベクトルｉを受信するように構成されているルーティング・ブロックをさらに含み、
    前記ルーティング・ブロックが前記ｋ^Ｊ個の入力サンプルを、直後のサブベクトルｉ＋１からいくつかのサンプルを付加することによってＬ個の組に正確に分割されるように前記サブベクトルｉを構成することによって、Ｌ個の入力サンプルの組に形成するように構成され、
    前記ルーティング・ブロックが、連続した動作期間において前記第１の処理段の前記基本処理回路の前記ｐ個の入力に対して並列にｐ個の値の連続したグループで前記Ｌ個の組を供給するようにさらに構成されていることを特徴とする請求項２６に記載のコア処理回路。
29. 処理段ｊの少なくとも第１の基本処理回路（ＰＥ）が、以前の動作期間において同じ前記処理段ｊの第２の基本処理回路（ＰＥ）において得られたｐ個の中間フィルタリング結果を表しているｐ個の値の一組を受信するように構成され、前記第１の基本処理回路（ＰＥ）が、現在の動作期間において前記ｐ個の中間フィルタリング結果の組を使用するように構成されていることを特徴とする請求項２６に記載のコア処理回路。
30. 前記第１の基本処理回路（ＰＥ）は、前記ｐ個の中間フィルタリング結果を並列に受信するように構成されていることを特徴とする請求項２９に記載のコア処理回路。
31. 前記第１の基本処理回路（ＰＥ）が前記第２の基本処理回路（ＰＥ）から、初期の第１の動作期間の後、連続している各動作期間においてｐ個の入力値の一組を並列に受信するように構成されていることを特徴とする請求項２９に記載のコア処理回路。
32. 離散ウェーブレット変換を実行するための第２のマイクロプロセッサ構造を伴った１つのデバイスに集積化され、前記第２のマイクロプロセッサ構造が前記最終の分解レベルＪに加えて少なくとも１つの更なる分解レベルを実行するように構成されていることを特徴とする請求項１２に記載のコア処理回路。
33. 離散ウェーブレット変換を実行するための第２のマイクロプロセッサ構造を伴った１つのデバイスに集積化され、前記第２のマイクロプロセッサ構造が前記最終の分解レベルＪに加えて少なくとも１つの更なる分解レベルを実行するように構成されていることを特徴とする請求項２６に記載のコア処理回路。
34. 前記第２のマイクロプロセッサ構造が再帰型ピラミッド・アルゴリズムを実行するように構成されていることを特徴とする請求項１に記載のマイクロプロセッサ構造。
35. マイクロプロセッサ構造を有するコア処理回路を用い、ｒ×ｋ ^Ｊ 個の値を含む入力信号ベクトルｘに関し、連続した分解レベルｊに渡って所定の最大分解レベルＪまで離散ウェーブレット変換演算の実行ステップを実施するための方法であって、
    前記分解レベルｊは、１からＪの範囲内の整数であり、
    前記コア処理回路は、Ｊ個の連続した処理段を有し、前記Ｊ個の連続した処理段の各々は、前記離散ウェーブレット変換の任意の分解レベルｊに対応し、各々の処理段ｊにおいてｋ ^Ｊ−ｊ 個の基本処理回路（ＰＥ）で実装され、
    前記基本処理回路（ＰＥ）は、前記離散ウェーブレット変換の演算のフィルタリング演算である各々の内積演算を実行するためにあり、
    前記方法は、前記入力信号ベクトルをｋ ^Ｊ 個の値のｒ個の連続した部分に分割することを含み、且つ、各々の連続した部分のために前記コア処理回路を用いることを含むことを特徴とする方法。

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