JPH02207629A

JPH02207629A - フォーマット変換制御方式

Info

Publication number: JPH02207629A
Application number: JP1027488A
Authority: JP
Inventors: Hitoshi Eda; 枝　均; Kazumaro Takaiwa; 高岩　和麿; Akihiro Hayashi; 章弘林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-08
Filing date: 1989-02-08
Publication date: 1990-08-17
Anticipated expiration: 2009-07-20
Also published as: JPH0654901B2; EP0386483B1; CA2009472C; DE69002660T2; DE69002660D1; US5030951A; CA2009472A1; EP0386483A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕３次群ＤＳ−３信号とＳＯＮＥＴ系ＳＴＳ−１信号との
一方から他方へのフォーマットを変換するフォーマット
変換制御方式に関し、フォーマット変換を低速動作の回路構成によって実現す
ることを目的とし、３次群Ｄ　Ｓ　−３（８号をＳＯＮＥＴ系ＳＴＳ−１信
号に変換するフォーマット変換制御方式に於いて、前記
ＤＳ−３信号をＮ個の並列信号に変換する直列並列変換
部と、該直列並列変換部により変換されたＮ個の並列信
号を書込み、変換側のクロック信号に従って読出すメモ
リと、該メモリから読出されたＮ個の並列信号を順次ラ
ッチする複数段のラッチ回路及び該ラッチ回路の出力信
号を選択するセレクタを有するマツピング処理部とを備
え、該マフピング処理部に於けるスタッフインク処理に
より前記Ｎ個の並列信号に挿入するスタッフビットがＮ
の整数倍でない時に、前記セレクタによる前記複数段の
ランチ回路の出力信号の選択を切替え、且つ該並列信号
を直列信号に変換して前記ＳＴＳ−１信号のオーバヘッ
ドバイトを挿入するように構成した。

〔産業上の利用分野〕

本発明は、３次群ＤＳ−３信号とＳＯＮＥＴ系ＳＴＳ−
１信号との一方から他方へのフォーマットを変換するフ
ォーマット変換制御方式に関するものである。

同期伝送網として、Ｓ　ＯＮ　Ｅ　Ｔ　（Ｓ　ｙｎｃｈ
ｒｏｎｏｕｓＯｐｔｉｃａｌ　　Ｎｅｔｗｏｒｋ）が知
られており、このＳＯＮＥＴ系のＳＴＳ−１信号は、９
０バイト×９列×８ビット＝６４８０ビットで１フレー
ムを構成し、１フレーム１２５μｓで、ビットレートは
５　Ｌ８４Ｍｂ／３である。又その先頭の２バイトがフ
レーム同期パターンＡＩ、Ａ２、次の１バイトがチャネ
ル識別パターンＣ１である。

このＳＴＳ−１信号を単純にバイト多重により３多重化
した１　５５．５２　Ｍ　ｂ　／　ｓのＳＴＳ−３信号
は、光信号として伝送されることを前提としており、又
このＳＴＳ−３信号は、ＣＣＩＴＴ勧告に於いては、Ｓ
ＴＭ−１信号として標準化されている。

又音声データを２４チャネル多重化したＤＳ−１信号が
標準化されており、フレームビットを含めて、１フレー
ム１９３ビツトで、ビットレートは、１．５４４Ｍｂ／
ｓである。このＤＳ−１信号を多重化した信号が前述の
ＤＳ−３信号であり、チャネル数６７２、ビットレー）
４４．７３６Ｍｂ／Ｓとなる。この３次群のＤＳ−３信
号をＳＯＮＥＴ系のＳＴＳ−１信号に変換して伝送する
ことが要望されている。

【従来の技術〕

前述のＳＯＮＥＴ系ＳＴＳ−１信号は、第１７図の１０
３に示すように、９０バイト×９列×８ビットのフレー
ムフォーマットを有し、フレームの先頭に２バイトのフ
レーム同期パターンＡＩ。

Ａ２と１バイトのチャネル識別パターンＣＩとが付加さ
れている。又ＳＯＨはセクションオーバヘッド、ＬＯＨ
はラインオーバヘッド、ＰＯＨはパスオーバヘッドを示
す。このように、１フレーム８１０バイト中に３６バイ
トのオーバヘッドが含まれている。

このＳＯＮＥＴ系ＳＴＳ−１信号は、前述のように、５
１．８４Ｍｂ／ｓのビットレートを有するものであるか
ら、４４．７３６　Ｍ　ｂ　／　ｓのＤＳ−３信号のフ
ォーマットをＳＴＳ−１信号のフォーマットに変換する
場合に、ビットレートが異なるからスタッフインク処理
を行う必要がある。

例えば、第１７図の１０１に示すように、３次群のＤＳ
−３信号に、固定スタッフビットＲ（通常は“０”）と
、スタッフ制御ビットＣ（スタッフ時は“１”、ノンス
タッフ時は“０′）と、０ビツト０（通常は“０”）と
、バリアプルスロットビットＳ（スタッフ時は“０”、
ノンスタッフ時はデータ）等のスタッフビットを挿入し
、８４バイト×９列（Ｌｌ〜Ｌ９）の構成とする。

なお、ｔ１〜ｔ８４は１バイトを１タイムスロツトとし
た時の各列し１〜Ｌ９のタイムスロット番号を示し、又
８Ｒは固定スタッフビットＲが１バイト（８ビツト）挿
入されていることを示す。

又ＲＲＣは２ビツトの固定スタッフビットＲと１ビツト
のスタッフ制御ビットＣとの合計３ビツトがタイムスロ
ットｔ３に挿入されていることを示し、又ＣＣ＋６Ｒは
２ビツトのスタッフ制御ビットＣと６ビツトの固定スタ
ッフビットＲとの合計８ビツトがタイムスロットｔ３０
に挿入されていることを示し、又ＣＣＲＲＯＯ３は２ビ
ツトのスタッフ制御ビットＣと２ビツトの固定スタッフ
ビットＲと２ビツトの０ビツト０と１ビツトのバリアプ
ルスロットビットＳとの合計８ビツトがタイムスロット
ｔ５８に挿入されていることを示す。

又バリアプルスロットビットＳは、ノンスタッフ時には
データビットとなるものであるから、タイムスロットｔ
５８に於ける挿入ビットは、スタッフ時に８ビツト、ノ
ンスタッフ時に７ビツトとなる。

この１０１に示すフレーム構成に、パスオーバヘッドＰ
ＯＨと固定スタッフビットＲとを挿入して、１０２に示
すように、８７バイト×９列のフレーム構成とし、更に
、各列３バイトのオーバヘッド（ＳＯＨ，ＬＯＨ）を付
加して、１０３に示す９０バイト×９列のフレーム構成
のＳＯＮＥＴ系ＳＴＳ−１信号に変換することになる。

このような５ＯＮＴＥＴ系ＳＴＳ−１信号を３多重化し
て５ＯＮＴＥＴ系ＳＴＳ−３信号とすると、２７０バイ
ト×９列のフレーム構成となり、フレームの先頭には、
６バイトのフレーム同期パターンＡｔ、Ａ２と、３バイ
トのチャネル識別パターンＣ１とが付加される。このＳ
ＴＳ−３信号は、前述のように、ＣＣＩＴＴ勧告のＳＴ
Ｍ−１信号である。

〔発明が解決しようとする課題〕

３次群（７）ＤＳ−３信号と、ＳＯＮＥＴ系ＳＴＳ−１
信号とのフォーマットの相互間の変換を行う為のフォー
マット変換処理回路を、ＥＣＬ回路により構成すること
が考えられる。このＥＣＬ回路は高速動作が可能である
が、消費電力が大きい欠点がある。そこで、消費電力の
小さい０Ｍ０３回路により構成することが考えられる。

しかし、０Ｍ０３回路の動作速度の上限は４０ＭＨｚ程
度であるから、ＤＳ−３信号及びＳＴＳ−１信号を処理
する場合に安定な動作が期待できないことになる。

その為に、並列信号として処理速度を低下させることが
考えられる。例えば、ＤＳ−３信号を４並列信号とする
ことにより、約１１　Ｍ　ｂ　／　ｓの速度となるから
、０Ｍ０３回路によって処理することが可能となる。そ
の場合、ＤＳ−３信号を４並列信号に変換してスタッフ
ビットを挿入すると、第１８図に示すものとなる。同図
は、第１７図に於ける１０１のフレーム構成のＬｌの要
部を示すものであり、Ｌｌｌ〜Ｌ１４の４並列信号とタ
イムスロットｔ１〜ｔ８４の中のスタッフビットとの関
連部分のみを示すものである。

タイムスロットｔｌ、ｔ２には、８ビツトの固定スタッ
フビットＲが挿入され、次のタイムスロットｔ３には、
２ビツトの固定スタッフビットＲと１ビツトのスタッフ
制御ビットＣとの合計３ビツトが挿入され、残りの１〜
５で示す５ピントがデータビットとなる。

又タイムスロットｔ２９には、８ビツトの固定スタッフ
ビットＲが挿入され、次のタイムスロットｔ３０には、
２ビツトのスタッフ制御ビットＣと６ビツトの固定スタ
ッフビットＲとの合計８ビツトが挿入され、次のタイム
スロットｔ３１は、２０６〜２１３のデータビットとな
る。

又タイムスロットｔ５７には、８ビツトの固定スタッフ
ビットＲが挿入され、次のタイムスロットｔ５８には、
２ビツトのスタッフ制御ビットＣと２ビツトの固定スタ
ッフピントＲと２ビツトのＯビット０と１ビツトの固定
スタッフビットＲと１ビツトのバリアプルスロットビッ
トＳとの合計８ビツトが挿入され、次のタイムスロット
ｔ５９は、スタッフ時にバリアプルスロットビットＳが
挿入されるが、ノンスタッフ時にはバリアプルスロット
ビットＳの位置は、４１４のデータビットとなり、タイ
ムスロットｔ５９は４１５〜４２２のデータビットとな
る。又スタッフ時には、タイムスロットｔ５９は４１４
〜４２１のデータビットとなる。

従って、Ｌｌの最終はノンスタッフ時に６２２のデータ
ビットとなり、スタッフ時に６２１のデータビットとな
る。その為、Ｌ２のタイムスロッ）ｔ３に於いては、ス
タッフ制御ビットＣの後のデータビットが、Ｌ２の最初
の６２３のデータビットとなるか又はＬｌの最終の６２
２のデータビットとなり、順次ずれていくことになる。

即ち、単純にＤＳ−３信号を４並列信号に変換してフォ
ーマット変換を行うとしても、直列信号に変換した時の
順序が異なることになる。

又ＳＯＮＥＴ系ＳＴＳ−１信号のフォーマットをＤＳ−
３信号のフォーマットに変換する場合に於いても、４並
列信号に変換して、スタッフビット等を除去した後、直
列信号に変換すると、データビットの順序が狂うことに
なる。

前述のように、ＤＳ−３信号をＮ個の並列信号に変換し
た時に、Ｎの整数倍でない数のスタッフビットを挿入し
て直列信号に変換すると、データビットの順序が狂うこ
とになり、又ＳＴＳ−１信号をＭ個の並列信号に変換し
た時に、Ｍ個の整数倍でないスタッフビットを除去した
後、直列信号に変換した場合も、データビットの順序が
狂うことになる。従って、単純に並列信号に変換してフ
ォーマット変換を行うことは困難となる。

本発明は、フォーマット変換を低速動作の回路構成によ
って実現することを目的とするものである。

〔課題を解決するための手段〕

本発明のフォーマット変換制御方式は、挿入或いは除去
するスタッフビットが並列信号数の整数倍でない時に、
データビットの順序を入れ替えるようにセレクタを制御
するものであり、第１図を参照して説明する。

３次群のＤＳ−３信号を５ＯＮＴＥＴ系ＳＴＳ−ｌ信号
に変換する場合、ＤＳ−３信号をＮ個の並列信号に変換
する直列並列変換部１と、並列信号を書込み、変換側の
クロック信号に従って読出すメモリ２と、このメモリ２
から読出したＮ個の並列信号を順次ラッチする複数段の
ラッチ回路３及びセレクタ４を有するマツピング処理部
５とを備え、このマツピング処理部５に於けるスタッフ
インク処理によりスタッフビットを挿入し、その挿入ビ
ット数がＮの整数倍でない時に、セレクタ４゛を制御し
て複数段のラッチ回路３の出力信号の選択を切替えて、
変換部６に於いて直列信号に変換した時のデータビット
の順序が変更されないようにし、その直列信号にオーバ
ヘッドバイトを付加してＳＴＳ−１信号とするものであ
る。

又反対に、ＳＴＳ−１信号をＤＳ−３信号に変換する場
合、ＳＴＳ−１信号のオーバヘッドバイトを除去してＭ
個の並列信号に変換する直列並列変換部１１と、この並
列信号を書込み、変換側のクロック信号に従って読出す
メモリ１２と、このメモリ１２から読出されたＭ個の並
列信号を順次ラッチする複数段のラッチ回路１３及びセ
レクタ１４とを有するデマツピング処理部１５とを備え
て、デマツピング処理部１５に於ける並列信号がらスタ
ッフビットの除去を行って、その除去ビット数がＭの整
数倍でない時に、セレクタ１４を制御して複数段のラン
チ回路１３の出力信号の選択を切替えて、変換部１６に
於いて直列信号に変換した時のデータビットの順序が変
更されないようにし、ＤＳ−３信号に変換するものであ
る。

〔作用〕

直列変換部ｌは、ＤＳ−３信号をＮ個の並列信号、例え
ば、４並列信号に変換するもので、この並列信号はメモ
リ２に書込まれる。このメモリ２から変換側のクロック
信号に従って読出された並列信号は、マツピング処理部
５に加えられ、複数段のラッチ回路３に順次ラッチされ
る。この時、スタッフインク処理により固定スタッフビ
ットＲ等のスタッフビットの挿入が行われ、そのスタッ
フビットの挿入に対応してラッチタイミングが制御され
る。

挿入するスタッフビットがＮの整数倍でない時に、セレ
クタ４を制御して、ラッチ回路３の出力信号の選択切替
えを行わせるもので、例えば、第１８図に於いて、タイ
ムスロットｔ５９のＬｌｌ〜Ｌ１４の４並列信号のデー
タビットが４１４〜４１７の場合に、ノンスタッフ時、
タイムスロットｔ５８のバリアプルスロットビットＳに
４１７のデータビットを挿入すると、タイムスロットｔ
５９の４並列信号は、４１４，４１５，４１６゜４２１
となり、直列信号に変換した時に、データビットの順序
が入替わることになる。そこで、バリアプルスロットビ
ットＳの位置に、４１４のデータビットが選択出力され
るようにセレクタ４の制御が行われる。その場合、Ｌｌ
ｌ−Ｌｉ２．Ｌ１２→Ｌｌｌ、Ｌ１３→Ｌ１２．Ｌｉ２
−Ｌｉ２のように並列信号の選択が行われる。

又ＳＴＳ−１信号をＤＳ−３信号に変換する場合は、Ｓ
ＴＳ−１信号を直列並列変換部１１によりＭ個の並列信
号、例えば、４個の並列信号に変換し、メモリ１２に書
込み、変換側のクロック信号に従って読出し、その４並
列信号をデマツピング処理部１５に加える。

デマツピング処理部１５では、複数段のランチ回路１３
に順次並列信号がラッチされ、セレクタ１４により選択
出力されるもので、並列信号からスタッフビットが除去
された時、Ｍの整数倍の除去ビット数でない時に、セレ
クタ１４による選択が切替えられ、それによって、直列
信号に変換した時のデータビットの順序が変更されない
ようにするものである。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例の要部ブロック図であり、３
次群ＤＳ−３信号をＳＯＮＥＴ系ＳＴＳ１信号に変換す
る時に、ＤＳ−３信号を４並列信号（Ｎ＝４）に変換し
てマツピング処理を行う場合を示し、２１は直列並列変
換部、２２はメモリ、２３は制御回路、２４はセレクタ
、２５はメモリ２２の書込位相と読出位相とを比較する
位相比較部、２６はスタッフ制御部、Ｆｉｌ〜Ｆ１４、
Ｆ２２〜Ｆ２４はラッチ回路を構成するフリップフロッ
プである。

ＤＳ−３信号が直列並列変換部２１に、そのＤＳ−３信
号に同期したクロック信号ＣＬＫが制御回路２３にそれ
ぞれ加えられて、直列並列変換部２１に於いてＤＳ−３
信号は４並列信号に変換され、その４並列信号はメモリ
２２に加えられ、制御回路２３からの書込タイミング信
号に従って書込まれ、又読出タイミング信号に従って読
出される。

メモリ２２から読出された並列信号は、フリップフロッ
プＦｉｌ〜Ｆ１４．Ｆ２２〜Ｆ２４からなる２段のラッ
チ回路に、制御回路２３からのクロック信号ＣＬＫＩ、
ＣＬＫ２に従って順次ラッチされて、各フリップフロッ
プＦｉｌ〜Ｆ１４゜Ｆ２２〜Ｆ２４のＱ端子出力信号ａ
〜ｇはセレクタ２４に加えられる。

又制御回路２３は、第１７図の１０１に飛すタイムスロ
ットｔ１〜ｔ３．ｔ２９．ｔ３０及びｔ５７、ｔ５８に
於ける挿入ビットの為の続出タイミング信号の制御及び
クロック信号ＣＬＫＩ、ＣＬＫ２の制御を行い、又位相
比較部２５によりメモリ２２の書込タイミング信号と続
出タイミング信号との位相を比較し、続出タイミング信
号の位相が書込タイミング信号に近づくと、或いは、書
込アドレスに対して続出アドレスが近づくと、バリアプ
ルスロットビットＳを挿入する為のスタッフインク処理
を行うことになる。

又セレクタ２４には、フリップフロップＦｉｌ〜Ｆ１４
．Ｆ２２〜Ｆ２４のＱ端子出力信号ａ〜ｇと、固定スタ
ッフビットＲと、スタッフ制御ビットＣと、０ビツト０
と、バリアプルスロットビットＳとが加えられて、制御
回路２３からの選択制御信号ＳＥＬにより選択制御され
、４並列信号Ｌｎｌ〜Ｌｎ４が出力され、図示を省略し
た変換部に加えられて、直列信号に変換されると共に、
オーバヘッドバイトが付加されて、ＳＴＳ−１信号に変
換される。

第３図乃至第１１図は本発明の一実施例の動作説明図で
あり、制御回路２３からのクロック信号ＣＬＫＩ、ＣＬ
Ｋ２と、フリップフロップＦｉｌ〜Ｆ１４．Ｆ２２〜Ｆ
２４のＱ端子出力信号ａ〜ｇと、セレクタ２４の出力信
号Ｌｎｌ〜Ｌｎ４とを示す。なお、ａｌは、フリップフ
ロップＦｌｌのＱ端子出力信号ａを、図示を省略したフ
リップフロップ（Ｆ２１）にラッチした場合のＱ端子出
力信号を示し、以下、図示を省略したフリップフロップ
Ｆ２１のＱ端子出力信号ａ“を含めて説明する。

第４図は、タイムスロットｔ１〜ｔ３に相当する部分を
示し、メモリ２２から読出された４並列信号は、前述の
ように、フリップフロップＦｌｌ〜Ｆ１４のデータ端子
りに加えられ、クロック信号ＣＬＫ１によりラッチされ
る。クロック信号ＣＬＫＩに対してクロック信号ＣＬＫ
２は１ビツト分遅延されたものであり、１８ビツトの固
定スタッフビットＲと１ビツトのスタッフ制御ビットＣ
とを挿入する為に、データビット１〜４がメモリ２２か
ら読出されてラッチされた時、５ビツト分のクロック信
号ＣＬＫ１が休止され、クロック信号ＣＬＫ　１に対し
て１ビツト分遅延されたクロック信号ＣＬＫ２も５ビツ
ト分休止されるから、フリップフロップＦ２１〜Ｆ２４
によりデータビット１〜４がラッチされる。

この場合のスタッフビットの挿入数は１９ビツトであり
、並列信号数Ｎ−４の整数倍ではないから、選択制御信
号ＳＥＬにより選択切替えが行われる。即ち、セレクタ
２４は、フリップフロップＦｉｌ〜Ｆ１４のＱ端子出力
信号ａ　−ｙ　ｄを、並列信号Ｌｎｌ＝Ｌｎ４に対応さ
せて選択出力させ、タイムスロットｔ３に於いては、固
定スタッフビットＲをＬｎｌ、Ｌｉ２に、スタッフ制御
ビットＣをＬ１２に、フリップフロップＦｉｌのＱ端子
出力信号ａをＬｉ４に対応させて選択出力するように制
御される。次に、ｅ−＋Ｌｎｌ、ｆ　−Ｌ　ｎ　２、ｇ
−Ｌ１２、ａ−＋Ｌｎ４の関係で選択出力するように制
御される。

従って、この４並列信号Ｌｎｌ〜Ｌｎ４を直列信号に変
換した場合に、タイムスロットｔ３に於けるビットは、
Ｒ，Ｒ，Ｃ，１，２，３，４の順序となり、データビッ
トの順序は変更されないものとなる。

第４図はタイムスロットｔ２９．ｔ３０に相当する場合
を示し、１４ビツトの固定スタッフビットＲと２ビツト
のスタッフ制御ビットＣとを挿入する為に、メモリ２２
からデータビット２０５〜２０８が読出されてフリップ
フロップＦｉｌ〜Ｆ１４にラッチされた時に、４ビツト
分のクロック信号ＣＬＫ　１が休止され、又フリップフ
ロップＦ１１−Ｆ１４のＱ端子出力信号ａ−ｄ（データ
ビット２０５〜２０８）がフリップフロップＦ２１〜Ｆ
２４にラッチされた時に、４ビツト分のクロック信号Ｃ
ＬＫ２が休止される。

クロック信号ＣＬＫＩ、ＣＬＫ２の休止期間中に、選択
制御信号ＳＥＬに従ってセレクタ２４では、固定スタッ
フビットＲとスタッフ制御ビットＣとを選択出力するこ
とになり、この場合のスタッフビットの挿入ビット数は
１６であり、並列信号数Ｎ＝４の整数倍であるから、セ
レクタ２４は前の選択状態を維持することになる。即ち
、ｅ−Ｌｎｌ、ｆ−Ｌｉ２、ｇ　−１）　Ｌ　ｎ３、ａ
　−＊　Ｌ　ｎ　４の関係の選択出力を継続することに
なる。

第５図はタイムスロットｔ５７．ｔ５８に相当する場合
を示し、１１ビツトの固定スタッフビットＲと、２ビツ
トのスタッフ制御ビットＣと、２ビツトの０ビツトＯと
を挿入する為、データビット４１３〜４１６がメモリ２
２から読出されてフリップフロップＦｉｌ〜Ｆ１４にラ
ッチされた時に、４ビツト分のクロック信号ＣＬＫ　１
が休止され、又フリップフロップＦｉｌ−Ｆ１４のＱ端
子出力信号ａ−ｗｄ（データビット４１３〜４１６）が
フリップフロップＦ２１−Ｆ２４にラッチされた時に、
４ビツト分のクロック信号ＣＬＫ２が休止される。

クロック信号ＣＬＫ１．ＣＬＫ２の休止期間中に、選択
制御信号ＳＥＬに従ってセレクタ２４では、固定スタッ
フビットＲとスタッフ制御ビットＣとＯビットＯとを選
択出力することになり、ノンスタッフ時であるから、バ
リアプルスロットビットＳの位置はデータビットとなる
ものである。

この場合のスタッフビットの挿入ビット数は１５ビツト
であり、並列信号数Ｎ＝４の整数倍ではないから、セレ
クタ２４の選択状態が切替えられることになる。即ち、
ｅ−＊Ｌｎｌ、ｆ　−＊　Ｌ　ｎ　２、ｇ→Ｌｎ３、ａ
　−Ｌ　ｎ　４から、ｆ→Ｌｎｌ、ｇ−Ｌ１２、ａ−＊
ｌ、　ｎ３、ｂ−＋Ｌｎ４の関係の選択出力に切替えら
れて、バリアプルスロットビットＳの位置にデータビッ
ト４１４が選択出力される。従って、この場合も、直列
信号に変換された時、タイムスロットｔ５８の後半と次
のタイムスロットｔ５９の前半とに於いて、Ｏ，Ｏ，Ｒ
，４１４゜４１５．４１６，４１７，４１８の順序とな
るから、データビットの順序は変更されないことになる
。

第６図はタイムスロットｔ１〜ｔ３に相当する場合を示
し、メモリ２２から読出されたデータビット６２１〜６
２５がフリップフロップＦｌｌ〜Ｆ１４にラッチされた
時に、クロック信号ＣＬＫ１が５ビツト分休止され、第
３図に示す場合と同様に、スタッフビットが挿入され、
その場合の挿入ビット数が並列信号数Ｎの整数倍でない
から、セレクタ２４の選択状態が切替えられる。即ち、
ｅ−＋Ｌｎｌ、ｆ　−Ｌ　ｎ　２、ｇ　−＋　Ｌ　ｎ３
、ａ　−ｅ　Ｌ　ｎ４から、ｇｎＬｎｌ、ａ−＋Ｌｎ２
、ｂ−Ｌｎ３、ｃ　−＊　ｌ、　ｎ　４の関係の選択出
力に切替えられる。従って、直列信号に変換された時の
タイムスロットｔ３は、Ｒ，Ｒ，Ｃ，６２３，６２４，
６２５゜６２６．６２７のビット順序となる。

第７図はタイムスロットｔ２９．ｔ３０に相当する場合
を示し、メモリ２２から読出されたデータビット８２５
〜８２８が、フリップフロップＦ１１〜Ｆ１４にラッチ
された時に、クロック信号ＣＬＫ１が４ビツト分休止さ
れ、第４図に示す場合と同様に、１４ビツトの固定スタ
ッフビットＲと２ビツトのスタッフ制御ビットＣとの合
計１６ビツトが挿入されるもので、スタッフビット数は
並列信号数Ｎの整数倍であるから、セレクタ２４の選択
状態は前のままとなる。

第８図はタイムスロットｔ５７．ｔ５８に相当する場合
を示し、メモリ２２から読出されたデータピント１０３
３〜１０３６がフリップフロップＦｉｌ〜Ｆ１４にラッ
チされた時に、クロック信号ＣＬＫ１が４ビツト分休止
され、第５図に示す場合と同様に、１１ビツトの固定ス
タッフビットＲと、２ビツトのスタッフ制御ピントＣと
、２ビツトのＯビットＯとの合計１５ビツトのスタッフ
ビットが挿入される。

この場合の挿入ビット数は並列信号数Ｎの整数倍ではな
いから、セレクタ２４の選択状態が切替えられる。即ち
、ｇ　−４Ｌ　ｎｌ、ａ　４　Ｌ　ｎ　２、ｂ−Ｌｎ３
、Ｃ−４Ｌｎ４から、ａ−＊Ｌ　ｎ　１　、　　ｂ−＊
Ｌ　ｎ２、ｃ　−＊　Ｌ　ｎ　３、ｄ−４Ｌｎ４の関係
の選択出力に切替えられる。

従って、セレクタ２４の選択状態は最初に戻ることにな
り、次のタイムスロットｔ１〜ｔ３に相当する場合は、
第９図に示すように、データビット１２４５〜１２４８
がフリップフロップＦｉｌ〜Ｆ１４にラッチされた時に
、クロック信号ＣＬＫｌは４ビツト分休止されて、１６
ビツトの固定スタッフビットＲと１ビツトのスタッフ制
御ビットＣとが挿入され、その場合のスタッフビット数
は並列信号数Ｎの整数倍ではないから、セレクタ２４の
選択状態が切替えられる。即ち、第３図に於ける場合と
同様に、ａ→Ｌｎ１、ｂ−４Ｌｎ２、ｃ−＋Ｌｎ３、ｄ
−４Ｌ　ｎ　４から、ｅ−＋Ｌｎｌ、ｆ　−Ｌ１２、ｇ
−Ｌｎ３、ａ−ｅＬｎ４の関係の選択出力に切替えられ
る。

第１θ図はスタッフ時のタイムスロットｔ５７ｔ５８に
相当する場合を示し、メモリ２２から読出されたデータ
ビット４１３〜４１６がフリップフロップＦｌｌ〜Ｆ１
４にラッチされた時に、クロック信号ＣＬＫＬが４ビツ
ト分休止され、固定スタッフビットＲが１１ビツト、ス
タッフ制御ビットＣが２ビツト、０ビツトＯが２ビツト
、バリアプルスロットビットＳが１ビツトの合計１６ビ
ソト挿入される。この場合のスタッフビットは並列信号
数Ｎの整数倍であるから、セレクタ２４の選択状態は前
のままとなる。

第１１図は、スタッフ時のタイムスロットｔ１〜ｔ３に
相当する場合を示し、第６図に於ける場合と同様に、メ
モリ２２からデータビット６２１〜６２４が読出されて
フリップフロップＦｉｌ〜Ｆ１４にラッチされた時に、
５ビット分のクロック信号ＣＬＫ１が休止され、合計１
９ビツトのスタッフビットが挿入され、この場合のスタ
ッフビットの数は並列信号数Ｎの整数倍ではないから、
セレクタ２４の選択状態が切替えられる。即ち、ｅ−＊
Ｌｎｌ、ｆ−＊Ｌｎ２、ｇ　−ｈ　ｌ、　ｎ３、ａ　−
＊　Ｌ　ｎ４から、ｆ−＋Ｌｎｌ、ｇ−＊Ｌｎ２、ａ　
−＊　Ｌ　ｎ　３．１）　−ｅ　ｌ、　ｙｌ　４の関係
の選択出力に切替えられる。

前述のように、セレクタ２４の切替制御が制御回路２３
からの選択制御信号ＳＥＬによって行われ、直列信号に
変換した時のデータビットの順序が変更されないことに
なるから、ＤＳ−３信号を並列信号に変換して、低速動
作のＣＭＯ３回路によってフォーマット変換を行うこと
ができる。

第１２図は本発明の他の実施例の要部ブロック図であり
、ＳＴＳ−１信号を４並列信号に変換して処理する場合
を示し、３１は直列並列変換部、３２はメモリ、３３は
制御回路、３４はセレクタ、ＦＦ１１〜ＦＦ１４．ＦＦ
２１〜ＦＦ２４．ＦＦ３２〜ＦＦ３４はラッチ回路を構
成するフリップフロップである。

ＳＴＳ−１信号は直列並列変換部３１に加えられ、又Ｓ
ＴＳ−１信号に同期したクロック信号ＣＬＫＡは制御回
路３３に加えられ、ＳＴＳ−１信号は、Ｍ＝４の並列信
号に変換されてメモリ３２に加えられる。メモリ３２か
ら読出された４並列信号ａＯ〜ｄｏはフリップフロップ
ＦＦｌｌ−ＦＦ１４のデータ端子りに加えられ、クロッ
ク端子Ｃに加えられる制御回路３３からのクロック信号
ＣＬＫａによってラッチされ、それらのＱ端子出力信号
ａ１〜ｄｌはセレクタ３４に加えられると共に、フリッ
プフロップＦＦ２１〜ＦＦ２４のデータ端子りに加えら
れ、クロック端子Ｃに加えられる制御回路３３からのク
ロック信号ＣＬＫｂによってラッチされ、それらのＱ端
子出力ａ２〜ｄ２はセレクタ３４に加えられると共に、
フリップフロップＦＦ３２〜ＦＦ３４のデータ端子りに
加えられ、制御回路３３からのクロック信号ＣＬＫＣに
よってラッチされ、それらのＱ端子出力信号ｂ３〜ｄ３
はセレクタ３４に加えられる。

セレクタ３４は制御図、路３３からの選択制御信号５Ｅ
ＬＡによって制御され、並列信号Ｄｎｌ〜Ｄｎ４を出力
し、図示を省略した変換部により直列信号に変換される
。

第１３図乃至第１６図は本発明の他の実施例の動作説明
図であり、クロック信号ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃ
と、フリップフロップＦＦ１１〜ＦＦ１４．ＦＦ２１〜
ＦＦ２４．ＦＦ３ｌ−ＦＦ３４のＱ端子出力信号ａｌ　
〜ｄｌ、　　ａ２〜ｄ２゜ａ３〜ｄ３と、メモリ３２か
ら読出した並列信号ａＯ〜ｄＯとを示す。なお、Ｑ端子
出力信号ａ３を出力するフリップフロップＦＦ３１は図
示を省略している。

第１３図は、第１８図のタイムスロットｔｌ〜ｔ３に相
当する場合であり、データビットを（１）。

（２）、・・・で示し、メモリ３２から読出された並列
信号ａＯ〜ｄＯが固定スタッフビットＲの場合に、制御
回路３３からのクロック信号ＣＬＫａが４ビット分休止
される。それによって、フリップフロップＦＦＩＩ〜Ｆ
Ｆ１４にはデータビット（５）〜（８）がラッチされ、
その次に引き続いて読出される固定スタッフビットＲは
、フリップフロップＦＦ１ｌ〜ＦＦ１４にラッチされな
いことになる。

即ち、クロック信号ＣＬＫａの休止によってスタッフビ
ットの除去が行われる。なお、Ｒ，Ｒ，Ｃ１（９）は、
データビット（９）が含まれているので、フリップフロ
ップＦＦＩＩ〜ＦＦ１４にラッチされる。

又クロツタ信号ＣＬＫｂ、ＣＬＫｃはクロック信号ＣＬ
Ｋａに対してそれぞれ１ビット分遅延されたものである
から、フリップフロップＦＦ２１〜ＦＦ２４．ＦＦ３１
〜ＦＦ３４のＱ端子出力信号ａ２〜ｄ２．ａ３〜ｄ３は
、クロック信号ＣＬＫｂ、ＣＬＫＣの休止期間は、デー
タビット（５）〜（８）をラッチすることになる。

従って、メモリ３２からデータビット（５）〜（８）が
読出されるまでのセレクタ３４の選択状態が、並列信号
Ｄｎ１〜Ｄｎ４に対して、ａ２．ｂ２．ｃ２．ｄ２の関
係の場合、除去すべきスタッフビットは１９ビツトであ
り、並列信号数Ｍの整数倍ではないから、セレクタ３４
の選択状態を切替えることになり、並列信号Ｄｎｌ＝Ｄ
ｎ４に対して、ｄ２．ａｌ、ｂｌ、ｃｌの関係になルヨ
うに、選択制御信号５ＥＬＡにより切替えられ、データ
ビット（５）〜（８）がセレクタ３４から選択出力され
た後は、固定スタッフビットＲとスタッフ制御ビットＣ
とが除去されて、データビット（９）〜（ロ）が選択出
力される。

又ノンスタッフ時に於いて、バリアプルスロットビット
Ｓの位置にデータビットが挿入されるから、スタッフビ
ット除去時には、前述の場合と同様に、直列信号に変換
した時のデータビットの順序が変更されるから、セレク
タ３４の選択状態が切替えられる。

第１４図は並列信号ａＱ−ｄＱのデータビットの順序が
順次ずれる場合のセレクタ３４の選択制御を説明する為
のものであり、並列信号Ｄｎｌ−Ｄｎ２−Ｄｎ３−Ｄｎ
４に対応させてフリップフロップＦＦＩＩ〜ＦＦ１４．
ＦＦ２ｌ−ＦＦ２４ＦＦ３１〜ＦＦ３４のＱ端子出力信
号３１〜ｄｌ、ａ２〜ｄ２．ａ３〜ｄ３の選択出力関係
を示す。又Ａｌはｄ３−ｄ２−ａｌ、ｂｌ、Ａ２はＣ３
−ｄ３−ｄ２−ａ　１、Ａ３はｂ３−ｃ３−ｄ３−ｄ２
の場合を示す。

時刻Ｔ１以前は、ａ　２−ｂ　２−ｃ　２−ｄ　２、即
ち、フリップフロップＦＦ２１〜ＦＦ２４のＱ端子出力
信号ａ２〜ｄ２をセレクタ３４から並列信号Ｄｎｌ〜Ｄ
ｎ４として選択出力する場合、前述の第１３図に示すよ
うに、除去ビット数が並列信号数Ｍの整数倍でない時、
データビットの順序を維持してスタッフビットを除去す
る為に、ｄ２−ａｌ−ｂｌ−ｃｌの選択状態に切替える
。それによって、時刻Ｔ１−Ｔ２間の３ビツトのスタッ
フビットが除去される。

時刻Ｔ１以降は、１ビツトずれた関係でラッチ回路のラ
ッチ出力信号をセレクタ３４で選択出力することになり
、次の時刻Ｔ３に於いて、ＡＩ＝ｄ３−ｄ２−ａｔの選
択状態に切替えられ、３ビツトのスタッフビットが除去
され、次の時刻Ｔ４に於いて、ｃ　２−ｄ　２−ａ　１
−ｂ　１の選択状態に切替えられる。この時刻Ｔ４以降
は、２ビツトずれた関係でラッチ回路のラッチ出力信号
をセレクタ３４で選択することになる。

次の時刻Ｔ５に於いて、Ａ２＝ｃ　３−ｄ　３−ｄ２−
ａｌの選択状態に切替えられ、３ビツトのスタッフビッ
トが除去され、次の時刻Ｔ６に於いて、ｂ２−ｃ２−ｄ
２−ａ　１の選択状態に切替えられる。この時刻Ｔ６以
降は、３ビツトずれた関係でランチ回路のランチ出力信
号をセレクタ３４で選択することになる。

次の時刻Ｔ７に於いて、Ａ３＝ｂ　３−ｃ　３−ｄ３−
ｄ２の選択状態に切替えられ、３ビツトのスタッフビッ
トが除去され、次の時刻Ｔ８に於いて、ａ２−ｂ２−ｃ
２−ｄ２の選択状態に切替えられ、最初の状態に戻るこ
とになる。

第１５図は第１８図のタイムスロットｔ５７゜ｔ５８に
相当する場合を第１３図に対応させて示すものであり、
データビット（１）〜（８）の次に、８ビツトの固定ス
タッフビットＲと２ビツトのスタッフ制御ビットＣと２
ビツトの固定スタッフビットＲと２ビツト００ビツトＯ
と１ビツトの固定スタッフビットＲと１ビツトのバリア
プルスロットピッ）Ｓが挿入されたスタッフ時の場合を
示す。

従って、データビット（５）〜（８）がフリップフロッ
プＦＦＩＩ〜ＦＦ１４にラッチされた後、クロック信号
ＣＬＫａは４ビツト分休止されて、スタッフビットの除
去が行われる。この場合の除去スタッフビット数は１６
ビツトとなり、並列信号数Ｍ＝４の整数倍となるから、
セレクタ３４の選択状態を切替える必要がないものとな
る。即ち、スタッフビットを除去した並列信号Ｄｎｌ−
Ｄｎ４を直列信号に変換するだけで、データビットの順
序は変更されないものとなる。

第１６図はノンスタッフ時を示し、バリアプルスロット
ビットＳの位置にデータビット（９）が、メモリ３２か
ら読出されることになり、除去スタッフビットは１５ビ
ツトとなるから、並列信号数Ｍ＝４の整数倍でないもの
となり、第１４図に示すように、セレクタ３４を制御し
て直列信号に変換した時のデータビットの順序が変更さ
れないようにするものである。

前述の実施例は、並列信号数Ｎ、　Ｍを４とした場合を
示すものであるが、４以外の並列信号数とすることも可
能である。又クロック信号ＣＬＫ　１、ＣＬＫ２．ＣＬ
Ｋａ、ＣＬＫｂ、ＣＬＫｃの休止制御は、既に知られて
いる各種のカウンタや論理回路を用いた構成によって行
うことが可能である。又選択制ｍ信号ＳＥＬ、５ＥＬＡ
は、一定の順序でラッチ回路のランチ出力信号を選択す
るようにセレクタ３４を制御し、スタッフ時又はノンス
タッフ時に応じて切替えが延長されるか否かが制御され
るもので、制御回路２３．３３は、例えば、プロセッサ
或いは比較的簡単な順序回路によって実現することがで
きる。

〔発明の効果〕

以上説明したように、本発明は、３次群ＤＳ−３信号を
ＳＯＮＥＴ系ＳＴＳ−１信号のフォーマットに変換する
場合、ＤＳ−３信号を並列信号として処理し、且つマツ
ピング処理部５に於けるスタッフインク処理により並列
信号数Ｎの整数倍でないスタッフビットを挿入した時は
、セレクタ４の選択状態を切替えて、直列信号に変換し
た時のデータビットの順序が変更されないようにするも
のであり、従って、低速信号処理が可能となるから、Ｃ
ＭＯ３回路等により構成して、経済的な装置を実現する
ことが可能となる。

又ＳＯＮＥＴ系ＳＴＳ−１信号を３次群ＤＳ−３信号の
フォーマットに変換する場合は、ＳＴＳ−１信号を並列
信号として処理し、デマツピング処理部１５に於ける除
去スタッフビット数が並列信号数Ｍの整数倍でない時に
、セレクタ１４の選択状態を切替えて、直列信号に変換
した時のデータビットの順序が変更されないようにする
ものであり、前述の場合と同様に、低速信号処理が可能
となるから、０Ｍ０５回路等により構成して、経済的な
装置を実現することが可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の要部ブロック図、第３図乃至第１１図は本発明の一
実施例の動作説明図、第１２図は本発明の他の実施例の
要部ブロック図、第１３図乃至第１６図は本発明の他の
実施例の動作説明図、第１７図はＳＴＳ−１信号の説明
図、第１８図は４並列信号と挿入ビットとの説明図であ
る。１．１１は直列並列変換部、２，１２はメモリ、３．１
３はランチ回路、４，１４はセレクタ、５はマツピング
処理部、６，１６は変換部、１５はデマツピング処理部
である。 −〜　　Ｃ１ぐ

Claims

【特許請求の範囲】

（１）、３次群ＤＳ−３信号をＳＯＮＥＴ系ＳＴＳ−１
信号に変換するフォーマット変換制御方式に於いて、前記ＤＳ−３信号をＮ個の並列信号に変換する直列並列
変換部（１）と、該直列並列変換部（１）により変換されたＮ個の並列信
号を書込み、変換側のクロック信号に従って読出すメモ
リ（２）と、該メモリ（２）から読出されたＮ個の並列信号を順次ラ
ッチする複数段のラッチ回路（３）及び該ラッチ回路（
３）の出力信号を選択するセレクタ（４）を有するマツ
ピング処理部（５）とを備え、該マツピング処理部（５）に於けるスタッフインク処理
により前記Ｎ個の並列信号に挿入するスタッフビットが
Ｎの整数倍でない時に、前記セレクタ（４）による前記
複数段のラッチ回路（３）の出力信号の選択を切替え、
且つ該並列信号を直列信号に変換して前記ＳＴＳ−１信
号のオーバヘッドバイトを挿入することを特徴とするフォーマット変換制御方式。
（２）、ＳＯＮＥＴ系ＳＴＳ−１信号を３次群ＤＳ−３
信号に変換するフォーマット変換制御方式に於いて、前記ＳＴＳ−１信号のオーバヘッドバイトを除去してＭ
個の並列信号に変換する直列並列変換部（１１）と、該直列並列変換部（１１）により変換されたＭ個の並列
信号を書込み、変換側のクロック信号に従って読出すメ
モリ（１２）と、該メモリ（１２）から読出された並列信号を順次ラッチ
する複数段のラッチ回路（１３）及び該ラッチ回路（１
３）の出力信号を選択するセレクタ（１４）を有するデ
マッピング処理部（１５）とを備え、該デマッピング処理部（１５）に於いて、前記Ｍ個の並
列信号からスタッフビットを除去し、該除去ビットがＭ
の整数倍でない時に前記セレクタ（１４）による前記複
数段のラッチ回路（１３）の出力信号の選択を切替え、
且つ該並列信号を直列信号に変換して前記ＤＳ−３信号
に変換することを特徴とするフォーマット変換制御方式
。