DE2814081C2 - Schaltungsanordnung zur Übergabe von seriellen Datenströmen zwischen zwei plesiochron getakteten Systemen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung mit Serienparallel-, Parallelserienwandler und Zähler zur

■ο Obergabe von seriellen Datenströmen zwischen zwei plesiochron getakteten Systemen. Derartige Schaltungsanordnungen sind beispielsweise in Zeitmultiplex-Obertragungssystemen erforderlich, indem sie den Datenstrom des Multiplexsystems an die Datenendein richtung anpassen. Durch das Multiplexsystem werden mehrere Datenströme kleiner Übertragungsrate zeitverschachtelt zu einem Datenstrom sehr hoher Übertragungsrats zusammengefaßt und nach der Übertragung kanalmäßig wieder aufgetrennt Dabei ist jedem Kanal ein bestimmter, sich zyklisch wiederholender Zeitschlitz im Obertragungsrahmen zugeordnet, wobei in jedem Zettschlitz eine konstante Anzahl Datenbits bereitgestellt werden. Die Bereitstellung erfolgt mit einem eigenen Multiplextakt, der vom Datentakt der Endein richtung unabhängig ist Beide Takte sind zeitlichen Schwankungen unterworfen, die jedoch gewisse Toleranzgrenzen nicht überscreen. Gängige Toleranzgrenzen sind

Durch dieses plesiochrone Verhalten der beiden Takte ergibt sich von Zeh zu Zeit ein Bitrahmenschlupf, d. h. ist der durch die Kanalzahl m transformierte Multiplextakt größer bzw. kleiner als der Takt der Datenendeinrichtung, so wird ein Bitrahmen unterdrückt bzw. wiederholt

Mit der DE-OS 26 24 533 ist eine Schaltungsanordnung eines elastischen Speichers für ein PCM-Ubertragungssystem bekannt geworden, das aus einem Serienparalkhimsetzer, zwei gleichlangen Registern, einem Parauelserienumsetzer, einer Oberwachungsschaltung und einem Multiplexer besteht und den aus dem ersten Systemteil zugeführten Bitstrom an den anderen Systemteil weiterleitet Der Schaltungsaufwand ist sehr hoch.

Aufgabe der Erfindung ist es deshalb, eine Schaltungsso anordnung mit Seiienparalleberienwandler zur Obergabe von seriellen Datenströmen zwischen zwei plesiochron getakteten Systemen anzugeben, bei der der oben angefahrte Bitrahmenschlupf auf den theoretisch erreichbaren minimalen Wert reduziert und bei der ein ir Schahnawand erreicht wird,

Weiterhin sou bei der Übernahme der Dateninformation in das zweite System mindestens ein bestimmtes Bit im Bitrahmen, beispielsweise zur schlupffreien Empfängersynchronisation, ausgenutzt werden können. μ Die Lösung der Aufgabe lnrd durch die im PA 1 gekennzeichneten Merkmale erreicht

Wehere Einzelheiten und Weiterbildungen ergeben sich aus den Unteransprüchen.

Mit Hilfe der erfindungsgeiiiäßen Lösung lassen sich die Vorteile erreichen, daß der aufgrund des Plesiochronismu» der beiden Systemtakte auftretende Bitrahmenschlupf auf seinen theoretischen Wert optimierbar ist daß der Empfänger schlupffrei synchronisiert werden

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kann und daß die Schaltungsanordnung einen sehr Die F ig. 3,4 und 5 haben den gleichen Zeitmaßstab,

geringen Schaltungsaufwand aufweist Die Fig,6 bis 15 haben ebenfalls einen gleichen

Anhand der Figuren wird die Erfindung nunmehr Zeitmaßstab, wobei jedoch die Zeit gegenüber den

beschrieben. Die Fig. 1 und 2 zeigen Beispiele der F ig. 3 bis 5 gepreßt wurde.

erfindungsgemäßen Schaltungsanordnung. Die Fig.3 5 Die Fig.6 stellt einen vom Rahmensynchronimpuls

bis 15 stellen Zeitdiagramme der relevanten Signale in TA des Multiplexsystems abgeleiteten Impuls TA'dar.

den Schaitungsanordnungen nach den F i g. 1 und 2 dar. Asynchron dazu verläuft nach F i g. 7 der Takt TI der

Nach der F i g. 1 gelangt ein serieller Datenstrom S Endeinrichtung, wobei letzterer eine höhere Frequenz

beispielsweise von einem PCM-Demultiplexer, in einen als der transformierte Takt des Multiplexsystems

Serienparallelwandler SP, der den in dem dem Kanal ι ο aufweist

entsprechenden Zeitschlitz empfangenen Bit/ahmen Die F ig. 8 zeigt den Inhalt des ersten Zahlers Zl, der parallel über einen Zwischenspeicher PP an einen modulo η, hier n=8, mit dem Takt T2 zählt Das erste Parallelserienwandler PS abgibt der einen seriellen Verknüpfungsglied DKi dekodiert auf die Stellung Datenstrom 5'für die Datenendeinrichtung erzeugt n-1 des Zählers Zl und erzeugt einen Obergabsimpuls Der Takt des Multiplexers sei Tl und der begleitende 15 O1 gemäß der Fig.9. Der zweite abgeleitete Rahmensynchronimpuls sei TA. Die Übergabe der Rahmensynchronimpuls TA' fällt zeitlich mit dem Information aus dem Serienparallelwandler SP in den Übergabeimpuls Oi zusammen. Dies wird durch das Zwischenspeicher PP erfolgt mit einem Übergabeim- zweite Verknüpfungsglied DK 2 durch einen Rückstellpuls der ersten Art Öl, der mit Hilfe eines ersten impuls R gemäß Fig. 10 registriert, der den Zähler Z1 Verknüpfungsgliedes DK1 und eines ersten Zählers Zi 20 sofort auf 0 setzt

erzeugt wird. Der Zähler Z1 zählt modulo η mit dem F i g. 11 zeigt den Ausgang 2³ des zweiten Zählers Z 2,

Takt T2 des zweiten Systems. Das Verknüpfungsglied der modulo 2a= 16 zählt In der S^rllung 0— 1 bzw.

DKi dekodiert entweder auf a — 1 und zwar dann, wenn 2λ-1 des Zählers Z2 wird durch axs Dekodierglied

der durch die Kanalzahl m transformierte TaXt Ti des DKZ der Übergabeimpuls £72 in den Parallelserien-

ersten Systems eine kleinere Frequenz als der Takt Γ2 25 wandler PS gemäß F i g. 12 erzeugt An dessen Ausgang

des zweiten Systems aufweist oder auf der Stellung 0 entsteht der serielle Datenstrom S' nach F i g. 13. Von

des Zählers Zl, wenn der durch die Kanalzahl m den 8 Biis eines Zeitrahmens sind die 6 mittleren Bits D

transformierte Takt Ti des ersten Systems eine die infonnationstragenden. Das letzte Bit S ist ein

größere Frequenz als der Takt T2 des zweiten Systems sogenanntes Statusbit Jeweils das erste Bit wird

aufweist Die Aussage, welches von diesen beiden 30 abwechselnd zum Zeitpunkt 2³=0 (Rahmen Rq-V) bzw.

Kriterien zutrifft wird von einer Vor-/Rückwärtssteue- zum Zeitpunkt 2³= 1 auf 1 (Rahmen Pq') gesetzt und

rung VR getroffen, die den Übergabeimpuls der ersten dient zu Synchronisationszwecken der Datenendein-

Art Üi und den Rahmensynchronimpuis TA frequenz- richtung. Aufgrund des gegenüber dem transformierten

mäßig miteinander vergleicht Ein zweites Verknüp- Multiplexsystemtakt schnelleren Datentaktes der Da-

fungsglied DK 2 vergleicht die beiden genannten 35 tensenke tritt von Zeit zu Zeit ein sogenannter

Impulse auf zeitlichen Zusammenfall, wobei dann der Bitrahmenschlupf, hier eine Bitrahmeneinfügung auf,

Zähler Z1 durch einen Rückstellimpuls R zurückgestellt wobei der Rahmen Rq'wiederholt wird. Die schlupffreie

wird. Mit Hilfe eines zweiten Zählers Z 2, der mit dem Übertragungszeit Ts errechnet sich wie folgt: zweiten Takt T2 modulo In zählt und einem

Dekodierglied DK 3, das den Stand des Zählers Z 2 auf 4a ,

die Werte n—i bzw. 2/j—1 untersucht, wird ein Ts=—j-—·—,

ObergabeirT.puls der zweiten Art 02 erzeugt, mit dem ■( die Information des Zwischenspeichers PP vom

Parallelserienwandler PS übernommen wird. Der an _γιΛάέ/_ΰ€ Taktgenauigkeit η die Bitrahmenlänge und

seinem Ausgang anstehende serielle Datenstrom S wird 45 /

mit dem zweiten Takt T2 getaktet Durch den Ausgang 2?die Übertragungsrate sind. Mit Af/f=2A0-⁷, n=8 und

2³ des Zählers Z2 wird das erste Bit jedes zweiten S-12£kbit/sec ergibt sich 75:3125 see.

Bitrahmens gesetzt, wodurch eine sciihipffreie Synchro- Die F i g. 2 stellt eine abgemagerte Version der

nisation des Empfangsgerätes erreicht wird. Schaltungsanordnung nach F i g. 1 dar, nämlich ohne die

In F i g. 3 ist der serielle Eingangsdatenstrom S so Vor-/Rückwärtssteuerung VR. Die Schaltung funktio-

aufgezeichnet wobei ZKl, ZK2 ... ZKm die niert im Prinzip genau so wie diejenige der F ig.l, weist

Zeitschlitze des ersten bis m-ten Kanals bedeuten. Mit jedoch eine nur halb so lange schlupffreie Übertra-

Rq ist der Bitrahmen bezeichnet, der im Zeitschlitz q gungszeit auf, da der Obertragungsimpuls der ersten Art

durch den Multiplexer empfangen wird, Rq+\ ist O V im Grundzustand etwa in der Mitte der Zeit derjenige Rahmen, der im nächsten Zeitschlitz ς+1 für 55 zwischen zwei aufeinanderfolgenden Rahmensynchron-

den Zeitkanal ZKi eingeht Die Information eines impulsen TA bzw. deren abgeleiteten Impulsen TA'

Bitrahmens sei nach der Empfehlung X 50 CCITT erfolgt

formiert Von den 8 Bits ist das erste Bit F ein Die F i g. 14 zeigt den Inhalt des ersten ebenfalls

Formierungsbit, das zur Synchronisation der Endgeräte modulo π -8 zählenden Zählers Zl'. Das erste herangezogen werden kann. Die mittleren Bits D sind 60 Verknüpfungsglied DKV dekodiert auf die Zählerstel-

Datenbits, und das letzte Bit S ist ein sogenanntes lung 4 und erzeugt damit einen Übergabeimpuls der

Statusbit ersten Art Oi', wie der F i g. 15 zu entnehmen ist. Die

In F i g. 4 ist der zum seriellen Datenstrom Sgehörige vorzeitige Rückstellung des Zählers ZV erfolgt wenn

Takt Ti des Multiplexsystems gezeichnet Rahmensynchronimpuls TA bzw. Wund Übergabeim-

Die F i g. 5 zeigt den Rahmensynchronimpuls TA, der 65 puls O V zeitlich zusammenfallen (zweiter Übergabeim-

jeweils in den Zeitschlitzen des Kanals ZK 1 erscheint puls O V).

Hierzu 3 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Schaltungsanordnung mit Serienparallelserienwandier und Zähler zur Obergabe von seriellen Datenströmen zwischen zwei pfcsiochron getakteten Systemen, dadurch gekennzeichnet, daß den Inhalt eines Serienparallelwandlers (SP), in den ein mit einem ersten Takt (Ti) getakteter und von einem Rahmen-SynchronimpuJs (TA) begleiteter Datenstrom (S) mit einer Rahmenbreite η einläuft, durch einen Obergabeimpuls der ersten Art (Oi) parallel in einen Zwischenspeicher (PP) entleerbar ist und dafi der Inhalt dieses Zwischenspeichers (PP) durch einen Übergabennpuls der zweiten Art (Öl) in einen Parallelserienwandler (PS) der an seinem Ausgang einen mit einem zweiten Takt (T2) getakteten Datenstrom (S') liefert, fibertragbar ist und daß der Obergabeimpuls der ersten Art (Ot, ΟΥ) mit Hilfe eines ersten VerknOpfufigsgSedes (DKi, DKY) und einem ersten ZäfcLtr (Zi, ZY) erzeugbar ist und daß der Übergabeimpuls der zweiten Art (O2) mit Hilfe eines Dekodiergliedes (DK 3) und einem zweiten Zähler (Z2) erzeugbar ist

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Verknüpfungsglied (DK X) den Ausgang des ersten mit dem zweiten Takt (T2) modulo π zahlenden Zahlers (Zi) mit dem Ausgang einer Vor-ZRuckwärtssteuerung (VR) logisch verknöpft und daß der Übergabeimpuls der ersten Art (Oi) jeweils zum Zeitpunkt einer der beiden StelWngen 0 oder n— 1 des ersten Zahlers (Zi) erzeugbar ist

3. Schaltungsanordnung in einem Zeitmultiplex-Obertragungssystem mit m Zef kanälen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Erzeugung des Obergabeimpulses der ersten Art (Oi) zum Zeitpunkt der Stellung 0 bzw. n-1 des ersten Zahlers (Zi) erfolgt, wenn die Frequenzen der beiden Takte sich zu fTi/m>/T2 bzw./Tl/ju</T2 verhaken.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Verknüpfungsglied (DKY) den Ausgang des ersten mit dem zweiten Takt (Tt) modulo π zahlenden Zahlers (Z i¹) auf eine ganze Zahl in der Umgebung von n/2, beispielsweise auf enoer a/2 untersucht, wobei entier χ diejenige größte ganze Zahl ist, deren Wert nicht größer als χ ist

5. Schaltungsanordnung nach einem der vorhergehenden Ansprache, dadurch gekennzeichnet, daJ das Dekodiergiifcd (DK 3) den Ausgang des zweiten mit dem zweiten Takt (Tl) modulo 2 π zahlenden Zählers (Z2) auf die Werte n-\ bzw. 2ß-l untersucht

6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Zähler (Zi, ZY) durch ein zweites Verknüpfungsglied (DK 2) auf 0 zuruckstellbar ist, wenn der Rahmen-Synchronimpuls (TA) oder ein von ihm abgeleiteter Folgeimpuls (TA') und der Übergabeimpuls der ersten Art (Oi, Oi¹) zeitlich zusammenfallen.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei der Übernahme der Information durch den Parallelserienwandler (PS) mindestens ein bestimmtes Bit auf binär 0 bzw. 1 setzbar ist, beispielsweise wenn der Stand des zweiten Zählers (Z 2) η bzw. 2/7 erreicht