JP2752635B2 - マルチプレクス用大規模集積回路 - Google Patents
マルチプレクス用大規模集積回路Info
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- JP2752635B2 JP2752635B2 JP63131664A JP13166488A JP2752635B2 JP 2752635 B2 JP2752635 B2 JP 2752635B2 JP 63131664 A JP63131664 A JP 63131664A JP 13166488 A JP13166488 A JP 13166488A JP 2752635 B2 JP2752635 B2 JP 2752635B2
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- Japan
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- signals
- signal
- clock
- multiplexing
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CCITT勧告によるCEPT系ディジタルハイア
ラーキに準じた時分割多重通信装置に関し、特にその装
置の内部多重回路（以下、MUXと略す）を構成するLSIに
関する。
ラーキに準じた時分割多重通信装置に関し、特にその装
置の内部多重回路（以下、MUXと略す）を構成するLSIに
関する。
［従来の技術］ 従来、この種の大規模集積回路（以下、LSIと略す）
は、2.048MHzから8.448MHzに多重するLSIと、8.448MHz
から34.368MHzに多重するLSIとが、分離独立して設計、
開発及び商用化されていた。
は、2.048MHzから8.448MHzに多重するLSIと、8.448MHz
から34.368MHzに多重するLSIとが、分離独立して設計、
開発及び商用化されていた。
第５図に、8M/2M MUXの従来技術例を示す。
従来の技術は、まず8.448MHzの周波数をもつ信号が５
1により与えられ、8M用カウンタ５2により分周される。
分周されてそれぞれに対し適当な周波数をもつ信号が2M
バッファメモリ５10,MUX部５13、フレームパルス発生器
５14に与えられ、最終的に8.448MHzの１本の信号に多重
される。
1により与えられ、8M用カウンタ５2により分周される。
分周されてそれぞれに対し適当な周波数をもつ信号が2M
バッファメモリ５10,MUX部５13、フレームパルス発生器
５14に与えられ、最終的に8.448MHzの１本の信号に多重
される。
第６図は、8M/34M MUXの従来技術例である。第５図と
全く同じで、34Mカウンタ６3と8Mバッファメモリ６11部
のみ異なっている。
全く同じで、34Mカウンタ６3と8Mバッファメモリ６11部
のみ異なっている。
［発明が解決しようとする課題］ このように、上述した従来の方式のLSIでは、2M/8M M
UX用LSIと、8M/34M MUX用LSIとを独立してつくっていた
ので、その開発費は膨大なものとなり、又、部品の種類
もふえるところから、製造上の繁雑性をもつという欠点
がある。
UX用LSIと、8M/34M MUX用LSIとを独立してつくっていた
ので、その開発費は膨大なものとなり、又、部品の種類
もふえるところから、製造上の繁雑性をもつという欠点
がある。
そこで、本発明の技術的課題は上記欠点に鑑み、2M/8
M MUX用LSIと8M/34M MUX用LSIとの２種類の機能を、１
種類のLSIで機能させることのできるマルチプレクス用
大規模集積回路共用方式を提供することである。
M MUX用LSIと8M/34M MUX用LSIとの２種類の機能を、１
種類のLSIで機能させることのできるマルチプレクス用
大規模集積回路共用方式を提供することである。
［課題を解決するための手段］ 本発明によれば、2M/8M MUX、8M/34M MUXの２種類の
機能を有するようにして集積化されたLSIであって、 １） 第１の所定周波数を有するクロックを生成するた
めのクロック生成手段と、 ２） 該クロック生成手段からの前記クロックを受け、
8M MUX用に分周して、第１の分周信号を出力するための
8Mカウンタと、 ３） 該クロック生成手段からの前記クロックを受け、
34M MUX用に分周して、第２の分周信号を出力するため
の34Mカウンタと、 ４） 外部からの選択信号を受けて、前記第１の分周信
号又は第２の分周信号のいずれか一方を選択し、多重化
用クロックとして出力するための分周信号選択手段と、 ５） 2M近傍の速度を有する低次群の第１乃至第４の信
号、又は8M近傍の速度を有する低次群の第１乃至第４の
信号の内、いずれか一方の第１乃至第４の信号が伝達さ
れる第１乃至第４の信号線と、 ６） 該第１乃至第４の信号線から前記いずれか一方の
第１乃至第４の信号を受けて、前記第１乃至第４の信号
が前記2M近傍の速度を有する場合に、前記第１の分周信
号である前記多重化用クロックにしたがって、前記第１
乃至第４の信号を一時的に記憶すると共に、実質的に2M
の速度を有する新たな第１乃至第４の信号として出力す
るための2Mバッファメモリと、 ７） 該第１乃至第４の信号線から前記いずれか一方の
第１乃至第４の信号を受けて、前記第１乃至第４の信号
が前記8M近傍の速度を有する場合に、前記第２の分周信
号である前記多重化用クロックにしたがって、前記第１
乃至第４の信号を一時的に記憶すると共に、実質的に8M
の速度を有する新たな第１乃至第４の信号として出力す
るための8Mバッファメモリと、 ８） 前記2Mバッファメモリ及び前記8Mバッファメモリ
に接続され、前記外部からの選択信号に従って、いずれ
か一方のバッファメモリから出力される前記新たな第１
乃至第４の信号を選択するための信号選択手段と、 ９） 高次群の信号から低次群の信号へ分離する際に、
夫々のビットが前記第１乃至第４の信号のいずれに含ま
れるデータであるかを認識するために、どこから数え始
めるかを示す基準信号（フレームパルス）を生成するた
めの基準信号生成手段と、 10） 前記新たな第１乃至第４の信号及び前記基準信号
を受け、前記多重化用クロックに従って、前記多重化用
クロックが前記第１の分周信号である場合には、CCITT
8MHz フレーム構成に従って、当該フレーム構成の各周
期毎に前記基準信号を挿入しながら、前記新たな第１乃
至第４の信号を高次群の信号に多重化し、一方、前記多
重化用クロックが前記第２の分周信号である場合には、
CCITT 34MHz フレーム構成に従って、当該フレーム構
成の各周期毎に前記基準信号を挿入しながら、前記新た
な第１乃至第４の信号を高次群の信号に多重化するため
の多重化手段と、 11） 該多重化手段により多重化された前記高次群の信
号を符号化するための符号化手段と を備えることを特徴とするマルチプレクス用大規模集積
回路が得られる。
機能を有するようにして集積化されたLSIであって、 １） 第１の所定周波数を有するクロックを生成するた
めのクロック生成手段と、 ２） 該クロック生成手段からの前記クロックを受け、
8M MUX用に分周して、第１の分周信号を出力するための
8Mカウンタと、 ３） 該クロック生成手段からの前記クロックを受け、
34M MUX用に分周して、第２の分周信号を出力するため
の34Mカウンタと、 ４） 外部からの選択信号を受けて、前記第１の分周信
号又は第２の分周信号のいずれか一方を選択し、多重化
用クロックとして出力するための分周信号選択手段と、 ５） 2M近傍の速度を有する低次群の第１乃至第４の信
号、又は8M近傍の速度を有する低次群の第１乃至第４の
信号の内、いずれか一方の第１乃至第４の信号が伝達さ
れる第１乃至第４の信号線と、 ６） 該第１乃至第４の信号線から前記いずれか一方の
第１乃至第４の信号を受けて、前記第１乃至第４の信号
が前記2M近傍の速度を有する場合に、前記第１の分周信
号である前記多重化用クロックにしたがって、前記第１
乃至第４の信号を一時的に記憶すると共に、実質的に2M
の速度を有する新たな第１乃至第４の信号として出力す
るための2Mバッファメモリと、 ７） 該第１乃至第４の信号線から前記いずれか一方の
第１乃至第４の信号を受けて、前記第１乃至第４の信号
が前記8M近傍の速度を有する場合に、前記第２の分周信
号である前記多重化用クロックにしたがって、前記第１
乃至第４の信号を一時的に記憶すると共に、実質的に8M
の速度を有する新たな第１乃至第４の信号として出力す
るための8Mバッファメモリと、 ８） 前記2Mバッファメモリ及び前記8Mバッファメモリ
に接続され、前記外部からの選択信号に従って、いずれ
か一方のバッファメモリから出力される前記新たな第１
乃至第４の信号を選択するための信号選択手段と、 ９） 高次群の信号から低次群の信号へ分離する際に、
夫々のビットが前記第１乃至第４の信号のいずれに含ま
れるデータであるかを認識するために、どこから数え始
めるかを示す基準信号（フレームパルス）を生成するた
めの基準信号生成手段と、 10） 前記新たな第１乃至第４の信号及び前記基準信号
を受け、前記多重化用クロックに従って、前記多重化用
クロックが前記第１の分周信号である場合には、CCITT
8MHz フレーム構成に従って、当該フレーム構成の各周
期毎に前記基準信号を挿入しながら、前記新たな第１乃
至第４の信号を高次群の信号に多重化し、一方、前記多
重化用クロックが前記第２の分周信号である場合には、
CCITT 34MHz フレーム構成に従って、当該フレーム構
成の各周期毎に前記基準信号を挿入しながら、前記新た
な第１乃至第４の信号を高次群の信号に多重化するため
の多重化手段と、 11） 該多重化手段により多重化された前記高次群の信
号を符号化するための符号化手段と を備えることを特徴とするマルチプレクス用大規模集積
回路が得られる。
また、本発明によれば、2M/8M MUX、8M/34M MUXの２
種類の機能を有するようにして集積化されたLSIであっ
て、 １） 第１の所定周波数を有するクロックを生成するた
めのクロック生成手段と、 ２） 該クロック生成手段からの前記クロックを受け、
外部からの選択信号に従って、8M MUX用に分周して第１
の分周信号を生成するか、又は34M MUX用に分周して第
２の分周信号を生成するかのいずれか一方を実行して、
多重化用クロックとして出力するための共用カウンタ
と、 ３） 2M近傍の速度を有する低次群の第１乃至第４の信
号、又は8M近傍の速度を有する低次群の第１乃至第４の
信号の内、いずれか一方の第１乃至第４の信号が伝達さ
れる第１乃至第４の信号線と、 ４） 該第１乃至第４の信号線から前記いずれか一方の
第１乃至第４の信号を受けて一時的に記憶すると共に、
前記選択信号に従い、且つ、前記多重化用クロックに基
づいて、該第１乃至第４の信号の速度が実質的に2M又は
8Mのいずれか一方の速度を有するようにして、新たな第
１乃至第４の信号として出力するための共用バッファメ
モリと、 ５） 高次群の信号から低次群の信号へ分離する際に、
夫々のビットが前記第１乃至第４の信号のいずれに含ま
れるデータであるかを認識するために、どこから数え始
めるかを示す基準信号（フレームパルス）を生成するた
めの基準信号生成手段と、 ６） 前記新たな第１乃至第４の信号及び前記基準信号
を受け、該新たな第１乃至第４の信号の有する速度によ
り、CCITT 8MHz フレーム構成又はCCITT 34MHz フレ
ーム構成のいずれか一方のフレーム構成に従って、当該
フレーム構成の各周期毎に前記基準信号を挿入しなが
ら、前記新たな第１乃至第４の信号を高次群の信号に多
重化するための多重化手段と、 ７） 該多重化手段により多重化された高次群の信号を
符号化するための符号化手段と を備えることを特徴とするマルチプレクス用大規模集積
回路が得られる。
種類の機能を有するようにして集積化されたLSIであっ
て、 １） 第１の所定周波数を有するクロックを生成するた
めのクロック生成手段と、 ２） 該クロック生成手段からの前記クロックを受け、
外部からの選択信号に従って、8M MUX用に分周して第１
の分周信号を生成するか、又は34M MUX用に分周して第
２の分周信号を生成するかのいずれか一方を実行して、
多重化用クロックとして出力するための共用カウンタ
と、 ３） 2M近傍の速度を有する低次群の第１乃至第４の信
号、又は8M近傍の速度を有する低次群の第１乃至第４の
信号の内、いずれか一方の第１乃至第４の信号が伝達さ
れる第１乃至第４の信号線と、 ４） 該第１乃至第４の信号線から前記いずれか一方の
第１乃至第４の信号を受けて一時的に記憶すると共に、
前記選択信号に従い、且つ、前記多重化用クロックに基
づいて、該第１乃至第４の信号の速度が実質的に2M又は
8Mのいずれか一方の速度を有するようにして、新たな第
１乃至第４の信号として出力するための共用バッファメ
モリと、 ５） 高次群の信号から低次群の信号へ分離する際に、
夫々のビットが前記第１乃至第４の信号のいずれに含ま
れるデータであるかを認識するために、どこから数え始
めるかを示す基準信号（フレームパルス）を生成するた
めの基準信号生成手段と、 ６） 前記新たな第１乃至第４の信号及び前記基準信号
を受け、該新たな第１乃至第４の信号の有する速度によ
り、CCITT 8MHz フレーム構成又はCCITT 34MHz フレ
ーム構成のいずれか一方のフレーム構成に従って、当該
フレーム構成の各周期毎に前記基準信号を挿入しなが
ら、前記新たな第１乃至第４の信号を高次群の信号に多
重化するための多重化手段と、 ７） 該多重化手段により多重化された高次群の信号を
符号化するための符号化手段と を備えることを特徴とするマルチプレクス用大規模集積
回路が得られる。
又、本発明によれば、前記第１及び第２の統一手段
は、１つの2M/8M共用バッファメモリにより構成され
て、前記第１及び第２の挿入手段は、１つの（2M/8M）
／（8M/34M）共用カウンタにより構成されることを特徴
とするマルチプレクス用大規模集積回路共用方式が得ら
れる。
は、１つの2M/8M共用バッファメモリにより構成され
て、前記第１及び第２の挿入手段は、１つの（2M/8M）
／（8M/34M）共用カウンタにより構成されることを特徴
とするマルチプレクス用大規模集積回路共用方式が得ら
れる。
即ち、本発明によれば、2.048MHzから8.448MHzまでMU
Xする為のLSIと、8.448MHzから34.368MHzまでMUXする為
のLSIにおいて、8.448MHzのフレーム構成に従ったビッ
ト列にMUXする手段と、34.368MHzのフレーム構成に従っ
たビット列にMUXする手段のみをそれぞれ独立して存在
させ、それらを外部制御により切換える手段をもち、そ
の他のフレームパルス発生部、CODER部は2M/8M MUX、8M
/34M MUX共に利用できる構成にし、１つのLSIが2M/8M M
UX、8M/34M MUX両方に利用できるようにしたことを特徴
とするマルチプレクス（Multiplex）用大規模集積回路
共用方式が得られる。
Xする為のLSIと、8.448MHzから34.368MHzまでMUXする為
のLSIにおいて、8.448MHzのフレーム構成に従ったビッ
ト列にMUXする手段と、34.368MHzのフレーム構成に従っ
たビット列にMUXする手段のみをそれぞれ独立して存在
させ、それらを外部制御により切換える手段をもち、そ
の他のフレームパルス発生部、CODER部は2M/8M MUX、8M
/34M MUX共に利用できる構成にし、１つのLSIが2M/8M M
UX、8M/34M MUX両方に利用できるようにしたことを特徴
とするマルチプレクス（Multiplex）用大規模集積回路
共用方式が得られる。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
−第１実施例− 第１図は本発明の第１実施例である。
まず、１1で示される発振器若しくはそれ相当のもの
から得られる周波数（2M/8M MUX使用時に8.448MHz,8M/3
4M MUX使用時は34.368MHz）を適当な分周比で分周す
る。これは、使われる２つのMUX間では、必要とされる
分周比が異なる為、それを設定する為の２つのカウンタ
１2,13とセレクタ１4及び第１のセレクタ制御信号１5を
設ける。これにより分周される適当な周波数をもった信
号１4′が2M及び8Mバッファメモリ１10及び１11に与え
られ、独立した周波数をもつ低次群の４本の信号１6〜
１9のスピードが統一される。又、この２種のバッファ
メモリ自身１10,111も、第１のセレクタ制御信号１5に
基づいて、バッファメモリ出力選択回路（セレクタ）１
12により選択され、その選択され統一したスピードをも
つ４本の低次群信号は、MUX部１13において、高次群信
号１本に多重される。この時、同時に、どのビットがど
のチャネルに相当するかをあらわずフレームパルスがフ
レームパルス発生回路１14によりつくられMUX部１13に
挿入される。尚、これらの多重の際に与えられるクロッ
クはセレクタ１4において選択された適当な基準周波数
をもった信号である。
から得られる周波数（2M/8M MUX使用時に8.448MHz,8M/3
4M MUX使用時は34.368MHz）を適当な分周比で分周す
る。これは、使われる２つのMUX間では、必要とされる
分周比が異なる為、それを設定する為の２つのカウンタ
１2,13とセレクタ１4及び第１のセレクタ制御信号１5を
設ける。これにより分周される適当な周波数をもった信
号１4′が2M及び8Mバッファメモリ１10及び１11に与え
られ、独立した周波数をもつ低次群の４本の信号１6〜
１9のスピードが統一される。又、この２種のバッファ
メモリ自身１10,111も、第１のセレクタ制御信号１5に
基づいて、バッファメモリ出力選択回路（セレクタ）１
12により選択され、その選択され統一したスピードをも
つ４本の低次群信号は、MUX部１13において、高次群信
号１本に多重される。この時、同時に、どのビットがど
のチャネルに相当するかをあらわずフレームパルスがフ
レームパルス発生回路１14によりつくられMUX部１13に
挿入される。尚、これらの多重の際に与えられるクロッ
クはセレクタ１4において選択された適当な基準周波数
をもった信号である。
そして最後に、多重化された高次群１本の信号はHDB3
符号化回路１15により符号化された後出力１16される。
符号化回路１15により符号化された後出力１16される。
−第２実施例− 第２図は第１実施例に更に改良を加えた第２実施例を
示すものである。改良点は２種類のバッファメモリ
１10,111を別々に用いていたところを、１つの2M/8M共
用バッファメモリ２10に置き換え、第２の外部制御信号
２5で制御することにより、それぞれの機能を果たす１
つのバッファメモリとしたことを特徴とするものであ
る。又同様に、8Mと34Mで２種類のカウンタ１2,13を別
々に有していたところを、１つの（2M/8M）／（8M/34
M）共用カウンタ２2に置き換え、第２の外部制御信号２
5で制御することにより、それぞれの機能を果たすカウ
ンタになるというものである。第３図は、その8M/34M共
用カウンタ２10の実施例である。尚、8Mカウンタ１2と3
4Mカウンタ１3は、CCITT勧告の規定から、それぞれ４×
53×４のカウンタ、４×96×４のカウンタを必要として
おり、ここに示す例は、53/96共用カウンタの一例であ
る。
示すものである。改良点は２種類のバッファメモリ
１10,111を別々に用いていたところを、１つの2M/8M共
用バッファメモリ２10に置き換え、第２の外部制御信号
２5で制御することにより、それぞれの機能を果たす１
つのバッファメモリとしたことを特徴とするものであ
る。又同様に、8Mと34Mで２種類のカウンタ１2,13を別
々に有していたところを、１つの（2M/8M）／（8M/34
M）共用カウンタ２2に置き換え、第２の外部制御信号２
5で制御することにより、それぞれの機能を果たすカウ
ンタになるというものである。第３図は、その8M/34M共
用カウンタ２10の実施例である。尚、8Mカウンタ１2と3
4Mカウンタ１3は、CCITT勧告の規定から、それぞれ４×
53×４のカウンタ、４×96×４のカウンタを必要として
おり、ここに示す例は、53/96共用カウンタの一例であ
る。
−第３実施例− 第４図は、第２実施例の改良例である。これは第３の
セレクタ部とフリップフロップとを同一ブロックにした
ものである。これにより、LSI設計ゲート数の縮少、並
びに信号遅延時間の短縮が図られる。
セレクタ部とフリップフロップとを同一ブロックにした
ものである。これにより、LSI設計ゲート数の縮少、並
びに信号遅延時間の短縮が図られる。
［発明の効果］ 以上説明したように本発明は、多重方式の酷似してい
る2M/8M MUX,8M/34M MUXの多重回路において、共通な回
路構成部は同一回路を使用し、違った回路にしなくては
ならない回路部分だけを独立させ、或いは、１つの共通
回路として独立して構成し、外部制御によりそれを切換
る機能をもたせたLSIにより2M/8M MUX,8M/34M MUXの装
置に用いるLSIの共用化を図る。
る2M/8M MUX,8M/34M MUXの多重回路において、共通な回
路構成部は同一回路を使用し、違った回路にしなくては
ならない回路部分だけを独立させ、或いは、１つの共通
回路として独立して構成し、外部制御によりそれを切換
る機能をもたせたLSIにより2M/8M MUX,8M/34M MUXの装
置に用いるLSIの共用化を図る。
それにより、従来では2M/8M MUX用,8M 34M MUX用と、
２種類のLSIの開発が必要なところ、１種類ですむの
で、大幅な開発費の削減が図られ又、構成部品の縮少統
一化がなされることにより製造コストも下げられ、同時
にLSIの量産効果が期待できることからLSI自体の単価も
安くできる効果がある。
２種類のLSIの開発が必要なところ、１種類ですむの
で、大幅な開発費の削減が図られ又、構成部品の縮少統
一化がなされることにより製造コストも下げられ、同時
にLSIの量産効果が期待できることからLSI自体の単価も
安くできる効果がある。
第１図は本発明の第１実施例、第２図は第１図の改良例
である第２実施例、第３図は第２図の共用カウンタの具
体例、第４図は第３図の改良例である第３実施例、第５
図は2M/8M MUXの従来技術例、第６図は8M/34M MUXの従
来技術例である。 １1……3.448MHz（2M/8M MUX使用時）発振器,34.368MHz
（8M/34M MUX使用時）発振器、１2……2M/8M MUX用カウ
ンタ（2M/8M MUX使用時）、１3……8M/34M MUX用カウン
タ（8M/34M MUX使用時）、１4……カウンタ出力選択回
路（セレクタ）、１5……セレクタ制御信号、１6,19…
…低次群入力（2.048Mb/s,2M/8M MUX使用時、8.448Mb/
s;8M/34M MUX使用時）、１10……2M用バッファメモリ
（2M/8M MUX使用時）、１11……8M用バッファメモリ（8
M/34M MUX使用時）、１12……バッファメモリ出力選択
回路（セレクタ）、１13……MUX回路、１14……フレー
ムパルス発生回路、１15……HDB 3符号化回路、１16高
次群出力（8.448MHz;2M/8M MUX使用時、34.368MHz;8M/3
4M MUX使用時、２1……8.448MHz（2M/8M MUX使用時）発
振器及び34.368MHz（8M/34M MUX使用時）発振器、２2…
…（2M/8M）／（8M/34M）共用カウンタ、２4……カウン
タ出力信号、２5……セレクタ制御信号、２6,29……低
次群入力（2.048Mb/s;2M/8M MUX使用時、8.448Mb/s;8M/
34M MUX使用時）、２10……2M/8M共用バッファメモリ、
２13……MUX回路、２14……フレームパルス発生回路、
２15……HDB 3符号化回路、２16高次群出力（8.448Mb/
s;2M/8M MUX使用時,34.368Mb/s;8M/34M MUX使用時）、
５1……8.448MHz発振器、５2……2M/8M MUX用カウン
タ、５6〜５9……低次群2.048Mb〜ｓ入力、５10……2M
用バッファメモリ、５13……MUX回路、５14フレームパ
ルス発生回路、５15……HDB 3符号化回路、５16……高
次群8.448Mb/s出力、６1……34.368MHz発振器、６3……
8M/34M MUX用カウンタ、６6〜６9……低次群8.448Mb/s
入力、６10……8M用バッファメモリ、６13……MUX回
路、６14……フレームパルス発生回路、６15……HDB 3
符号化回路、６16……高次群34.368Mb/s出力。
である第２実施例、第３図は第２図の共用カウンタの具
体例、第４図は第３図の改良例である第３実施例、第５
図は2M/8M MUXの従来技術例、第６図は8M/34M MUXの従
来技術例である。 １1……3.448MHz（2M/8M MUX使用時）発振器,34.368MHz
（8M/34M MUX使用時）発振器、１2……2M/8M MUX用カウ
ンタ（2M/8M MUX使用時）、１3……8M/34M MUX用カウン
タ（8M/34M MUX使用時）、１4……カウンタ出力選択回
路（セレクタ）、１5……セレクタ制御信号、１6,19…
…低次群入力（2.048Mb/s,2M/8M MUX使用時、8.448Mb/
s;8M/34M MUX使用時）、１10……2M用バッファメモリ
（2M/8M MUX使用時）、１11……8M用バッファメモリ（8
M/34M MUX使用時）、１12……バッファメモリ出力選択
回路（セレクタ）、１13……MUX回路、１14……フレー
ムパルス発生回路、１15……HDB 3符号化回路、１16高
次群出力（8.448MHz;2M/8M MUX使用時、34.368MHz;8M/3
4M MUX使用時、２1……8.448MHz（2M/8M MUX使用時）発
振器及び34.368MHz（8M/34M MUX使用時）発振器、２2…
…（2M/8M）／（8M/34M）共用カウンタ、２4……カウン
タ出力信号、２5……セレクタ制御信号、２6,29……低
次群入力（2.048Mb/s;2M/8M MUX使用時、8.448Mb/s;8M/
34M MUX使用時）、２10……2M/8M共用バッファメモリ、
２13……MUX回路、２14……フレームパルス発生回路、
２15……HDB 3符号化回路、２16高次群出力（8.448Mb/
s;2M/8M MUX使用時,34.368Mb/s;8M/34M MUX使用時）、
５1……8.448MHz発振器、５2……2M/8M MUX用カウン
タ、５6〜５9……低次群2.048Mb〜ｓ入力、５10……2M
用バッファメモリ、５13……MUX回路、５14フレームパ
ルス発生回路、５15……HDB 3符号化回路、５16……高
次群8.448Mb/s出力、６1……34.368MHz発振器、６3……
8M/34M MUX用カウンタ、６6〜６9……低次群8.448Mb/s
入力、６10……8M用バッファメモリ、６13……MUX回
路、６14……フレームパルス発生回路、６15……HDB 3
符号化回路、６16……高次群34.368Mb/s出力。
フロントページの続き (56)参考文献 特開 平１−157136（ＪＰ，Ａ) 特開 昭56−110362（ＪＰ，Ａ) 実開 昭64−11039（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】第１の所定周波数を有するクロックを生成
するためのクロック生成手段と、 該クロック生成手段からの前記クロックを受け、8M MUX
用に分周して、第１の分周信号を出力するための8Mカウ
ンタと、 該クロック生成手段からの前記クロックを受け、34M MU
X用に分周して、第２の分周信号を出力するための34Mカ
ウンタと、 外部からの選択信号を受けて、前記第１の分周信号又は
第２の分周信号のいずれか一方を選択し、多重化用クロ
ックとして出力するための分周信号選択手段と、 2M近傍の速度を有する低次群の第１乃至第４の信号、又
は8M近傍の速度を有する低次群の第１乃至第４の信号の
内、いずれか一方の第１乃至第４の信号が伝達される第
１乃至第４の信号線と、 該第１乃至第４の信号線から前記いずれか一方の第１乃
至第４の信号を受けて、前記第１乃至第４の信号が前記
2M近傍の速度を有する場合に、前記第１の分周信号であ
る前記多重化用クロックにしたがって、前記第１乃至第
４の信号を一時的に記憶すると共に、実質的に2Mの速度
を有する新たな第１乃至第４の信号として出力するため
の2Mバッファメモリと、 該第１乃至第４の信号線から前記いずれか一方の第１乃
至第４の信号を受けて、前記第１乃至第４の信号が前記
8M近傍の速度を有する場合に、前記第２の分周信号であ
る前記多重化用クロックにしたがって、前記第１乃至第
４の信号を一時的に記憶すると共に、実質的に8Mの速度
を有する新たな第１乃至第４の信号として出力するため
の8Mバッファメモリと、 前記2Mバッファメモリ及び前記8Mバッファメモリに接続
され、前記外部からの選択信号に従って、いずれか一方
のバッファメモリから出力される前記新たな第１乃至第
４の信号を選択するための信号選択手段と、 高次群の信号から低次群の信号へ分離する際に、夫々の
ビットが前記第１乃至第４の信号のいずれに含まれるデ
ータであるかを認識するために、どこから数え始めるか
を示す基準信号（フレームパルス）を生成するための基
準信号生成手段と、 前記新たな第１乃至第４の信号及び前記基準信号を受
け、前記多重化用クロックに従って、前記多重化用クロ
ックが前記第１の分周信号である場合には、CCITT 8MHz
フレーム構成に従って、当該フレーム構成の各周期毎
に前記基準信号を挿入しながら、前記新たな第１乃至第
４の信号を高次群の信号に多重化し、一方、前記多重化
用クロックが前記第２の分周信号である場合には、CCIT
T 34MHz フレーム構成に従って、当該フレーム構成の
各周期毎に前記基準信号を挿入しながら、前記新たな第
１乃至第４の信号を高次群の信号に多重化するための多
重化手段と、 該多重化手段により多重化された前記高次群の信号を符
号化するための符号化手段と を備えることを特徴とするマルチプレクス用大規模集積
回路。 - 【請求項２】第１の所定周波数を有するクロックを生成
するためのクロック生成手段と、 該クロック生成手段からの前記クロックを受け、外部か
らの選択信号に従って、8M MUX用に分周して第１の分周
信号を生成するか、又は34M MUX用に分周して第２の分
周信号を生成するかのいずれか一方を実行して、多重化
用クロックとして出力するための共用カウンタと、 2M近傍の速度を有する低次群の第１乃至第４の信号、又
は8M近傍の速度を有する低次群の第１乃至第４の信号の
内、いずれか一方の第１乃至第４の信号が伝達される第
１乃至第４の信号線と、 該第１乃至第４の信号線から前記いずれか一方の第１乃
至第４の信号を受けて一時的に記憶すると共に、前記選
択信号に従い、且つ、前記多重化用クロックに基づい
て、該第１乃至第４の信号の速度が実質的に2M又は8Mの
いずれか一方の速度を有するようにして、新たな第１乃
至第４の信号として出力するための共用バッファメモリ
と、 高次群の信号から低次群の信号へ分離する際に、夫々の
ビットが前記第１乃至第４の信号のいずれに含まれるデ
ータであるかを認識するために、どこから数え始めるか
を示す基準信号（フレームパルス）を生成するための基
準信号生成手段と、 前記新たな第１乃至第４の信号及び前記基準信号を受
け、該新たな第１乃至第４の信号の有する速度により、
CCITT 8MHz フレーム構成又はCCITT 34MHz フレーム
構成のいずれか一方のフレーム構成に従って、当該フレ
ーム構成の各周期毎に前記基準信号を挿入しながら、前
記新たな第１乃至第４の信号を高次群の信号に多重化す
るための多重化手段と、 該多重化手段により多重化された高次群の信号を符号化
するための符号化手段と を備えることを特徴とするマルチプレクス用大規模集積
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131664A JP2752635B2 (ja) | 1987-09-03 | 1988-05-31 | マルチプレクス用大規模集積回路 |
| DE3853329T DE3853329T2 (de) | 1987-09-03 | 1988-09-02 | Multiplexer- und Demultiplexer-Vorrichtung, die an zwei Übertragungsraten angepasst werden kann. |
| EP88114341A EP0309763B1 (en) | 1987-09-03 | 1988-09-02 | Multiplexer and demultiplexer apparatus adaptable for two kinds of transmission rates |
| AU21876/88A AU608722B2 (en) | 1987-09-03 | 1988-09-05 | Multiplexer apparatus adaptable for two kinds of transmission rates |
| US07/240,334 US4949339A (en) | 1987-09-03 | 1988-09-06 | Multiplexer apparatus adaptable for two kinds of transmission rates |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21917187 | 1987-09-03 | ||
| JP62-219171 | 1987-09-03 | ||
| JP63131664A JP2752635B2 (ja) | 1987-09-03 | 1988-05-31 | マルチプレクス用大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01157137A JPH01157137A (ja) | 1989-06-20 |
| JP2752635B2 true JP2752635B2 (ja) | 1998-05-18 |
Family
ID=26466430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63131664A Expired - Lifetime JP2752635B2 (ja) | 1987-09-03 | 1988-05-31 | マルチプレクス用大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752635B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110362A (en) * | 1980-02-05 | 1981-09-01 | Fujitsu Ltd | Circuit conversion system |
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
-
1988
- 1988-05-31 JP JP63131664A patent/JP2752635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01157137A (ja) | 1989-06-20 |
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